KR101151035B1 - 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 및 제작방법 - Google Patents
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Abstract
본 발명은 종래의 경우와는 달리 플로팅 게이트를 컨트롤 게이트 주위에 둘러싸도록 배치하면, 플로팅 게이트 전극이 차지하는 채널 길이가 셀의 총 채널 길이중 1/2 이상이 되도록 형성할 수 있는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법을 제공하는 것이다. 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법은 실리콘 기판 상에 웰을 형성시킨 후 컨트롤 게이트 산화막을 형성하는 단계와, 컨트롤 게이트로 사용되는 다결정 실리콘을 도포하고 감광막 패턴을 사용하여 상기 컨트롤 게이트 전극을 형성시킨 후, 상기 컨트롤 게이트 전극 상에 절연막을 형성하는 단계와, 컨트롤 게이트 산화막 보다 얇게 플로팅 게이트 산화막을 형성시킨 다음 플로팅 게이트 전극으로 사용될 폴리 실리콘을 도포하는 단계와, 셀과 셀사이 그리고 로직 영역 전부가 오픈되는 감광막 패턴을 사용하여 오픈되는 영역에 존재하는 폴리 실리콘을 식각하는 단계와, 감광막 패턴이 있는 상태에서 등방성 습식 식각을 통해 셀과 셀사이에 있는 플로팅 게이트 스페이서를 식각하는 단계와, 감광막 패턴을 마스크로 사용하여 이온주입을 실행함으로써, 소오스 드레인 정션을 형성하는 단계와 층간 절연막을 도포하고, 금속컨택을 형성한 후 금속 배선을 형성시키는 단계를 포함한다.
온/오프 특성, 플래시, 이이피롬, 플로팅 게이트
Description
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법을 설명하기 위한 단면도들을 도시한다.
도 2는 도 1d 까지 진행한 후 위에서 내려다 본 평면도를 도시한다.
도 3은 도 2에서 등방성 습식 식각을 통하여 오픈되어 있는 영역의 폴리 실리콘층을 모두 식각한 상태를 도시한다.
도 4는 도 1e까지의 공정을 완료한 다음 위에서 내려다본 도면이다.
도 5는 도 1f까지의 공정이 끝난 다음 위에서 본 도면이다.
도 6은 전체 플래시 또는 이이피롬 셀을 레이아웃한 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 컨트롤 게이트 산화막
104 : 컨트롤 게이트 전극 106 : 절연층
108 : 플로팅 게이트 전극 110 : 포토레지스트층
112 : 소오스 드레인 정션 114 : 층간 절연막
116 : 금속 컨택 118 : 금속배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 반도체 소자의 제조에 있어서 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 및 제작 방법에 관한 것이다.
종래의 경우의 플래시 또는 이이피롬 셀은 플로팅 게이트가 중앙에 있고 컨트롤 게이트가 플로팅 게이트 양쪽에 위치하는데, 이 경우 중앙의 플로팅 게이트의 채널 길이가 셀의 총 채널 길이에 비해 1/2 이하가 되므로 읽기 동작시 온 상태 전류가 적게 흘러 온/오프 비율이 작아 센싱이 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 종래의 경우와는 달리 플로팅 게이트를 컨트롤 게이트 주위에 둘러싸도록 배치하면, 플로팅 게이트 전극이 차지하는 채널 길이가 셀의 총 채널 길이중 1/2 이상이 되도록 형성할 수 있는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 및 제작방법을 제공하는 것이다.
또한, 본 발명은 소거된 셀의 읽기 상태에서 온 전류를 크게 하여 셀의 총 온/오프 비율을 크게 하여 결과적으로 셀의 읽기 동작 마진을 크게 할 수 있는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법을 제공하는 것이다.
또한, 본 발명은 컨트롤 게이트를 형성한 후, 컨트롤 게이트 상단과 양쪽 측벽에 플로팅 게이트 전극을 형성하여 사용하는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법을 제공하는 것이다.
또한, 본 발명은 중앙의 컨트롤 게이트가 외곽의 플로팅 게이트를 컨트롤 하는 구조로 되어 있으며, 컨트롤 게이트 형성 후, 플로팅 게이트와 컨트롤 게이트를 서로 커플링해 주기 위한 절연 물질층을 형성시키고, 이 후 플로팅 게이트 다결정 실리콘을 도포한 후, 위 아래 셀의 플로팅 게이트를 서로 분리하기 위한 감광막 패턴을 사용하여 습식 식각을 통해 플로팅 게이트 전극을 형성할 수 있는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 웰을 형성시킨 후 컨트롤 게이트 산화막을 형성하는 단계와, 컨트롤 게이트로 사용되는 다결정 실리콘을 도포하고 감광막 패턴을 사용하여 상기 컨트롤 게이트 전극을 형성시킨 후, 상기 컨트롤 게이트 전극 상에 절연막을 형성하는 단계와, 컨트롤 게이트 산화막 보다 얇게 플로팅 게이트 산화막을 형성시킨 다음 플로팅 게이트 전극으로 사용될 폴리 실리콘을 도포하는 단계와, 셀과 셀사이 그리고 로직 영역 전부가 오픈되는 감광막 패턴을 사용하여 오픈되는 영역에 존재하는 폴리 실리콘을 식각하는 단계와, 감광막 패턴이 있는 상태에서 등방성 습식 식각을 통해 셀과 셀사이에 있는 플로팅 게이트 스페이서를 식각하는 단계와, 감광막 패턴을 마스크로 사용하여 이온주입을 실행함으로써, 소오스 드레인 정션을 형성하는 단계와 층간 절연막을 도포하고, 금속컨택을 형성한 후 금속 배선을 형성시키는 단계를 포함하는 것을 특징으로 하는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법을 제공한다.
본 발명의 다른 일 관점은, 일 방향으로 연장되는 밴드(band) 형상부 및 상기 밴드 형상부의 양 끝단이 상호 반대 방향으로 연장된 연장부들을 포함하여 "ㄱ" 자 및 "ㄴ" 자가 결합된 형상의 액티브 영역을 가지는 실리콘 기판; 상기 액티브 영역의 실리콘 기판 상에 형성된 컨트롤 게이트 산화막; 상기 액티브 영역의 밴드 형상부의 중간 부분을 가로지르는 라인(line) 형상의 컨트롤 게이트; 상기 컨트롤 게이트의 상기 액티브 영역에 중첩된 부분을 덮게 상기 컨트롤 게이트에 부분적으로 중첩되어 상기 액티브 영역의 상기 연장부들을 포함하는 일부를 외측으로 노출하는 플로팅 게이트 전극; 상기 플로팅 게이트 전극 및 상기 컨트롤 게이트의 중첩된 사이 계면에 형성된 플로팅 게이트 산화막; 상기 플로팅 게이트 전극 양쪽의 상기 액티브 영역 부분에 형성된 소오스 및 드레인의 정션들; 상기 플로팅 게이트를 덮는 층간 절연막; 상기 소오스 및 드레인의 정션들에 각각 접속하게 상기 층간 절연막을 관통하는 금속컨택들; 및 상기 금속컨택들에 각각 연결되는 금속 배선을 포함하는 것을 특징으로 하는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀을 제시한다.
본 발명의 다른 일 관점은, 일 방향으로 연장되는 밴드(band) 형상부 및 상기 밴드 형상부의 양 끝단이 상호 반대 방향으로 연장된 연장부들을 포함하여 "ㄱ" 자 및 "ㄴ" 자가 결합된 형상의 액티브 영역을 가지는 실리콘 기판; 상기 액티브 영역의 실리콘 기판 상에 형성된 컨트롤 게이트 산화막; 상기 액티브 영역의 밴드 형상부의 중간 부분을 가로지르는 라인(line) 형상의 컨트롤 게이트; 상기 컨트롤 게이트의 상기 액티브 영역에 중첩된 부분을 덮게 상기 컨트롤 게이트에 부분적으로 중첩되어 상기 액티브 영역의 상기 연장부들을 포함하는 일부를 외측으로 노출하는 플로팅 게이트 전극; 상기 플로팅 게이트 전극 및 상기 컨트롤 게이트의 중첩된 사이 계면에 형성된 플로팅 게이트 산화막; 상기 플로팅 게이트 전극 양쪽의 상기 액티브 영역 부분에 형성된 소오스 및 드레인의 정션들; 상기 플로팅 게이트를 덮는 층간 절연막; 상기 소오스 및 드레인의 정션들에 각각 접속하게 상기 층간 절연막을 관통하는 금속컨택들; 및 상기 금속컨택들에 각각 연결되는 금속 배선을 포함하는 것을 특징으로 하는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀을 제시한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법을 설명하기 위한 단면도들을 도시한다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(100) 상에 웰을 형성시킨 후 컨트롤 게이트 산화막(102)을 형성시킨다. 본 발명의 바람직한 실시예에 따르면, 이때의 컨트롤 게이트 산화막(102)은 질화막 계열의 물질로 형성하는 것이 바람직하다.
이어서, 도 1b에 도시한 바와 같이, 컨트롤 게이트(104)로 사용되는 다결정 실리콘을 도포하고 감광막 패턴을 사용하여 컨트롤 게이트 전극을 형성시킨 후, 플로팅 게이트와 컨트롤 게이트 전극(104) 사이의 커패시터 커플링 역할을 하는 절연막으로 플로팅 게이트 산화막(106)을 형성시킨다.
다음 단계로, 도 1c에 도시한 바와 같이, 컨트롤 게이트 산화막(102) 보다 얇게 플로팅 게이트 산화막(106)을 형성시킨 다음 플로팅 게이트 전극(108)으로 사용될 폴리 실리콘을 도포한다.
그리고, 도 1d에 도시한 바와 같이, 셀과 셀사이 그리고 로직 영역 전부가 오픈되는 감광막 패턴(110)을 사용하고, 습식 식각을 사용하여 오픈되는 영역에 존재하는 폴리 실리콘을 모두 식각한다. 그리고, 여기서 플래시 또는 이이피롬 셀의 플로팅 게이트로 사용될 폴리 실리콘 스페이서 영역을 습식 식각시 수평 식각으로부터 보호하기 위해 감광막 패턴(110)은 플로팅 게이트 폴리 실리콘 두께보다 더 두껍게 형성한다.
이때까지 형성된 모습을 위에서 내려다본 모습을 도 2에 도시한다.
도 2에 따르면, 플로팅 게이트(108)가 컨트롤 게이트 전극(104) 양쪽으로 분리하고 있으며, 셀 부분만 막고 셀과 셀사이, 로직 영역 전체를 오픈하는 감광막 패턴(110)이 형성되어 있다. 도면에서, 참조번호 "A"는 액티브 영역, 106은 컨트롤 게이트와 플로팅 게이트 사이의 절연물질 영역을 각각 나타낸다.
한편, 도 3에 따르면, 도 2에서 등방성 습식 식각을 통하여 오픈되어 있는 영역의 폴리 실리콘층을 모두 식각한 상태를 도시한다.
이어서, 도 1e에 도시한 바와 같이, 감광막 패턴(110)이 있는 상태에서 등방성 습식 식각을 통해 셀과 셀사이에 있는 플로팅 게이트 스페이서를 식각한다. 그리고 나서, 감광막 패턴(110)을 마스크로 사용하여 이온주입을 실행함으로써, 소오스 드레인 정션(112)을 형성한다.
도 4는 도 1e까지의 공정을 완료한 다음 위에서 내려다본 도면으로써, 도 3 에서 습식 식각시 측면 식각이 일부 이루어져 습식 식각 후 감광막을 제거하면 감광막 패턴(110)의 크기보다는 더 작은 길이의 플로팅 게이트 스페이서 패턴이 남게된다. 그리고, 이렇게 형성된 플로팅 게이트 스페이서는 전기적으로 컨트롤 게이트 산화막(102)와 절연물질(106)을 사이에 두고 플로팅 되어있다.
계속하여, 도 1f에 도시한 바와 같이, 층간 절연막(114)을 도포하고, 소오스 드레인 정션(112)에 접속되게 층간 절연막(114)를 관통하는 금속컨택(116)을 형성한 후 금속 배선(118)을 형성시킨다.
도 5는 도 1f까지의 공정이 끝난 다음 위에서 본 도면이며, 도 6 은 전체 플래시 또는 이이피롬 셀을 레이아웃한 도면이다.
한편, 본 발명의 바람직한 실시예의 전기적인 셀의 동작을 설명하면 다음과 같다.
먼저, n형 모스기준으로 쓰기 동작을 설명하면, 중앙의 컨트롤 게이트 전극에 높은 전압(Vpp)을 인가하고, 왼쪽 금속 컨택 배선과 실리콘 기판에 0 V를 인가하고, 오른쪽 금속 컨택 배선에 동작전압(Vcc)과 같거나 더 큰 전압을 인가하면 플로팅 게이트 전극은 중앙의 컨트롤 게이트 전극으로부터 커패시터 커플링에 의해 전위가 올라가게 되고, 이에따라 채널이 형성되고 따라서 소오스로부터 드레인으로 전류가 흐르면서 고온 전자가 발생되어 플로팅 게이트 전극으로 전자가 주입되어 쓰기 동작이 이루어진다.
그리고, 읽기 동작은 플로팅 게이트에 쓰기가 완료된 셀을 읽기 위해서 왼쪽 금속 전극에 0 V와 Vcc 사이의 전압을 인가하고 오른쪽 금속 전극에는 0 V를 인가한 뒤 컨트롤 게이트에 동작전압(Vcc)을 인가하면 플로팅 게이트에 쓰기가 되어있 을 경우에는 드레인 전류가 흐르지 않게되고, 플로팅 게이트에 지우기가 되어 있을 경우에는 드레인 전류가 흐르게 된다. 따라서, 이를 감지하여 센싱하면 된다.
또한, 지우기 동작은 FN 터널링으로 이루어지는데, 컨트롤 게이트 전극에 0 V를 인가하고 실리콘 기판에 고전위(Vpp)를 인가하면, 플로팅 게이트 전극에서 동시에 전자가 실리콘 기판으로 빠져나가 지우기 동작이 이루어진다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 소거된 셀의 읽기 상태에서 온 전류를 크게 하여 셀의 총 온/오프 비율을 크게 하여 결과적으로 셀의 읽기 동작 마진을 크게 할 수 있는 효과가 있다.
또한, 본 발명은 컨트롤 게이트를 형성한 후, 컨트롤 게이트 상단과 양쪽 측벽에 플로팅 게이트 전극을 형성하여 사용할 수 있는 효과가 있다.
Claims (7)
- 실리콘 기판 상에 웰을 형성시킨 후 컨트롤 게이트 산화막을 형성하는 단계와,컨트롤 게이트로 사용되는 다결정 실리콘을 도포하고 감광막 패턴을 사용하여 상기 컨트롤 게이트 전극을 형성시키는 단계와,상기 컨트롤 게이트 산화막 보다 얇게 플로팅 게이트 산화막을 상기 컨트롤 게이트 전극 상에 형성시킨 다음 플로팅 게이트 전극으로 사용될 폴리 실리콘을 도포하는 단계와,셀과 셀사이 그리고 로직 영역 전부가 오픈되는 감광막 패턴을 사용하여 오픈되는 영역에 존재하는 상기 폴리 실리콘 부분을 등방성 습식 식각을 통해 식각하여 상기 플로팅 게이트 전극을 형성하는 단계와,상기 감광막 패턴을 마스크로 사용하여 상기 실리콘 기판 부분에 이온주입을 실행함으로써, 상기 플로팅 게이트 전극 양쪽으로 각각 소오스 및 드레인의 정션들을 형성하는 단계와,층간 절연막을 도포하는 단계와,상기 소오스 및 드레인의 정션들에 각각 접속하게 상기 층간 절연막을 관통하는 금속컨택들을 형성하는 단계와,상기 금속컨택에 연결되는 금속 배선을 형성시키는 단계를 포함하는 것을 특징으로 하는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법.
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- 일 방향으로 연장되는 밴드(band) 형상부 및 상기 밴드 형상부의 양 끝단이 상호 반대 방향으로 연장된 연장부들을 포함하여 "ㄱ" 자 및 "ㄴ" 자가 결합된 형상의 액티브 영역을 가지는 실리콘 기판;상기 액티브 영역의 실리콘 기판 상에 형성된 컨트롤 게이트 산화막;상기 액티브 영역의 밴드 형상부의 중간 부분을 가로지르는 라인(line) 형상의 컨트롤 게이트;상기 컨트롤 게이트의 상기 액티브 영역에 중첩된 부분을 덮게 상기 컨트롤 게이트에 부분적으로 중첩되어 상기 액티브 영역의 상기 연장부들을 포함하는 일부를 외측으로 노출하는 플로팅 게이트 전극;상기 플로팅 게이트 전극 및 상기 컨트롤 게이트의 중첩된 사이 계면에 형성된 플로팅 게이트 산화막;상기 플로팅 게이트 전극 양쪽의 상기 액티브 영역 부분에 형성된 소오스 및 드레인의 정션들;상기 플로팅 게이트를 덮는 층간 절연막;상기 소오스 및 드레인의 정션들에 각각 접속하게 상기 층간 절연막을 관통하는 금속컨택들; 및상기 금속컨택들에 각각 연결되는 금속 배선을 포함하는 것을 특징으로 하는 온/오프 특성이 우수한 플래시 또는 이이피롬 셀.
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