KR0177391B1 - 반도체 기억소자와 그 제조방법 - Google Patents
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Abstract
본 발명은 플로톡스트랜지스터와 선택 트랜지스터를 구비하는 반도체 기억소자에 있어서, 플로팅게이트가 선택 트랜지스터의 선택 게이트 상면까지 연장되어 형성되되, 플로팅게이트는 선택 게이트의 측면에 형성된 절연물질측벽과 상면에 형성된 캡절연막에 의해 선택 게이트와 절연되어 형성되는 것을 특징으로 하며, 그 제조방법으로는 반도체기판 내에 일정거리 간격으로 제1, 제2매몰불순물영역을 형성시키고, 제1, 제2매몰불순물영역 상부에 각각 국부산화막을 형성시키는 단계와, 제2매몰불순물영역의 일측에 형성시키되, 반도체기판과는 선택 게이트산화막에 의해 절연되도록 하여 선택 게이트전극을 형성시키는 단계와, 선택게이트의 측면과 상면에 절면물질막을 형성시키는 단계와, 제2매몰불순물영역과 대치되는 선택 게이트의 일측에 선택 드레인영역을 형성시키는 단계와, 제2매몰불순물영역 상부의 국부산화막을 일부분 식각하여 터널산화막을 형성시키는 단계와, 제1매몰불순물영역과 제2매몰불순물영역 간의 채널영역에 대응되는 반도체기판 표면에 게이트산화막을 형성시키는 단계와, 게이트산화막과, 터널산화막이 형성된 국부산화막과, 선택 게이트를 에워싼 절연물질막 위에 차례대로 플로팅게이트와, 층간절연막과, 콘트롤게이트를 형성시키는 단계를 포함하여 이루어진다.
Description
제1도는 종래의 반도체 기억소자의 일실시예를 도시한 단면도.
제2도는 본 발명에 의한 반도체 기억소자의 일실시예를 도시한 단면도.
제3도는 본 발명에 의한 반도체 기억소자의 제조단계의 일실시예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 20, 40 : 반도체기판 2, 21, 41 : 제1매몰불순물영역
3, 22, 42 : 제2매몰불순물영역 4, 4', 23, 23', 43, 43' : 국부산화막
5, 24, 49 : 터널산화막 6, 25, 50 : 게이트산화막
7, 32, 51 : 플로팅게이트 8, 33, 52 : 층간절연막
9, 34, 53 : 콘트롤게이트 10, 29, 48 : 선택 트랜지스터
11, 26, 47 : 선택 드레인영역 12, 27, 44' : 선택 게이트산화막
13, 28, 45 : 선택 게이트 14, 30, 46-1 : 절연물질측벽
31, 46-2 : 캡 산화막 44 : 산화막
46 : 절연물질막
본 발명은 반도체 기억소자와 그 제조방법에 관한 것으로, 특히 플로톡스(FLOTOX; floating gate tunnel oxide) 트랜지스터(transistor)와 선택 트랜지스터를 구비하는 플로톡스(FLOTOX)형 이이피롬(EEPROM; Electrically Erasable Programmable Read Only Memory) 소자에 있어서, 그 형성면적이 축소되고, 터널 산화막(tunnel oxide)을 통하여 플로팅게이트(floating gate)로 주입되는 전자의 주입효율이 개선되도록 하는 것에 적당하도록 한 반도체 기억소자와 그 제조방법에 관한 것이다.
반도체 기억소자에서 플로톡스형 이이피롬 소자는 터널링(tunneling)효과를 이용하여 데이타(data)를 프로그램(program) 또는 소거시킬 수 있는 비휘발성 소자로서 플로톡스 트랜지스터는 플로팅게이트와 콘트롤게이트(control gate)가 중첩(overlap)되어 형성되며, 또한 데이타의 소거시 즉, 플로팅게이트에 주입된 전자를 소거시에 과잉소거로 인해 발생되는 문제를 방지하기 위한 선택 트랜지스터를 구비하고 있다.
그리고 반도체 기억소자의 이이피롬 소자에서는 데이터의 프로그램 및 소거가 터널산화막을 통해 이루어지며, 이때 플로톡스 트랜지스터의 플로팅게이트에 주입되는 전자의 주입효율은 터널산화막에서의 접합캐패시터가 가진 정전용량이 작을수록 좋아지게 된다.
그러나 터널산화막의 면적은 소자를 제조하고자 하는 최소 디자인 룰에 의해 제한되므로, 접합 정전용량을 작게 하는 것에는 한계가 있으므로, 이를 보안하기 위해서 즉, 플로팅 게이트에 전자 주입효율 증대로 인한 프로그램 효율을 증가시키기 위해서 콘트롤게이트와 플로팅게이트의 중첩 면적을 증가시키고 있는 추세이다.
제1도는 종래의 반도체 기억소자의 일실시예를 도시한 단면도로서, 종래의 플로톡스형 이이피롬 소자의 일실시예를 도시한 도면이다. 이하 첨부된 도면을 참고로 설명하면 다음과 같다.
종래의 반도체 기억소자로서 플로톡스형 이이피롬 소자의 일실시예는 제1도에 도시된 바와 같이, 반도체 기판(1) 내에 일정간격으로 형성된 제1매몰불순물영역(2) 및 제2매몰불순물영역(3)과, 제1매몰불순물영역과 제2매몰불순물영역 상단에 각각 형성된 국부산화막(4)(4')과, 제2매몰불순물영역(3) 상단의 국부산화막(4')에 형성된 터널산화막(5)과, 제1매몰불순물영역과 제2매몰불순물영역 간의 채널(channel)영역에 대응되는 기판 표면에 형성된 게이트산화막(gate oxide)(6)과, 게이트산화막과 터널산화막이 형성된 국부산화막 위에 차례대로 형성된 플로팅게이트(7)과, 층간절연막(8)과, 콘트롤게이트(9)로 이루어지는 플로톡스 트랜지스터(FT)와, 그리고 선택트랜지스터(10)를 구비하여 이루어지며, 선택 트랜지스터는 터널산화막(5)이 형성된 국부산화막(4')의 일측에서 그 하단의 제2매몰불순물영역(3)과 일정 간격을 두고 형성된 선택 드레인영역(11)과, 제2매몰불순물영역과 선택 드레인영역 간에 채널영역에 대응되는 선택 게이트산화막(12) 위에 형성된 선택 게이트(13)를 포함하여, 이루어지며, 선택 게이트는 그 양측면에 절연물질측벽(14)이 형성된다.
즉, 종래의 반도체 기억소자에 있어서, 플로톡스형 이이피롬 소자에서는 플로톡스 트랜지스터의 플로팅게이트와 콘트롤게이트가 중첩되어 형성되고, 또한 선택 트랜지스터 소자의 선택 게이트는 플로톡스 트랜지스터의 플로팅게이트와 동일층으로서 동시에 형성되며, 또한 제1매몰불순물영역은 플로톡스 트랜지스터의 매몰소오스영역으로, 제2매몰불순물영역은 플로톡스 트랜지스터의 매몰드레인영역으로 동작되면서 선택 트랜지스터의 선택 소오스영역으로서 동작된다.
이하 종래의 반도체 기억소자의 플로톡스형 이이피롬 소자의 동작을 설명하면 다음과 같다.
종래의 반도체 기억소자의 플로톡스형 이이피롬 소자에서, 플로톡스 트랜지스터의 플로팅게이트에 전자를 주입하여 정보를 주입시키고자 할 때에는, 선택 트랜지스터의 선택 드레인영역에 0 볼트[V]를 인가하고, 콘트롤게이트와 선택 게이트에 프로그래밍전압을 인가한다.
이렇게 함으로써, 터널산화막을 통하여 제2매몰불순물영역과 플로팅게이트간에 터널링 현상이 발생하게 되어 제2매몰불순물영역의 전자가 플로팅게이트로 주입되어 정보가 프로그램된다.
또한 플로톡스 트랜지스터의 플로팅게이트에서 전자를 소거하여 정보를 소거시키고자 할 때에는 선택 트랜지스터의 선택 게이트와 선택 드레인영역에 프로그래밍전압을 인가한다.
이로 인하여 제2매몰불순물영역에 프로그래밍전압에 가까운 고전압이 인가되어 플로팅게이트의 전자가 제2매몰불순물영역으로 터널링되어 소거된다.
그러나 종래의 반도체 기억소자인 플로톡스형 이이피롬 소자에 있어서는, 플로톡스 트랜지스터의 플로팅게이트와 선택 트랜지스터의 선택 게이트를 동일한 층으로 각각 형성함으로써, 플로팅게이트와 선택 게이트 사이의 면적에 의해 반도체 기억소자가 차지하는 형성 면적이 증가되었으며, 또한 프로그램 효율을 증가시키기 위해서 플로톡스 트랜지스터의 콘트롤게이트와 플로팅게이트의 중첩 면적을 증가시키고 있는 가운데 선택 트랜지스터의 선택 게이트 상면의 면적이 활용되지 못하고 있는 문제점이 있었다.
본 발명은 이러한 문제를 해결하기 위해 안출된 것으로, 반도체 기억소자에서 플로톡스 트랜지스터와 선택 트랜지스터를 구비하는 플로톡스형 이이피롬 소자에서 중첩 면적이 증가되도록 하여 프로그램 효율이 증대되도록 하고, 한편으로는 그 제조방법을 제공하고자 하는 것이 그 목적이다.
본 발명은 반도체기판 상에 형성된 제1불순물영역 및 제2불순물영역과, 제1불순물영역과 제2불순물영역 간의 채널영역에 대응되는 반도체기판 표면에 형성된 게이트절연막과, 게이트절연막 위에 차례대로 형성된 플로팅게이트와, 층간절연막과, 콘트롤게이트로 이루어진 플로톡스트랜지스터와, 제2불순물영역과 일정간격을 두고 형성된 선택 드레인영역과, 제2불순물영역과 선택 드레인영역 간의 채널영역에 대응되는 반도체기판 표면에 형성된 선택 게이트산화막 위에 형성된 선택 게이트를 포함하여 이루어진 선택 트랜지스터를 구비하는 반도체 기억소자에 있어서, 플로팅게이트가 선택 트랜지스터의 선택 게이트 상면까지 연장되어 형성되되, 플로팅게이트는 선택 게이트의 측면에 형성된 절연물질측벽과 상면에 형성된 캡절연막에 의해 선택 게이트와 절연되어 형성되는 것을 특징으로 하며, 그 제조방법으로는 반도체기판 내에 일정거리 간격으로 제1, 제2매몰불순물영역을 형성시키고, 제1, 제2매몰불순물영역 상부에 각각 국부산화막을 형성시키는 단계와, 제2매몰불순물영역의 일측에 형성시키되, 반도체기판과는 선택 게이트 산화막에 의해 절연되도록 하여 선택 게이트전극을 형성시키는 단계와, 선택 게이트의 측면과 상면에 절연물질막을 형성시키는 단계와, 제2매몰불순물영역과 대치되는 선택 게이트의 일측에 선택 드레인영역을 형성시키는 단계와, 제2매몰불순물영역 상부의 국부산화막을 일부분 식각하여 터널산화막을 형성시키는 단계와, 제1매몰불순물영역과 제2매몰불순물영역 간의 채널영역에 대응되는 반도체기판 표면에 게이트산화막을 형성시키는 단계와, 게이트산화막과, 터널산화막이 형성된 국부산화막과, 선택 게이트를 에워싼 절연물질막 위에 차례대로 플로팅게이트와, 층간절연막과, 콘트롤게이트를 형성시키는 단계를 포함하여 이루어진다.
제2도는 본 발명에 의한 반도체 기억소자의 일실시예를 도시한 단면도이고, 제3도는 본 발명에 의한 반도체 기억소자의 제조단계의 일실시예를 도시한 단면도이다. 이하 도면을 참고로 본 발명에 의한 반도체 기억소자의 구조 및 제조방법을 설명하면 다음과 같다.
본 발명에 의한 반도체 기억소자에서 플로톡스형 이이피롬 소자는 제2도에 도시된 바와 같이, 반도체기판(20) 내에 형성된 일정거리 간격으로 형성된 제1매몰불순물영역(21) 및 제2매몰불순물영역(22)과, 제1매몰불순물영역 및 제2매몰불순물영역 상부에 각각 형성된 국부산화막(23)(23')과, 제2매몰불순물영역(22) 상부의 국부산화막(23')에 형성된 터널산화막(24)과, 제1매몰불순물영역과 제2매몰불순물영역 간의 채널영역에 대응되는 반도체기판 표면에 형성된 게이트산화막(25)과, 제2매몰불순물영역을 중심으로 제1매몰불순물영역과 대치되도록 제2매몰불순물영역과 일정거리 간격으로 형성된 선택 드레인영역(26)과, 제2매몰불순물영역과 선택 드레인영역의 채널영역에 대응되는 반도체기판 표면에 형성된 선택 게이트산화막(27)과, 선택 게이트산화막 위에 형성된 선택 게이트고(28)와, 게이트 산화막 및 터널산화막이 형성된 국부산화막과, 선택 게이트 위에 형성되되, 선택 게이트(28)와는 측면에 형성된 절연물질측벽(30)과 상면에 형성된 캡산화막(31)에 의해 절연되어 형성되는 플로팅게이트(32)와, 플로게이트 위에서 플로팅게이트와 층간절연막(33)에 의해 절연되어 형성된 콘트롤게이트(34)를 포함하여 이루어진다.
즉, 본 발명에 의한 반도체 기억소자에서 플로톡스형 이이피롬 소자에서 플로톡스 트랜지스터(FT )의 플로팅게이트(32)는 선택 트랜지스터(29)의 선택 게이트(28)의 일측면에 형성된 절연물질측벽(30)과 캡절연막(31) 상면의 일부만 접하면서 형성되고, 콘트롤게이트(34)는 층간절연막(33)과, 캡절연막(31)의 노출된 부위 위에 적층되어 형성되며, 또한 제1매몰불순물영역은 플로톡스 트랜지스터의 매몰소오스영역으로, 제2매몰불순물영역은 플로톡스 트랜지스터의 매몰드레인영역으로 동작되면서, 선택 트랜지스터의 선택 소오스영역으로서 동작된다.
이하 제3도를 참고로 본 발명에 의한 반도체 기억소자 제조방법의 일실시예를 설명하면 다음과 같다.
본 발명에 의한 반도체 기억소자에서 플로톡스형 이이피롬 소자를 제조하기 위한 제조방법의 일실시예에서는 우선 제3a도와 같이, 반도체기판(40)상에 일정거리 간격으로 제1매몰불순물영역(41)과 제2매몰불순물영역(42)을 형성시키고, 제1매몰불순물영역과 제2매몰불순물영역 상부에 각각 국부산화막(43)(43')을 형성시킨 후에, 그 전면에 산화막(44)을 형성시킨다.
이어서, 제3b도와 같이, 반도체기판(40) 상에서 제2매몰불순물영역(42)이 하단에 형성된 국부산화막(43')의 상면 가장자리와, 그 일측의 반도체기판 상에 선택 게이트(45)를 형성시키고, 선택 게이트의 측면과 상면에 절연물질막(46) 즉, 선택 게이트의 측면에 절연물질측벽(46-1)을 형성시키고, 상면에는 캡산화막(46-2)을 형성시킨 후에는, 노출된 산화막을 제거하여 선택 게이트(45)와 반도체기판(40) 사이에 형성된 산화막 즉, 선택 게이트산화막(44')에 의해 선택 게이트가 반도체기판과 절연되도록 한 다음에, 제2매몰불순물영역(42)과 대치되는 선택 게이트의 일측 반도체기판을 개방시키는 감광막패턴(PR; photoresist pattern)을 형성하고, 감광막패턴을 마스크(mask)로 하여 불순물을 이온주입하여 선택 게이트의 일측에 선택 드레인영역(47)을 형성시켜서, 선택트랜지스터(48)를 형성하고 감광막패턴을 제거한다.
그리고 제3c도와 같이, 제2매몰불순물영역(42) 상부의 국부산화막(43')을 일부분 선택식각하여 터널산화막(49)을 형성시키고, 제1매몰불순물영역(41)과 제2매몰불순물영역 간의 채널영역에 대응되는 반도체기판(40) 표면에 게이트산화막(50)을 형성시킨다.
이어서, 제3d도와 같이, 게이트산화막(50)과, 터널산화막(49)이 형성된 국부산화막(43')과, 절연물질막(46)으로 에워싸인 선택 게이트(45) 위에 플로팅게이트(51)를 형성시키고, 플로팅게이트 위에 층간절연막(52)을 형성시킨다.
이때, 플로팅게이트(51)는 그 저면과 선택 게이트(45)의 측면에 형성된 절연물질측벽(46-1)과, 상면에 형성된 캡산화막(46-2)의 일부만 접하도록 하여 형성시킨다.
그리고 제3e도와 같이, 층간절연막(52)과, 노출된 선택 게이트(45)의 캡산화막(46-2) 위에 콘트롤게이트(53)를 형성시킨다.
즉, 본 발명에 의한 반도체 기억소자의 플로톡스형 이이피롬 소자를 제조방법에서는 종래의 기술과 같이 플로톡스 트랜지스터의 플로팅게이트와 선택 트랜지스터의 선택 게이트를 동일층으로 형성시키는 것이 아니라, 먼저 선택 게이트를 형성시킨 후에, 플로팅게이트를 선택 게이트 상단을 포함하도록 형성시킨다.
본 발명에 의한 반도체 기억소자에서는 콘트롤게이트가 선택 게이트 상단까지 연장되어 형성된 플로팅게이트를 포함하여 중첩되므로, 중첩면적이 증가되어서 커플링 비율(coupling ratio)가 증가되고, 따라서 프로그램 효율 즉, 플로팅게이트로의 전자주입효율이 증대되며, 또한 선택 트랜지스터의 선택 게이트와 플로톡스 트랜지스터의 플로팅게이트 간의 간격이 감소되므로 반도체 기억소자의 형성면적이 감소되어 고집적화의 효과가 증대된다.
Claims (3)
- 반도체기판 상에 형성된 제1불순물영역 및 제2불순물영역과, 상기 제1불순물영역과 제2불순물영역 간의 채널영역에 대응되는 반도체기판 표면에 형성된 게이트절연막과, 상기 게이트절연막 위에 차례대로 형성된 플로팅게이트와, 층간절연막과, 콘트롤게이트로 플로톡스트랜지스터와, 상기 제2불순물영역과 일정 간격을 두고 형성된 선택 드레인영역과, 제2불순물영역과 선택 드레인연역 간의 채널영역에 대응되는 반도체기판 표면에 형성된 선택 게이트산화막 위에 형성된 선택 게이트를 포함하여 이루어진 이루어진 선택 트랜지스터를 구비하는 반도체 기억소자에 있어서, 상기 플로팅게이트가 상기 선택 트랜지스터의 선택 게이트 상면까지 연장되어 형성되되, 상기 플로팅게이트는 상기 선택 게이트의 측면에 형성된 절연물질측벽과 상면에 형성된 캡절연막에 의해 상기 선택 게이트와 절연되어 형성되는 것을 특징으로 하는 반도체 기억소자.
- 제1항에 있어서, 상기 플로팅게이트는 상기 선택 게이트의 일측면에 형성된 상기 절연물질측벽과 상기 캡절연막 상면의 일부만 접하면서 형성되고,상기 콘트롤게이트는 상기 플로팅게이트 위에 형성된 상기 층간절연막과, 상기 선택 게이트의 상면에 형성된 상기 캡절연막의 노출된 부위 위에 적층되어 형성되는 것이 특징인 반도체 기억소자.
- 반도체 기억소자의 제조방법에 있어서, 반도체기판 내에 일정거리 간격으로 제1, 제2매몰불순물영역을 형성시키고, 상기 제1, 제2매몰불순물영역 상부에 각각 국부산화막을 형성시키는 단계와, 상기 제2매몰불순물영역의 일측에 형성시키되, 상기 반도체기판과는 선택 게이트산화막에 의해 절연되도록 하여 선택 게이트전극을 형성시키는 단계와, 상기 선택 게이트의 측면과 상면에 절면물질막을 형성시키는 단계와, 상기 제2매몰불순물영역과 대치되는 상기 선택 게이트의 일측에 선택 드레인영역을 형성시키는 단계와, 상기 제2매몰불순물영역 상부의 상기 국부산화막을 일부분 식각하여 터널산화막을 형성시키는 단계와, 상기 제1매몰불순물영역과 상기 제2매몰불순물영역 간의 채널영역에 대응되는 상기 반도체기판 표면에 게이트산화막을 형성시키는 단계와, 상기 게이트산화막과 상기 터널산화막이 형성된 상기 국부산화막과, 상기 선택 게이트를 에워싼 절연물질막 위에 차례대로 플로팅게이트와, 층간절연막과, 콘트롤게이트를 형성시키는 단계를 포함하여 이루어지는 반도체 기억소자의 제조방법.
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Applications Claiming Priority (1)
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| KR1019950048234A KR0177391B1 (ko) | 1995-12-11 | 1995-12-11 | 반도체 기억소자와 그 제조방법 |
Publications (2)
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|---|---|
| KR970054216A KR970054216A (ko) | 1997-07-31 |
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Country Status (1)
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| KR (1) | KR0177391B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101025921B1 (ko) * | 2003-09-30 | 2011-03-30 | 매그나칩 반도체 유한회사 | 플래시 메모리 셀의 제조 방법 |
-
1995
- 1995-12-11 KR KR1019950048234A patent/KR0177391B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101025921B1 (ko) * | 2003-09-30 | 2011-03-30 | 매그나칩 반도체 유한회사 | 플래시 메모리 셀의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054216A (ko) | 1997-07-31 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061026 Year of fee payment: 9 |
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