KR940001403B1 - 플레쉬 eeprom 셀 - Google Patents

플레쉬 eeprom 셀 Download PDF

Info

Publication number
KR940001403B1
KR940001403B1 KR1019910004902A KR910004902A KR940001403B1 KR 940001403 B1 KR940001403 B1 KR 940001403B1 KR 1019910004902 A KR1019910004902 A KR 1019910004902A KR 910004902 A KR910004902 A KR 910004902A KR 940001403 B1 KR940001403 B1 KR 940001403B1
Authority
KR
South Korea
Prior art keywords
gate
floating gate
eeprom cell
flash eeprom
floating
Prior art date
Application number
KR1019910004902A
Other languages
English (en)
Other versions
KR920018984A (ko
Inventor
김종오
송복남
Original Assignee
현대전자산업 주식회사
정몽헌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 정몽헌 filed Critical 현대전자산업 주식회사
Priority to KR1019910004902A priority Critical patent/KR940001403B1/ko
Publication of KR920018984A publication Critical patent/KR920018984A/ko
Application granted granted Critical
Publication of KR940001403B1 publication Critical patent/KR940001403B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

플레쉬 EEPROM 셀
제1도는 종래기술에 의해 제조된 스택-게이트형 플레쉬 EEPROM 셀을 도시한 단면도.
제2도는 종래기술에 의해 제조된 스플리트-게이트형(Split-gate type) 플레쉬 EEPROM 셀의 단면도.
제3도는 본 발명에 의해 제조된 플레쉬 EEPROM 셀을 도시한 단면도.
제4a도 및 제4b도는 본 발명 제1 및 제 2실시예에 의해 제조되는 EEPROM 셀의 레이아웃트를 도시한 도면.
제5a도 내지 제5d도는 본 발명에 의해 제조하는 단계를 제4a 및 제4b도의 A-A'단면을 따라 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드산화막
3및 3A : 게이트 산화막 4 : 플로팅 게이트
4A : 플로팅 게이트용 폴리 5 : 절연층
6 : 제어게이트 6A : 제어게이트용 폴리
7 : 드레인 8 : 소오스
8A : DDD영역 8A 및 9B : 포토레지스트
10 : 개구 11 : 액티브영역
본 발명은 고집적 반도체 소자의 플레쉬 EEPROM셀(Flash Electrical Erasble Program Read Only Memory Cell)에 관한 것으로, 특히 플로팅 게이트의 중앙소정 부분을 제거하여 플로팅 게이트 상부의 제어게이트의 볼록부가 기판 상부의 게이트 산화막에 접촉되도록 형성한 1개의 트랜지스터로된 플레쉬 EEPROM 셀에 관한 것이다.
종래의 EEPROM 셀은 두개의 트랜지스터로 구성된 셀로서 한개의 트랜지스터는 셀의 동작을 선택하는 소자로 사용되며, 또 다른 트랜지스터는 데이타의 프로그램과 소거를 수행할 수 있는 EEPROM 셀로 되어있다. 그러나 이러한 셀의 구조에서는 두개의 트랜지스터로 구성됨으로서 셀 면적이 크게되는데 이러한 단점을 보완하여 만든 한개의 트랜지스터로 된 플레쉬 EEPROM 셀의 대표적인 예는 스택-게이트형 플레쉬 EEPROM셀(제1도 참조)이 있다.
그리고, 두개의 트랜지스터를 하나로 결합시킨 진보된 EEPROM 셀은 예를들어 스플리트-게이트형(Split-gate type) 플레쉬 EEPROM셀(제2도 참조)이 있다.
그러나, 제1도에 도시한 스택-게이트형 플레쉬 EEPROM 셀은 실리콘 기판(1)상부에 플로팅 게이트(4)와 제어게이트(6)가 적층되어 형성되어, 실리콘 기판(1)과 플로팅 게이트(4)사이의 게이트 산화막(3)이 약 100Å내외이고, 플로팅 게이트(4)와 제어게이트(6)사이의 절연층(5)은 300-500Å정도이다. 이러한 EEPROM 셀에 데이타를 프로그램 하기 위해서 VCG; 10-15V, VD; 5-10V, VS ; 접지되게 연결하면 채널 핫-알렉트론(channel hot-electron)현상에 의해 전자가 플로팅 게이트(4)에 주입됨으로서 데이타가 프로그램된다. 또한 데이타를 소거하기 위해서는 VCG; 접지, VD; 접지 또는 플로팅 상태, VS; 10-20V로 각각 연결하면 플로팅 게이트의 전자가 게이트 산화막을 통하여 DDD(8A)가 형성된 소오스(8)로 터널링됨으로서 데이타가 소거된다.(여기서 DDD구조는 VS에 고전압이 인가될때 소오스를 보호하기 위한 것으로 DDD 구조를 형성하지 않을 수도 있음) 이 소거하는 과정에서 플로팅 게이트(4)의 전자가 지나치게 소거되는 경우(이를 과소거라 한다) 플로팅 게이트(4)에 양전하(positive charge)가 유기될 수 있는데 이렇게 되는 경우 EEPROM 셀의 채널영역이 반전 모드(depletion mode, VT＜OV)가 되어 데이타 센서에 에러를 유발할 수 있는 단점이 있다.
또한 제3도를 도시한 스플리트-게이트형 플레쉬 EEPROM 셀은 플로팅 게이트(4)가 채널영역의 게이트산화막(3)일부분만 커버(cover)하고 있으며, 채널영역의 게이트 산화막(3A)의 남은 부분과 플로팅 게이트(4)상부의 절연층(5)상부까지 제어게이트(6)가 적층된 구조로 형성되고, 채널영역 상부면에 제어게이트(6)가 형성됨으로서 하나의 선택트랜지스터의 기능을 하게 된다. 데이타를 프로그램하기 위해서는 VCG; 10-15V, VD5-10V, Vs 접지되도록 연결하면 제1도 설명과 같이 전자가 플로팅 게이트(4)로 주입되어 데이타가 프로그램된;다. 또한, 데이타를 소거하기 위하여 VCG; 접지, VD; 10-20V, VS; 접지 또는 플로팅되도록 연결하면 플로팅 게이트(4)의 프로그램된 데이타 즉 전자가 드레인(7)으로 터널링되어 데이타가 소거되는데 이때 플로팅 게이트(4)에 양전하(+)가 유기되어 플로팅 게이트(4)하부의 채널영역이 반전되어도 제어게이트(6)가 게이트 산화막(3A)상부에 형성되어 일반트랜지스터의 기능을 함으로 셀은 에러가 발생하지 않는다. 그러나 플로팅 게이트(4)가 드레인(4)과 인접되어 있어 데이타의 프로그램 또는 소거시에 드레인 접합(Junction)에만 고전압이 인가됨으로 드레인 접합의 질(Junction quality)이 나쁘게 되어 소자의 신뢰성을 저하시키는 요인이 된다.
따라서, 본 발명은 종래의 스플리트-게이트형 플레쉬 EEPROM 셀의 문제를 해결하기 위하여 제어게이트가 채널영역 중앙상부면의 게이트 산화막에 접촉되게하고 그주변에 플로팅 게이트를 형성하여 데이타 소거시 소오스에 고전압이 인가되도록하여 드레인 접합의 질이 떨어지는 것을 방지하는 플레쉬 EEPROM 셀을 제공하는데 그 목적이 있다.
본발명에 의하면, 상기 게이트 산화막 상부에 형성된 플로팅 게이트의 중앙부의 소정부분이 제거되고, 플로팅 게이트 상부의 절연층 상부에 제어게이트가 형성되되 플로팅 게이트가 제거된 영역에 플로팅 게이트와는 절연된 제어게이트 돌출부가 형성되어 하부의 게이트 산화막에 접촉된 구조로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하고자 한다.
제1도는 종래기술에 의해 제조된 스택-게이트형 플레쉬 EEPROM 셀을 도시한 단면도이다.
제2도는 종래기술에 의해 제조된 스플리트-게이트형 플레쉬 EEPROM 셀을 도시한 단면도이다.
제1도 및 제2도의 구조 및 동작설명은 상기 종래기술에서 언급한바 있으므로 중복 설명은 피하기로 한다.
제3도는 본 발명에 의해 제조된 플레쉬 EEPROM 셀을 도시한 단면도로서, 실리콘 기판(1)에 게이트 산화막(3)이 형성되고, 게이트 산화막(3)상부에 플로팅 게이트(4)가 소정면적이 채널영역 상부에 형성되되 실리콘 기판(1)의 소정부분에 형성된 드레인(7) 및 DDD(8A)가 형성된 소오스(8)사이의 중앙부분에 플로팅 게이트(4)가 소정부분 제거되고, (제3도의 플로팅 게이트의 구조는 분리되어 있으나 단면의 종단부에서는 상호 연결되어 있다) 플로팅 게이트(4)상부면과는 절연층(5)에 의해 절연된 제어게이트(6)가 형성되되 플로팅 게이트(4)사이의 게이트 산화막(3)은 100Å정도이고, 절연층(5)은 300-500Å정도의 두께로 종래셀과 유사하나 제어게이트(6)와 실리콘 기판(1)사이의 게이트 산화막(3A)은 200-300Å정도의 두께이다.
본 발명의 플레쉬 EEPROM 셀의 데이타 프로그램의 동작설명은 종래기술(제1도 및 제2도)과 동일한 바이어스 상태에서 채널 핫-일렉트론 현상에 의해 플로팅 게이트(4)에 데이타가 프로그램이 되지만, 데이타 소거시에는 VCG; 접지, VD; 접지 또는 플로팅 상태, VS; 10-20V로 각각 연결하면 플로팅 게이트(4)의 프로그램된 데이타 즉 전자가 소오스(8)로 터널링되어 이동됨으로 데이타가 소거된다.
제4a도는 본 발명의 제1실시예에 의한 플레쉬 EEPROM 셀의 레이 아웃트를 도시한 것으로 , 액티브영역(11), 제어게이트(6), 플로팅 게이트(4)가 배열된 것을 도시한다.
제4b도는 본 발명의 제2실시예에 의한 플레쉬 EEPROM 셀의 레이 아웃트를 도시한 것으로, 제3도와 다른점은 플로팅 게이트(4)의 일측단부(B)에서 상호접속되지 않은 상태를 나타낸 것이다.
제5a도 내지 제5d도는 제4a도 또는 제4b도는 A-A'를 따라 절단하여 플로딩 게이트(4)와 제어게이트(6)를 형성하는 단계를 도시한 단면도이다.
제5a도는 실리콘 기판(1) 상부에 소정부분에 펄드산화막(2)을 형성한다음 게이트 산화막(3), 플로팅 게이트용 폴리(4A), 절연층(5)으로 산화막(또는 산화막, 질화막 및 산화막 적층)을 형성한 상태의 단면도이다.
제5b도는 상기 절연층(5)상부에 포토레지스트(9A)를 도포한후 제어게이트의 돌출부를 형성하기 위해 상기 포토레지스트(9A)에 패턴을 형성한다음, 상기 절연층(5), 플로팅게이트용 폴리(4A), 게이트 산화막(3)을 제거하여 개구(10)를 형성한 상태의 단면도이다.
제5c도는 상기 포토레지스트(9A)를 완전히 제거하고, 개구(10)의 측벽과 노출된 실리콘 기판(1)에 게이트 산화막(3A)을 200-300Å정도의 두께로 다시 형성한다음, 상기 절연층(5)과 게이트 산화막(3A)상부에 제어게이트용 폴리(6A)을 형성하고 그상부 포토레지스트(9B)를 도포한다음 제어게이트를 형성하기 위한 패턴공정으로 제어게이트(6)를 형성한 상태의 단면도이다.
제5d도는 상기 패턴된 포토레지스트(9B)를 이용하고, 식각공정으로 플로팅 게이트용 폴리(4A)의 양측면을 제거한 플로팅 게이트(4)를 형성하고 상기 포토레지스트(9B)를 제거한 상태의 단면도이다.
이후의 공정은 일반적인 공정순서에 의해 소오스 및 드레인등을 형성하면 된다.
본 발명의 EEPROM 셀은 채널중앙에 게이트 산화막에 접촉되는 제어게이트의 돌출부가 형성되어 일반적인 트랜지스터의 동작효과를 줌으로서 플로팅 게이트에 양전하(+)가 유기되어 VT이하가 되어도 셀의 에러를 방지할 수 있다. 또한 프로그램시에는 고전압을 드레인에 인가하고 소거시에는 고전압을 소오스에 인가함으로서 드레인 및 소오스 접합에 무리를 주지않아서 소자의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 실리콘 기판 소정부분에 상호 이격된 드레인 및 소오스가 형성되고, 실리콘 기판이 채널영역 상부에 게이트 산화막, 플로팅 게이트, 절연층 및 제어게이트가 각각 형성된 EEPROM 셀에 있어서, 상기 게이트 산화막 상부에 형성된 플로팅 게이트의 중앙부의 소정부분이 제거되고, 플로팅 게이트 상부의 절연층 상부에 제어게이트가 형성되되 플로팅 게이트가 제거된 영역에 플로팅 게이트와는 절연된 제어게이트 돌출부가 형성되어 하부의 게이트 산화막에 접촉된 구조로 이루어진 것을 특징으로 하는 플레쉬 EEPROM셀.
  2. 제1항에 있어서, 상기 플로팅 게이트는 채널영역 상부에 형성되되 중앙부의 소정부분에 직사각형의 형태로 제거된 것을 특징으로 하는 플레쉬 EEPROM셀.
  3. 제1항에 있어서, 상기 플로팅 게이트는 채널영역 상부에 형성되되 중앙부의 소정부분에 직사각형 모양으로 제거되고, 드레인 및 소오스의 방향과는 직교되는 방향에서 플로팅 게이트의 일측단부가 상호 접속되지 아니한 구조로 이루어진 것을 특징으로 하는 플레쉬 EEPROM셀.
  4. 제1항에 있어서, 상기 제어게이트 돌출부 하부의 게이트 산화막은 200-300Å정도이고 다른 영역의 게이트 산화막은 100Å정도의 두께인 것을 특징으로 하는 플레쉬 EEPROM셀.
  5. 제1항에 있어서, 상기 플로팅 게이트 상부의 절연층은 산화막층 또는 산화막-질화막-산화막층인 것을 특징으로 하는 플레쉬 EEPROM셀.
KR1019910004902A 1991-03-28 1991-03-28 플레쉬 eeprom 셀 KR940001403B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910004902A KR940001403B1 (ko) 1991-03-28 1991-03-28 플레쉬 eeprom 셀

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910004902A KR940001403B1 (ko) 1991-03-28 1991-03-28 플레쉬 eeprom 셀

Publications (2)

Publication Number Publication Date
KR920018984A KR920018984A (ko) 1992-10-22
KR940001403B1 true KR940001403B1 (ko) 1994-02-21

Family

ID=19312593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910004902A KR940001403B1 (ko) 1991-03-28 1991-03-28 플레쉬 eeprom 셀

Country Status (1)

Country Link
KR (1) KR940001403B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004990A (ko) * 1999-06-30 2001-01-15 김영환 플래쉬 이이피롬 셀 및 그 제조 방법

Also Published As

Publication number Publication date
KR920018984A (ko) 1992-10-22

Similar Documents

Publication Publication Date Title
KR100389130B1 (ko) 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
KR100468745B1 (ko) 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법
KR0126235B1 (ko) 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억 장치 및 그의 제조방법
US5019879A (en) Electrically-flash-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area
US6501124B2 (en) Non-volatile semiconductor memory device
KR20070106923A (ko) 반도체 장치 및 그 제조 방법
KR0144421B1 (ko) 플레쉬 이.이.피.롬의 제조방법
KR100614644B1 (ko) 비휘발성 기억소자, 그 제조방법 및 동작 방법
US5498559A (en) Method of making a nonvolatile memory device with five transistors
US20080111181A1 (en) Nonvolatile memory devices, methods of operating the same and methods of forming the same
US5422292A (en) Process for fabricating split gate flash EEPROM memory
US6849506B2 (en) Non-volatile memory device and fabrication method
US9252150B1 (en) High endurance non-volatile memory cell
US7554840B2 (en) Semiconductor device and fabrication thereof
KR100241523B1 (ko) 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법
US5763308A (en) Method for fabricating flash memory cells using a composite insulating film
US20040080012A1 (en) Nonvolatile memory device having asymmetric source/drain region and fabricating method thereof
US6680507B2 (en) Dual bit isolation scheme for flash memory devices having polysilicon floating gates
KR100426488B1 (ko) 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출방법
KR940001403B1 (ko) 플레쉬 eeprom 셀
US6355514B1 (en) Dual bit isolation scheme for flash devices
US8004031B2 (en) Memory device transistors
KR0144909B1 (ko) 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법
WO2001017031A1 (en) Easy shrinkable novel non-volatile semiconductor memory cell utilizing split dielectric floating gate and method for making same
US7227216B2 (en) Mono gate memory device and fabricating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090121

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee