KR0126235B1 - 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억 장치 및 그의 제조방법 - Google Patents

전기적으로 정보의 소거 및 기록이 가능한 반도체 기억 장치 및 그의 제조방법

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KR0126235B1
KR0126235B1 KR1019940005386A KR19940005386A KR0126235B1 KR 0126235 B1 KR0126235 B1 KR 0126235B1 KR 1019940005386 A KR1019940005386 A KR 1019940005386A KR 19940005386 A KR19940005386 A KR 19940005386A KR 0126235 B1 KR0126235 B1 KR 0126235B1
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마사히로 시미주
마사요시 시라하따
다까시 꾸로이
다께히사 야마구찌
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기아오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

반도체 기억 장치 및 그의 제조방법에 있어서, 데이터이 소거 시에 발생할 수 있는 인듀어런스 특성의 열화와, 데이터의 기록 시에 발생할 수 있는 드레인 디스터브 현상은 효과적으로 방지될 수 있다. 반도체 기억 장치에 있어서, N형 불순물층(3)은 채널 영역에 위치하는 P형 실리콘 기판(1)의 주표면 상에 형성된다.
이것에 의해서, 데이터의 소거 시에 N형 불순물층(3)과 N형 소스 확산 영역(10) 사이의 경계 영역에 고전계가 인가되지 않기 때문에, 이 영역에서 밴드간 터널링이 발생하는 것을 효과적으로 방지하게 된다.
또한 이러한 반도체 기억 장치에 있어서, 드레인 확산 영역(9)은 그의 어떠한 부분도 플로팅 게이트 전극(5)과 겹치지 않는 오프셋 구조를 가진다.
따라서, 데이터의 기록 시에 비선택셀 내의 플로팅 게이트 전극(5)과 드레인 확산 영역(9)을 가로질러서 발생하는 전계는 종래에 비하여 약하게 되고, F-N터널링에 의한 드레인 디스터브 현상은 효과적으로 방지된다.

Description

전기적으로 정보의 소거 및 기록이 가능한 반도체 기억 장치 및 그의 제조방법
제1도는 본 발명의 제1실시예에 의한 적층 게이트형의 플래시 EEPROM을 표시한 단면도이다.
제2도는 제1도에 표시한 제1실시예의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제3도~제13도는 제1도에 표시한 제1실시예의 플래시 EEPROM의 제조 프로세스의 제1~제11공정을 표시한 단면도이다.
제14도는 본 발명의 제2실시예에 의한 적층 게이트형 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제15도는 제14도에 표시한 제2실시예의 플래시 EEPROM의 제조 프로세스를 표시한 단면도이다.
제16도는 본 발명의 제3실시예에 의한 적층 게이트형의 플래시 EEPROM의 메모리셀 부분을를 표시한 단면도이다.
제17도는 제16도에 표시한 제3실시예의 플래시 EEPROM의 제조 프로세스를 표시한 단면도이다.
제18도는 본 발명의 제4실시예에 의한 적층 게이트형의 플래시 EEPROM의 제조 프로세스를 표시한 단면도이다.
제19도 및 제20도는 제18도에 표시한 제4실시예의 플래시 EEPROM의 제조 프로세스의 제1 및 제2의 공정을 표시한 단면도이다.
제21도는 본 발명의 제5실시예에 의한 적층 게이트형의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제22도 및 제23도는 제21도에 표시한 제5실시예의 플래시 EEPROM의 제조 프로세스의 제1 및 제2의 공정을 표시한 단면도이다.
제24도는 본 발명의 제6실시예에 의한 적층 게이트형의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제25도 및 제26도는 제24도에 표시한 제6실시예의 플래시 EEPROM의 제조 프로세스의 제1 및 제2의 공정을 표시한 단면도이다.
제27도는 본 발명의 제7실시예의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제28~제27도는 제27도에 표시한 제7실시예의 플래시 EEPROM의 제조 프로세스의 제1 내지 제10의 공정을 표시한 단면도이다.
제38도는 본 발명의 제8실시예의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제39도는 본 발명의 제9실시예의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제40도는 본 발명의 제10실시예의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제41도~제26도는 제40도에 표시한 제10실시예의 플래시 EEPROM의 제조 프로세스의 제1 내지 제6의 공정을 표시한 단면도이다.
제47도는 본 발명의 제11실시예의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제48도는 제47도에 표시한 본 발명의 제11실시예의 플래시 EEPROM의 제조 프로세스를 표시한 단면도이다.
제49도는 본 발명의 제12실시예의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제50도~제56도는 제49도에 표시한 제12실시예의 플래시 EEPROM의 제조 프로세서의 제1 내지 제7의 공정을 표시한 단면도이다.
제57도는 종래의 플래시 EEPROM의 일반적인 구성을 표시한 블록도이다.
제58도는 제57도에 표시한 메모리셀 매트릭스의 개략적인 구성을 표시한 등가 회로도이다.
제59도는 종래의 적층 게이트형의 플래시 EEPROM을 표시한 개략적인 평면도이다.
제60도는 제59도에 표시한 A-A선에 따라 본 플래시 EEPROM의 단면도이다.
제61도는 드레인 디스터브 현상을 표시한 메모리셀 매트리스의 부분 등가 회로도이다.
제62도는 F-N 터널링에 의한 드레인 디스터브 현상을 표시한 단면도이다.
제63도는 밴드간 터널링에 의한 드레인 디스터브 현상을 표시한 단면도이다.
제64도는 데이터의 소거 시에 발생하는 인듀어런스 특성의 열화를 표시한 단면도이다.
본 발명은 전기적으로 정보의 기록 및 소거가 가능한 반도체 기억 장치 및 그의 제조방법에 관한 것이며, 특히, 데이터의 기록 시에 발생할 수 있는 드레인 디스터브 현상 뿐 아니라 데이터의 소거 시에 발생할 수 있는 인듀어런스(endurance) 특성의 열화를 방지하기 위한 방법 및 장치에 관한 것이다.
불휘발성 반도체 기억장치의 하나로서, 데이터를 자유로이 프로그램 할 수 있고 전기적으로 데이터의 소거 및 기록이 가능한 EEPROM(Electrically Erasable and Programmable Read Only Memory)이 알려져 있다.
EEPROM은 기록 및 소거의 양자가 함께 전기적으로 행하여 질 수 있다는 이점이 있지만, 각각의 메모리 셀에 대해서 2개의 트랜지스터를 필요로 하기 때문에 고집적화가 곤란하다는 불편이 있다.
이러한 이유로, 예를 들어 미국 특허 번호 4,868,619호의, 각각이 하나의 트랜지스터로 구성된 메모리셀을 포함하고, 기록된 전기적인 정보 전하를 전기적으로 일괄 소거하는 것이 가능한 플래시 EEPROM이 제안되어 왔다.
제57도는 종래의 플래시 EEPROM의 일반적인 구성을 표시하는 블록도이다.
제57도를 참조하여, 플래시 EEPROM은 메모리셀 매트릭스(100)와, X-어드레스 디코더(200)와, Y-게이트 센스 증폭기(300)와, Y-어드레스 디코더(400)와, 어드레스 버퍼(500)와, I/O(입력/출력) 버퍼(600)와, 제어 논리(700)를 구비한다.
메모리셀 매트릭스(100)는 행열로 배치된 복수의 메모리셀을 포함한다. 메모리셀 매트릭스(100)이 행 및 열을 선택하기 위하여 X-어드레스 디코더(200)와 Y-게이트 센스 증폭기(300)가 메모리셀 매트릭스(100)에 접속되어 있다.
Y-어드레스 디코더(400)는 열의 선택 정보를 증폭하기 위하여 Y-게이트 센스 증폭기(300)에 접속된다.
어드레스 버퍼(500)는 X-어드레스 디코더(200)와, Y-어드레스 디코더(400)에 접속되어 있으며, 어드레스 정보를 일시 저장한다.
Y-게이트 센스 증폭기(300)는 I/O 데이터를 일시 저장하기 위하여 I/O 버퍼(600)에 접속되어 있다.
제어 논리(700)는 EEPROM의 동작을 제어하기 위하여 어드레스 버퍼(500)와 I/O버퍼(600)에 접속되어 있다.
제어 논리(700)는 칩 이네이블 신호(/CE)와, 출력 이네이블 신호(/OE)와, 프로그램 신호(/PGM)에 의거한 제어를 행한다.
제58도는 제57도에 표시한 메모리셀 매트릭스(100)의 개략 구성을 표시하는 등가 회로도이다.
제58도를 참조하여, 메모리셀 매트릭스(100)는 행방향에 연장하는 복수의 워드선 WL1, WL2, …, WL1과 열방향에 연장하고 워드선과 직교하는 복수의 비트선 BL1, BL2, …, BL1을 포함한다.
상기 워드선과 비트선의 교점에는, 각각이 플로팅 게이트 전극을 가지는 메모리 트랜지스터 Q11, Q12, …, Q11가각각 배치되어 있다.
각각의 메모리 트랜지스터는 대응하는 비트선에 접속된 트레인과 대응하는 워드선에 접속된 컨트롤 게이트 전극을 가진다.
각각의 메모리 트랜지스터의 소스는 소스선 SL1, SL2, …, SL1중의 대응하는 하나에 접속되어 있다.
소스선 SL1, SL2, …, SL1는 반대측에 배치된 소스선 S1및 S2에 접속되어 있다.
제59도는 종래의 적층 게이트형(다층 게이트형)의 플래시 EEPROM을 표시하는 개략도이다.
제60도는 제59도의 A-A선에 따라 본 단면도이다.
제59도와 제60도를 참조하여, 종래의 플래시 EEPROM의 구조를 이하에 설명하겠다.
제59도를 참조하여, 컨트롤 게이트 전극(137)은 상호 접속되어 횡방향(행방향)에 워드선을 형성한다.
비트선(139)은 워드선(137)과 직교하도록 연장한다.
각각의 비트선(139)은 종방향(열방향)으로 병열하는 드레인 확산영역(132)을 상호 접속하고 있다.
비트선(139)은 드레인 접촉(140)을 통하여 드레인 확산 영역(132)에 전기적으로 접속되어 있다.
제60도를 참조하여, 비트선(139)은 스무스 코트막(smooth coat film)(141)의 위에 연장하도록 형성되어 있다.
다시 제59도를 참조하여, 소스 확산 영역(133)은 워드선(137)을 따라 연장하는 영역에 형성되고 워드선(137)과 소자 분리 산화막(130)의 사이에 위치하고 있다.
각각의 드레인 확산 영역(132)은 워드선(137)과 소자 분리 산화막(130) 사이의 영역 내에 형성되어 있다.
제60도를 참조하여, P형 실리콘 기판(131)의 주표면 상에, 드레인 확산 영역(132)과 소스 확산 영역(133)이 소정 간격의 채널 영역의 반대측에 형성되어 있다.
채널 영역 상에는, 그 사이에 약 100Å 두께의 얇은 산화막(134)을 가진 플로팅 게이트 전극(135)이 형성되어 있다.
플로팅 게이트 전극(135)으로 부터 전기적으로 분리하도록 각각의 플로팅 게이트 전극(135) 상에 그 사이의 층간 절연막(136)으로 컨트롤 게이트 전극(137)이 형성되어 있다.
플로팅 게이트 전극(135)과 컨트롤 게이트 전극(137)은 폴리 실리콘층으로 형성되어 있다.
P형 실리콘 기판(131), 폴리실리콘층으로 된 플로팅 게이트 전극(135) 및 컨트롤 게이트 전극(137)의 표면을 열산화함으로써 열산화막(138)을 형성한다.
플로팅 게이트 전극(135) 및 컨트롤 게이트 전극(137)은 산화막 등으로 형성된 스무스 코트막(141)으로 커버되어 있다.
플래서 EEPROM의 동작을 제60도와 관련하여 이하에 기술하겠다. 기록 동작에 있어서, 드레인 확산 영역(132)에 6~8V 정도의 전압 VD1이 인가되고, 컨트롤 게이트 전극(137)에는 10~15V 정도의 전압 CG1이 인가된다.
이렇게 인가된 전압 VD1및 VG1에 의하여 드레인 확산 영역(132) 및 산화막(134)의 근방에서 아발랑슈 브레이크다운 현상(avalancghe breakdown phenomenon)이 발생한다.
아발랑슈 브레이크다운 현상에 의하여 높은 에너지를 갖는 전자가 발생된다.
전자의 일부는 컨트롤 게이트 전극(137)에 인가된 전압 VG1에 의해서 발생된 전게에 의해서 플로팅 게이트(135)로 끌어 당겨져서 주입된다.
이렇게 플로팅 게이트 전극(135) 내에 전자의 축적이 행하여지면, 컨트롤 게이트 트랜지스터의 한계치 전압 VTH이 증가하게 된다.
한계치 전압 VTH이 소정치보다 높게 되는 상태가 기록상태이며 0의 상태로 불리기도 한다.
소거동작에 있어서, 소스 확산 영역(133)에 10~12V 정도의 전압 VS가 인가된다.
컨트롤 게이트 전극(137)은 접지전압에서 유지되며, 드레인 확산 영역(133)은 플로팅 상태로 유지된다.
소스 확산 영역(133)에 인가된 전압 VS에 의해서 발생하는 전계에 의해서 플로팅 게이트 전극(135) 내의 전자는 얇은 산화막(134)을 통하여 F-N(Fowler-Nordheim) 터널 현상에 의해서 통과한다.
이와 같은 방법으로 플로팅 게이트 전극(135) 내의 진자를 뽑아내는 것에 의해서, 컨트롤 게이트 트랜지스터의 한계치 전압 VTH이 낮게 된다.
한계치 전압 VTH이 소정치보다도 낮은 이러한 상태가 소거된 상태이며, 1의 상태라고도 불린다.
트랜지스터의 소스는 제59도에 표시함과 같이 상호 접속되어 있기 때문에, 이러한 소거동작에 의해서 모든 메모리셀의 일괄 소거가 행하여 진다.
판독 동작에 있어서, 컨트롤 게이트 전극(137)에 약 5V 정도의 전압 VG2이 인가되고, 드레인 확산 영역(132)에는 약 1~2V 정도의 전압 VD2이 인가된다.
이러한 동작에 있어서, 컨트롤 게이트 트랜지스터의 채널 영역을 통하여 전류가 흐르게 되는지의 여부, 즉, 컨트롤 게이트 트랜지스터가 온상태인지 아니면 오프상태인지에 의하여 상기한 1 또는 0의 판정이 행하여 진다.
이것에 의해서 정보의 판독이 행하여 진다.
상술한 종래의 반도체 기억 장치에는, 이하에 설명하는 것처럼, 데이터 기록 시에 발생되는 드레인 디스터브 현상이라는 문제점이 있다.
제61도는 드레인 디스터브 현상을 표시하는 메모리셀 매트릭스(100)의 부분 등가 회로도이다.
제62도는 F-N 터널링에 의한 드레인 디스터브 현상을 표시하는 단면도이다.
제63도는 밴드간 터널링에 의한 드레인 디스터브 현상을 표시하는 단면도이다.
제61도를 참조하여, 종래의 플래시 EEPROM은 각각이 하나의 트랜지스터로 형성되는 메모리셀을 포함하고, 따라서 종래의 EEPROM에 사용되는 선택 트랜지스터를 포함하지 않는다.
따라서, 정보의 기록 시에는, 동일한 비트선(BL1)에 접속되는 모든 메모리 트랜지스터 드레인 확산 영역(D)에 6~8V의 기록 전압이 인가된다.
더우기, 정보의 기록을 위해서 선택된 셀은 비트선(BL1)을 통하여 드레인 확산 영역(D)에 6~8V의 전압을 수신하고, 또한 워드선(WL1)을 통하여 컨트롤 게이트 전극(C)에 10~15V의 전압을 수신한다.
이러한 전압의 인가시, 6~8V의 전압은 비트선(BL1)을 통하여 비선택셀의 드레인 확산 영역(D)에 인가된다.
그의 드레인 확산 영역(D)에 6~8V의 전압을 수신하는 비선택셀들은 그의 컨트롤 게이트 전극(C)에 0V의 전압을 수신하기도 한다.
비선택셀이 기록상태인 경우, 비선택셀의 플로팅 게이트 전극에 전자가 축적되고, 따라서 플로팅 게이트 전극의 전위는 약 -3V 정도로 유지된다.
이러한 상태에서 유지되는 비선택셀이 그의 드레인 확산 영역(D)과 컨트롤 게이트 전극(C)에 6~8V의 전압 및 0V(비선택 상태)의 전압을 각각 수신하는 경우, 플로팅 게이트 전극과 드레인 확산 영역 사이에는 10MV/cm에 달할 수 있는 고전계가 발생한다.
이것에 의해서, F-N 터널링과 밴드간 터널링(interband tunneling)에 의한 드레인 디스터브 현상이 발생한다.
제62도를 참조하여, 플로팅 게이트 전극(135)과 드레인 확산 영역(132) 사이에서 10MV/cm에 달하는 고전계가 발생하는 경우, 플로팅 게이트 전극(135)으로 주입된 전자들은 F-N 터너링에 의한 드레인 확산 영역(132)으로 뽑아진게 된다.
이 결과 비선택셀에 있어서 바람직하지 못한 소거가 행해지게 된다. 이것이 소위 F-N터널링에 의한 드레인 디스터브 현상이다.
제63도를 참조하여, 플로팅 게이트 전극(135)과 드레인 확산 영역(132) 사이에서 발생된 고전계에 의해서 밴드간 터널링이 생기고, 이는 홀을 발생한다.
이렇게 발생된 홀은 플로팅 게이트 전극(135)으로 주입되어서, 결과적으로 전자들이 뽑아지게 되는 상태와 동일하게 된다.
이 결과, 비선택셀 내의 내용물은 소거된다.
이것이 밴드간 터널링에 의한 드레인 디스터브 현상이다.
드레인 디스터브 현상에 의해서 기록된 데이터는 일정한 확률로 파괴되고, 그 결과 소자의 신뢰성을 감소시키게 된다.
종래의 플래시 EEPROM에는, 이하에 설명되는 것처럼, 데이터의 소거 시에 인듀어런스 특성의 열화가 발생할 수 있다는 문제점이 있다.
제64도는 데이터의 기록 시에 발생하는 인듀어런스 특성의 열화를 표시하는 단면도이다.
제64도를 참조하여, 종래의 플래시 EEPROM의 소거 동작시에, 컨트롤 게이트 전극(137)은 0V의 전압을 수신하고, 소스 확산 영역(133)은 10~12V 정도의 전압을 수신한다.
이러한 동작시에, 소스 확산 영역(133)의 근방에는 밴드간 터널링이 생겨서, 홀이 발생한다.
이렇게 발생된 홀은 플로팅 게이트 전극(135) 하에 위치하는 산화막(134)에 의해서 트래프되어, 그 결과 산화막(134)의 막질이 열화하게 된다.
산화막(134)의 막질이 열화하면, 데이터의 소거 시에 플로팅 게이트 전극(135)에서 전자를 뽑아 내기가 어렵게 된다.
이러한 현상은 인듀어런스 특성의 열화라고 불리며, 예컨데 IEEE ELECTRON DEVICE LETTERS, Vol. 10. No. 3, March 1989, pp. 117~119에 개시되어 있다.
더우기, 종래의 플래시 EEPROM에서, 각각의 메모리셀 트랜지스터의 소스는 제58도에 표시된 것처럼, 소스선 SL1, SL2, …에 접속되어 있다.
선행 기술에 있어서, 소스 확산 영역(133)은 소스선 SL1, SL2, …으로써 사용된다.
환언하면, 소스 확산 영역(133)은 소스선 SL1, SL2, …을 형성하기 위해 복수의 메모리셀 트랜지스터에 공통하도록 형성되어 있다.
그러나, 소스 확산 영역(133)에 의해서 이와 같이 소스선 SL1, SL2, …을 형성하면 소스 확산 영역(133)의 사이즈가 미세화에 따라서 감소되는 경우에 소스선 SL1, SL2, …은 큰 레지스턴스를 가진다는 문제점이 생긴다.
이에 의해서 데이터 신호가 지연되게 된다.
상술한 것처럼, 종래의 플래시 EEPROM에는 데이터 기록 시에 드레인 디스터브 현상이 발생한다는 문제점이 있으며, 또한 데이터의 소거 시에 인듀어런스 특성이 열화한다는 문제점이 있다.
더우기, 소자의 미세화에 의해서 소스선 SL1, SL2, …을 형성하는 소스 확산 영역(133)의 레지스턴스는 바람직하지 못하게 증대된다.
본 발명의 목적은 반도체 기억장치에 있어서 소자의 신뢰성을 향상시키는 것이다.
본 발명의 다른 목적은 데이터의 소거 시에 인듀어런스 특성이 열화하는 것을 효과적으로 방지하고 또한 데이터의 기록시에 발생되는 드레인 디스터브 현상을 효과적으로 방지할 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 여전히 다른 목적은 데이터이 소거시에 인듀어런스 특성의 열화를 효과적으로 방지할 수 있는 반도체 기억장치를 제공하고, 소자의 미세화를 도모하는 것이다.
본 발명의 여전히 다른 목적은 펀치스루(punch-through) 현상을 가능한 한 멀리 방지할 수 있고 데이터의 소거 시에 인듀어런스 특성의 열화를 효과적으로 방지할 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 더한 목적은 밴드간 터널링에 의한 드레인 디스터브 현상과 인듀어런스 특성의 열화를 효과적으로 방지할 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 더한 목적은 반도체 기억장치에 있어서 소스선을 형성하는 소스 영역의 저항이 감소되는 것이다.
본 발명의 여전히 더한 목적은 드레인 디스터브 현상과 인듀어런스 특성의 열화를 효과적으로 방지하는 것이다.
드레인 디스터브현상 및 인듀어런스 특성의 열화를 효과적으로 방지할 수 있는 반도체 기억장치를 용이하게 제조하기 위한 반도체 기억장치의 제조방법을 제공하는 것 또한 본 발명의 목적이다.
본 발명의 여전히 더한 목적은 펀치스루 현상을 가능한 한 멀리방지할 수 있고 인듀어런스 특성의 열화를 효과적을 방지할 수 있는 반도체 기억장치를 용이하게 제조하기 위한 반도체 기억장치의 제조방법을 제공하는 것이다.
본 발명의 여전히 더한 목적은 소스선을 형성하는 소스 영역의 레지스턴스가 효과적으로 감소될 수 있는 반도체 기억장치를 용이하게 제조하기 위한 반도체 기억장치의 제조방법을 제공하는 것이다.
본 발명의 하나의 국면에 따라, 전하 축적 전극과 제어 전극을 가지며 전기적으로 정보의 소거 및 기록이 가능한 적층 게이트형의 반도체 기억장치에는 주표면을 가지는 제1도전형의 반도체 기판과, 상기 반도체 기판의 주표면 상에 형성되어 소정의 간격을 가진 채널 영역의 반대측에 위치하고, 적어도 하나가 채널 영역 상에 위치하는 전하 축적 전극과 겹치지 않도록 형성된 제2도전형의 제1 및 제2의 불순물 영역과, 상기 채널 영역에 위치한 반도체 기판의 주표면 상에 형성된 제2도전형의 제3의 불순물 영역이 포함된다.
상술한 바와 같이, 제1 및 제2의 불순물 영역은 반도체 기판의 주표면 상에 형성되어 소정 간격을 가진 제1도전형의 채널 영역의 반대측에 위치하며, 제2도전형의 제3의 불순물 영역은, 채널 영역에 위치하는 반도체 기판의 주표면 상에 형성된다.
따라서, 데이터의 소거 시에 제3의 불순물 영역과 소스 영역, 즉, 제1 또는 제2의 불순 영역 사이의 경계 영역에 고전계가 인가되지 않음으로써, 경계 영역의 밴드간 터널링은 효과적으로 방지될 수 있다.
따라서, 데이터의 소거 시에 발생할 수 있는 밴드간 터널링 자체가 종래에 비하여 억제되며, 밴드간 터널링은 제3의 불순물 영역 하의 위치, 즉, 제1의 유전체막으로 부터 떨어진 위치에서 발생한다.
이 결과, 데이터의 소거 시에 밴드간 터널링에 의해서 발생한 홀이 제1의 유전체 막에 트래프되는 것을 유효하게 방지할 수 있다.
이것에 의해, 데이터의 소거 시에 제1유전체막의 막질은 열화되지 않으며, 전하 축적 전극에서 전자를 뽑아 내기 어렵다는 불편도 방지할 수 있다.
제3의 불순물 영역에 의하여 데이터의 기록 시에 비선택셀 내의 제3의 불순물 영역과 드레인 영역, 즉, 제1 또는 제2의 불순물 영역 사이에서 발생할 수 있는 밴드간 터널링이 억제됨으로써 데이터의 기록시 비선택셀 내에 발생하는 빈드간 터널링에 의한 드레인 디스터브 현상이 결감될 수 있다.
더우기, 제1 및 제2의 불순물 영역 중의 적어도 하나는 전하 축적 전극과 겹치지 않도록 형성되어 있다.
이에 의해 데이터의 기록시 비선택셀 내의 제1 또는 제2의 불순물 영역으로 형성되는 전하 축적 전극과 드레인 영역 사이의 전계가 종래에 비하여 감소되어, F-N 터널링에 의한 드레인 디스터브 현상이 효과적으로 방지될 수 있다.
전하 축적 전극은 드레인 영역을 형성하는 제1 또는 제2의 불순물 영역과 겹치지 않기 때문에, 비선택 셀 내의 전계는 전하 축적 전극의 바로 아래의 위치에 집중하지 않으며, 밴드간 터널링에 의해서 발생한 홀은 전하 축적 전극의 바로 아래에 위치하지 않는다.
이것에 의해, 밴드간 터널링에 의해서 발생한 홀이 전하 축적 전극으로 도입되는 것이 방지되어, 밴드간 터널링에 의한 드레인 디스터브 현상이 유효하게 방지된다.
본 발명의 또 다른 국면에 따라, 전기적으로 정보의 기록 및 소거가 가능한 적층 게이트형의 반도체 기억 장치는 주표면을 가지는 제1도전형의 반도체 기판과, 반도체 기판의 주표면 상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 제1 및 제2의 불순물 영역과, 채널 영역에 위치하는 반도체 기판의 주표면 상에 형성된 제2도전형의 제3의 불순물 영역과, 제3의 불순물 영역 하에 형성되고 반도체 기판과의 접합면이 제1 및 제2의 불순물 영역과 반도체 기판 사이의 접합면보다 얇은 접합깊이로 된 제1도전형의 제4의 불순물 영역과, 제3의 불순물 영역 상에 그 사이의 제1의 유전체막으로 형성된 전하 축적 전극과, 전하 축적 전극 상에 그 사이의 제2의 유전체막으로 형성된 제어 전극을 포함한다.
상술한 바와 같이, 소정의 접합 깊이를 가지는 제2도전형의 제1 및 제2의 불순물 영역은 제1도전형의 반도체 기판의 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하며, 제2도전형의 제3의 불순물 영역은 채널 영역에 위치하는 반도체 기판의 주표면 상에 형성된다.
따라서, 상술한 발명의 국면의 반도체 기억장치와 같이, 전하 축적 전극으로 부터 전자를 뽑아내는 것이 어렵다는 불편을 방지할 수 있고, 데이터의 기록시 비선택셀에서 발생된 밴드간 터널링에 의한 디스터브 현상을 억제할 수 있다.
제1도전형의 제3의 불순물 영역은 채널 영역에 위치하는 반도체 기판의 영역에 형성되어 제2도전형의 제3의 불순물 영역 하에 위치한다.
따라서, 제3의 불순물 영역의 존재에 의하여 형성되는 채널 영역이 제3의 불순물 영역 하에 위치함으로써 전하 축적 전극으로 부터 채널 영역으로의 전게가 약하게 되는 경우에도, 제4의 불순물 영역의 불순물 농도를 높게 함으로써 아발랑슈 현상이 촉진되어, 데이터의 기록시 기록효율이 저하되는 것을 유효하게 방지할 수 있게 된다.
제4의 불순물 영역은 제1 및 제2의 불순물 영역 사이의 접합깊이보다 얕은 깊이에 형성되어 있기 때문에, 제3의 불순물 영역의 깊이는 그에 비례하여 감소된다.
이는 제3의 불순물 영역 하에 위치하는 전하 축적 전극으로 부터 채널 영역에 인가된 전계가 약하게 되는 것을 유효하게 방지한다.
따라서, 전하 축적 전극으로 부터의 제어를 불가능하게 하고 소자의 미세화로 인해 발생되는 소위 펀치 스루 현상이 극력 방지될 수 있다.
즉, 본 발명의 이러한 국면에 의한 반도체 기억장치에는, 펀치 스루 현상의 발생이 극력 방지되면서, 데이터의 소거시 전하 축적 전극으로 부터 전자를 뽑아 내기 어렵게 되는 현상(즉, 인듀어런스 특성의 열화)이 효과적으로 방지될 수 있다.
본 발명의 여전히 다른 국면에 따르면, 반도체 기억장치에는 주표면을 가지는 제1도전형의 반도체 기판과, 반도체 기판의 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 소스 및 드레인 영역과, 소스 영역 상에 접촉하여 형성된 소스 도전층과, 하여간 채널 영역 상에 그 사이의 제1의 유전체막으로 형성된 전하 축적 전극과, 전하 축적 전극 상에 그 사이의 제2의 유전체막으로 형성된 제어전극이 포함된다.
더우기, 채널 영역에 위치하는 반도체 기판의 주표면은 요철 형상이나 평탄하지 않은 형상을 갖도록 형성된다.
또한, 제2도전형의 불순물 영역은 채널 영역에 위치하는 반도체 기판의 주표면 상에 부가하여 형성된다.
소스 도전층은 소스 영역 상에 접촉하여 형성되기 때문에, 소스 영역의 사이즈가 소자의 미세화에 따라서 감소된다 하더라도 각각의 메모리 트랜지스터에 공통으로 형성되는 소스 영역의 레지스턴스 증대를 효과적으로 방지할 수 있다.
채널 영역에 위치하는 반도체 기판의 주표면이 불규칙성 또는 비평탄성을 가지는 경우, 요철을 형성하는 블록부에 있어서는 전계 집중이 발생하기 쉽게 되어, 채널 영역에 인가된 수직 전계가 증가하게 된다.
이것에 의해, 기록시 전자가 전하 축적 전극에 뛰어 들기 쉽게 되고, 또한 소거 시에 전하 축적 전극으로 부터 전자를 뽑아 내기가 쉽게 된다.
이 결과, 기록 및 소거의 효율이 향상된다.
영역에 위치하는 반도체 기판의 주표면 상에 제2도전형의 불순물 영역을 형성하는 경우, 데이터의 소거시 불순물 영역과 소스 영역 사이의 경계 영역에 고전계가 인가되지 않음으로, 이 영역에 있어서 밴드간 터널링의 발생이 효과적으로 방지되게 된다.
이것에 의해, 데이터의 소거 시에 발생하는 밴드간 터널링 자체는 종래에 비하여 경감되며, 밴드간 터널링은 불순물 영역 하의 위치, 즉, 제1의 유전체막으로 부터 떨어진 위치에서 발생한다.
이 결과, 데이터의 소거 시에 밴드간 터널링에 의해서 발생한 홀이 제1의 유전체막에 의해서 트랩되는 것이 효과적으로 방지된다.
본 발명의 또 다른 국면에 따르면, 반도체 기억장치는 주표면을 가지는 제1도전형의 반도체 기판과, 반도체 기판의 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 소스 및 드레인 영역과, 소스 영역 상에 접촉하여 형성된 소스 도전층과, 적어도 채널 영역과 소스 도전층 상에 접촉하여 형성된 제1의 유전체막과, 제1의 유전체막 상에 형성된 전하 축적 전극과, 전하 축적 전극 상에 그 사이의 제2의 유전체막으로 형성된 제어 전극을 포함한다.
소스 영역은 채널 영역 상의 제1의 유전체막 위에 위치한 전하 축적 전극의 부분과 겹치지 않는다.
더우기, 드레인 도전층은 드레인 영역 상에 접촉하여 부가 형성된다.
제1의 유전체막은 드레인 도전층 상에 접촉하여 형성된다.
전하 축적 전극은 드레인 도전층 상에 접촉하여 그 사이의 제1의 유전체막으로 형성된다.
드레인 영역은 채널 영역 상의 제1의 유전체막 위에 위치한 전하 축적 전극의 부분과 겹치지 않는다.
소스 도전층은 소스 영역 상에 접촉하여 형성되기 때문에, 소스 영역의 사이즈가 소자의 미세화에 따라서 감소된다 하더라도 각각의 트랜지스터에 공통으로 형성되는 소스 영역의 레지스턴스 증대를 효과적으로 방지할 수 있다.
제1의 유전체막은 소스 도전층 상에 형성되고, 전하 축적 전극은 제1의 유전체막 상에 형성된다.
따라서, 데이터의 소거 시에 전하 축적 전극과 소스 도전층의 겹치는 부분으로 부터 전자를 뽑아 내게 된다.
겹치는 부분의 면적은 자유로이 설정될 수 있기 때문에, 양호한 소거 특성을 얻기 위해서 겹치는 부분의 면적이 증대될 수 있다.
동시에, 소스 영역은 채널 영역 상의 제1의 유전체막 위에 위치한 전하 축적 전극의 부분과 겹치지 않는다.
따라서, 채널 영역 상의 전하 축적 전극의 바로 아래의 위치에 전계가 집중되지 않아서, 밴드간 터널링에 의해서 발생하는 홀은 채널 영역 상의 전하 축적 전극의 바로 아래에 위치하지 않게 된다.
이것에 의해, 데이터의 소거시 밴드간 터널링에 의해서 발생하는 홀이 제1의 유전체막에 의해서 트랩되는 것이 효과적으로 방지된다.
더우기, 그러한 구성을 사용함으로써 드레인 도전층은 드레인 영역 상에 접촉하여 형성되고, 전하 축적 전극은 드레인 도전층 상에 그 사이의 제1의 유전체막으로 형성되고, 드레인 영역 상의 제1의 유전체막 위에 위치한 전하 축적 전극의 부분과 겹치지 않게 된다.
이에 의해서 다음과 같은 작용이 얻어 진다.
드레인 도전층과 전하 축적 전극의 겹치는 부분에서 F-N 전류에 의한 데이터의 기록이 행하여 진다.
겹치는 부분의 면적은 자유로이 설정될 수 있기 때문에, 양호한 기록 특성을 얻기 위해서 면적을 크게 할 수 있다.
동시에, 드레인 영역은 채널 영역 상의 제1의 유전체막 위에 위치하는 전하 축적 전극의 부분과 겹치지 않기 때문에, 비선택셀의 전게가 채널 영역 상에 위치하는 전하 축적 전극의 부분의 바로 아래 위치에 집중되지 않게 되고, 밴드간 터널링에 의해 발생하는 홀은 전하 축적 전극의 바로 아래에 위치하지 않게 된다.
이에 의해, 밴드간 터널링에 의해서 발생하는 홀이 전하 축적 전극으로 도입하지 못하도록 하고, 밴드간 터널링에 의한 드레인 디스터브 현상은 효과적으로 방지된다.
또한, 채널 영역 위에 위치하는 전하 축적 전극 및 드레인 영역 사이의 전계를 약하게 함으로써, F-N 터널링에 의한 드레인 디스터브 현상을 방지할 수 있게 된다.
본 발명의 더한 국면에 따라, 반도체 기억장치에는, 주표면을 가지는 제1도전형의 반도체 기판과, 반도체 기판의 주표면 상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 소스 및 드레인 영역과, 드레인 영역 상에 접촉하여 형성된 드레인 도전층과, 채널 영역 및 드레인 도전층 상에 접촉하여 형성된 제1의 유전체막과, 제1의 유전체막 상에 형성된 전하 축적 전극과, 전하 축적 전극 상에 그 사이의 제2의 유전체막으로 형성된 제어 전극이 포함된다.
드레인 영역을 형성하여 채널 영역 상의 제1의 유전체막 위에 위치하는 전하 축적 전극의 부분과 겹치지 않도록 한다.
상술한 바와 같이, 드레인 도전층은 드레인 영역 상에 접촉하여 형성되고, 전하 축적 전극은 드레인 영역상에 그 사이의 제1의 유전체막으로 형성된다.
따라서, 드레인 도전층과 전하 축적 전극의 겹치는 부분에서 F-N 전류에 의한 데이터의 기록을 수행한다.
겹치는 부분의 면적은 자유로이 설정될 수 있기 때문에, 양호한 기록 특성을 얻기 위해서 겹치는 부분의 면적을 넓게 할 수 있다.
동시에, 드레인 영역은 채널 영역 상의 제1의 유전체막 위에 위치하는 전하 축적 전극의 부분과 겹치지 않으므로, 비선택셀의 전계는 전하 축적 전극의 바로 아래에 위치에 집중되지 않게 되며, 밴드간 터널링에 의해서 발생하는 홀은 전하 축적 전극의 바로 아래에 위치하지 않게 된다.
이에 의해, 밴드간 터널링에 의해서 발생하는 홀이 전하 축적 전극으로 도입되는 것이 방지되며 밴드간 터널링에 의한 드레인 디스터브 현상이 효과적으로 방지된다.
또한, 채널 영역 위에 위치하는 전하 축적 전극과 드레인 영역 사이의 전계를 약하게 함으로써, F-N 처널링에 의한 드레인 디스터브 현상이 방지될 수 있게 된다.
또한 본 발명의 더한 국면에 따르면, 반도체 기억장치의 제조방법에는, 제2도전형의 불순물을 제1도전형의 반도체 기판의 주표면 상으로 주입함으로써 제1의 불순물 영역을 형성하는 공정과, 반도체 기판의 주표면의 소정 영역 상에 그 사이의 제1의 유전체막으로 전하 축적 전극을 형성하는 공정과, 전하 축적 전극상에 그 사이의 제2의 유전체막으로 제어 전극을 형성하는 공정과, 전하 축적 전극 및 제어 전극의 측벽상에 측벽 절연막을 형성하는 공정과, 제어 전극 및 측벽 절연막을 마스크로 하여 반도체 기판으로 제2도전형의 불순물을 도입함으로써 적어도 하나가 전하 축적 전극과 겹치지 않는 제2 및 제3의 불순물 영역을 형성하는 공정이 포함된다.
상술한 바와 같이, 측벽 절연막은 전하 축적 전극 및 제어 전극의 측벽 상에 형성되고, 제어 전극 및 측벽 절연막을 마스크로 하여 제2의 도전형의 불순물을 반도체 기판으로 도입함으로써 제2 및 제3의 불순물 영역 중의 적어도 하나를 형성한다.
따라서, 제2 및 제3의 불순물 영역 중의 적어도 하나는 전하 축적 전극과 겹치지 않고 용이하게 형성된다.
이에 의해서, 데이터의 기록시 비선택셀 내의 전하 축적 전극과 드레인 영역, 즉, 제2도는 제3의 불순물 영역 사이의 전계를 종래에 비하여 약하게 함으로써, F-N 터널링에 의한 드레인 디스터브 현상은 효과적으로 방지될 수 있다.
더우기, 비선택셀 내의 전계는 전하 축적 전극의 바로 아래의 위치에 집중하지 않음으로써, 밴드간 터널링에 의해서 발생하는 홀은 전하 축적 전극의 바로 아래의 위치에 위치하지 않게 된다.
이는 밴드간 터널링에 의해서 발생하는 홀이 전하 축적 전극으로 주입되는 것을 방지함으로써, 밴드간 터널링에 의한 드레인 디스터브 현상을 효과적으로 방지한다.
제1의 불순물 영역은 제2도전형의 불순물을 제1도전형이 반도체 기판의 주표면 상으로 도입되는 것에 의해서 형성되기 때문에, 데이터의 소거 시 채널 영역에 위치하는 제1의 불순물 영역과 소스 영역, 즉, 제2 또는 제3의 불순물 영역 사이의 경계 영역에 고전계가 인가되지 않으며, 따라서 이 영역에서 밴드간 터널링이 발생하는 것을 효과적으로 방지할 수 있다.
이에 의해, 데이터의 소거 시에 발생하는 밴드간 터널링 그 자체는 종래와 비교하여 경감되며, 밴드간 터널링은 제3의 불순물 영역 하의 위치, 즉, 제1의 유전체막으로 부터 떨어진 위치에서 발생된다.
이에 의해서 데이터의 소거 시에 밴드간 터널링에 의해서 발생되는 홀이 제1의 유전체막에 의해서 트래프되는 것을 방지한다.
이에 의해, 데이터의 소거 시 제1의 유전체막의 막질이 열화되지 않으며, 전하 축적 전극으로 부터 전자를 뽑아 내는 것이 어렵게 되는 불편이 발생되지 않는다.
더우기, 데이터의 기록시 제1의 불순물 영역은 제1의 불순물셀과 드레인 영역, 즉 제2 또는 제3의 불순물 영역 사이의 경계영역에서 발생하는 밴드간 터널링을 억제함으로써, 데이터의 기록 시 비선택셀에서 발생하는 밴드간 터널링으로 인한 드레인 디스터브 현상을 억제할 수 있게 된다.
본 발명의 여전히 더한 국면에 따라, 반도체 기억장치의 제조방법에는, 제2도전형의 불순물을 제1도전형의 반도체 기판의 주표면 상으로 도입함으로써 제1의 불순물 영역을 형성하는 공정과, 제1도전형의 불순물을 제1의 불순물 영역 하의 영역으로 도입함으로써 제2의 불순물 영역을 제1의 불순물 영역 하에 형성하는 공정과, 반도체 기판의 주표면의 소정 영역 상에 그 사이의 제1의 유전체막으로 전하 축적 전극을 형성하는 공정과, 전하 축적 전극 상에 그 사이의 제2의 유전체막으로 제어 전극을 형성하는 공정과, 제어 전극을 마스크로 하여 제2도전형의 불순물을 반도체 기판으로 도입함으로써 제3 및 제4의 불순물 영역을 형성하는 공정이 포함된다.
제2의 불순물 영역을 형성하는 공정은 상기 제2의 불순물의 도입을 제어하는 공정을 포함하기 때문에 제2의 불순물 영역과 반도체 기판 사이의 접합면은 반도체 기판과 제3 및 제4의 불순물 영역 사이의 접합면의 깊이보다 얕은 깊이에 위치하게 된다.
제1의 불순물 영역은 제2도전형의 불순물을 제1도전형의 반도체 기판의 주표면 상으로 도입함으로써 형성되기 때문에, 전하 축적 전극으로 불순물 영역터 전자를 뽑아 내는 것이 억제되는 불편이 발생되지 않게 되며, 데이터의 기록 시 비선택셀에서 발생하는 밴드간 터널링에 의한 드레인 디스터브 현상을 억제할 수 있게 된다.
더우기, 제1의 불순물 영역을 커버하는 제2의 불순물 영역은 제1도전형의 불순물을 제1의 불순물 영역이 형성되는 영역보다 깊은 영역으로 도입하는 것에 의해서 형성된다.
따라서, 전하 축적 전극으로 부터의 채널 영역에의 전계가 채널 영역이 위치하는 제1의 불순물 영역의 존재에 의해서 약해질 경우에도, 제2의 불순물 영역 내의 불순물의 농도를 증가시킴으로서 아발랑슈 현상을 촉지시킬 수 있게 되어, 데이터의 기록 시에 기록효율이 저감하는 것을 효과적으로 방지할 수 있다.
제2의 불순물 영역은 각각이 소스 또는 드레인 영역을 형성하는 제3과 제4의 불순물 영역 사이의 접합 깊이보다 얕은 깊이에 위치한다.
이에 비례하여, 제1의 불순물 영역은 얕은 위치에 위치하며, 이는 제1의 불순물 영역 하에 위치하는 채널 영역에 전하 축적 전극으로 부터의 전계 집중이 저감하는 것을 효과적으로 방지함으로써, 전하 축적 전극으로 부터의 제어가 불가능하게 되는 소위 펀치 스루 현상을 효과적으로 방지할 수 있다.
본 발명의 더한 국면에 따라, 반도체 기억장치의 제조방법에는, 제1도전형의 반도체 기판의 주표면 상에 소정의 간격의 채널 영역의 반대측에 위치하는 제2도전형의 소스 및 드레인 영역을 형성하는 공정과, 소스 영역이 형성되는 영역 상에 접촉하여 소스 도전층을 형성하는 공정과, 적어도 채널 영역 상에 그 사이의 제1의 유전체막으로 전하 축적 전극을 형성하는 공정과, 전하 축적 전극 상에 그 사이의 제2의 유전체막으로 제어 전극을 형성하는 공정이 포함된다.
더우기, 채널 영역은 요철면을 구비한다.
소스 도전층은 소스 영역이 형성되는 영역 상에 접촉하여 형성되기 때문에, 소스 영역의 사이즈가 소자의 미세화에 따라서 감소되는 경우에도 소스 영역의 레지스턴스가 증대하는 것을 효과적으로 방지하는 반도체가 용이하게 제조될 수 있다.
채널 영역이 요철면을 가지는 경우, 요철면 내의 블록부는 그의 전계 집중을 촉진시켜, 그 결과, 채널 영역의 수직 전계가 증가하게 된다.
이는 데이터의 소거 시 전하 축적 전극으로 부터 전자를 뽑아내는 것을 용이하게 하며, 또한 데이터의 기록 시 전하 축적 전극으로 전자가 도입하는 것을 용이하게 한다.
그 결과, 양호한 기록 및 소거 효율을 가지는 반도체 장치가 용이하게 제조될 수 있다.
본 발명의 여전히 더한 국면에 따라, 반도체 기억장치의 제조방법에는, 제1도전형의 반도체 기판의 주표면 상에 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 소스 및 드레인 영역을 형성하는 공정과, 소스 영역이 형성되는 영역 상에 접촉하여 위치하는 소스 도전층을 형성하는 공정과, 드레인 영역이 형성되는 영역 상에 접촉하여 위치하는 드레인 도전층을 형성하는 공정과, 채널 영역, 소스 도전층, 드레인 도전층 상에 접촉하여 제1의 유전체막을 형성하는 공정과, 제1의 유전체막 상에 전하 축적 전극을 형성하는 공정과, 전하 축적 전극 상에 그 사이의 제2의 유전체막으로 제어 전극을 형성하는 공정이 포함된다.
소스 및 드레인 영역을 형성하는 공정은 소스 영역 및 드레인 영역을 형성하는 공정을 포함함으로써 그들의 어느 누구도 채널 영역 상의 제1의 유전체막 상에 위치하는 전하 축적 전극의 부분과 겹치는 부분을 가지지 못하게 된다.
소스 도전층은 소스 영역이 형성되는 영역상에 접촉하여 형성되기 때문에, 소스 영역의 사이즈가 소자의 미세화에 따라서 감소하더라도 소스 영역의 저항 증대를 효과적으로 방지할 수 있다.
전하 축적 전극은 소스 도전층상에 그 사이의 제1의 유전체막으로 형성되기 때문에, 소스 도전층 및 전하 축적 전극의 겹치는 부분에서 소거 동작을 수행할 수 있다.
동시에, 소스 영역은 소위 오프셋 구조를 가지기 때문에, 밴드간 터널링에 의해 소스 영역의 근방에서 발생하는 홀은 채널 영역상의 전하 축적 전극의 바로 아래에 위치하지 않는다.
이에 의해서 밴드간 터널링에 의해서 발생하는 홀은 제1의 유전체막으로 도입되지 않는다.
드레인 도전층은 드레인 영역이 형성되는 영역상에 형성되고, 전하 축적 전극은 드레인 도전층상에 그 사이의 제1의 유전체막으로 형성된다. 따라서, F-N 전류를 사용하여 드레인 도전층과 전하 축적 전극의 겹치는 부분에서 기록 동작을 수행한다.
동시에, 드레인 도전층 역시 소위 오프셋 구조를 가지기 때문에, 비선택셀내의 전계는 채널 영역상의 전하 축적 전극의 바로 아래의 위치에 집중되지 않고, 밴드간 터널링에 의해서 발생하는 홀은 채널 영역상의 전하 축적 전극의 바로 아래에 위치하지 않는다. 이에 의해서, 밴드간 터널링에 의해서 발생하는 홀은 전하 축적 전극으로 주입되지 않게 되고, 따라서 밴드간 터널링에 의한 드레인 디스터브 현상이 효과적으로 방지된다. 채널 영역상의 드레인 영역 및 전하 축적 전극 사이의 전계는 약하게 되기 때문에, F-N 터널링에 의한 드레인 디스터브 현상이 방지된다.
본 발명의 앞의 그리고 다른 목적들 특성들, 국면들, 이점들은 수반되는 도면과 관련하여 본 발명의 뒤따르는 상세한 설명으로부터 더욱 명백하게 될 것이다.
[실시예 1]
제1실시예의 플래시 EEPROM의 구조를 제1도 및 제2도와 관련하여 이하에 설명하겠다.
제1실시예의 플래시 EEPROM는 P형 실리콘 기판(1)뿐 아니라, P형 실리콘 기판(1)의 주표면의 소정 영역상에 형성되어 소정 간격의 채널 영역(14)의 반대측에 위치하는 N형의 소스 확산 영역(10) 및 N형의 드레인 확산 영역(9)도 포함한다.
N형 불순물층(3)은 채널 영역(14)에 위치하는 P형 실리콘 기판(1)의 주표면상에 형성된다. N형 불순물층(3)의 아래에는, 드레인 확산 영역(9)과 소스 확산 영역(10) 사이의 접합면의 깊이보다도 얕은 깊이에서 접합면을 가지는 P형 불순물층(2)이 형성된다. 플로팅 게이트 전극(5)은 N형 불순물층(3)상에 그 사이의 산화막(4)으로 형성되어 있다. 컨트롤 게이트 전극(7)은 플로팅 게이트 전극(5)상에 그 사이의 층간 절연막(6)으로 형성되어 있다.
측벽 산화막(8)은 플로팅 게이트 전극(5)과 컨트롤 게이트 전극(7)의 반대 측벽상에 형성되어 있다. 드레인 확산 영역(9)상에는, 전면을 커버하는 층간 절연막(11)이 형성되어 있다. 층간 절연막(11)은 컨택트홀(11a)을 구비하여 평탄화된 상면을 가지고 있다.
TiN으로 된 티탄 합금막(12)은 층간 절연막(11)의 표면위에 연장한다. 티탄 합금막(12)은 컨택트홀(11a)내에 위치하고 드레인 확산 영역(9)에 전기적으로 접속되는 부분을 가진다. 알루미늄 합금 배선층(13)은 티탄 합금막(12)상에 형성된다. 산화막(4)의 두께는 약 100Å 정도이다.
플로팅 게이트 전극(5)은 폴리실리콘층으로 형성되며 1000Å 정도의 두께를 가진다. 층간 절연막(6)은 산화막과 질화막으로 형성된 다층막이며, 200Å 정도의 두께를 가진다. 컨트롤 게이트 전극(7)은 폴리실리콘층으로 형성되며, 2500Å 정도의 두께를 가진다.
평탄화된 층간 절연막(11)은 PSG막이나 BPSG막 및 넌도프(non-doped) 산화막으로 형성된 다층막이거나, 넌 도프 산화막, 질화막, PSG막이나 BPSG막으로 형성된 다층막이다. 층간 절연막(11)의 두께는 500-15000Å 정도이다. 컨택트홀(11a)의 개구 사이즈는 0.6-1.5㎛정도이다.
티탄 합금막(12)의 두께는 500Å 정도이며, 알루미늄 합금 배선층(13)의 두께는 10000Å 정도이다. 티탄 합금막(12) 및 알루미늄 합금 배선층(13)은 비트선을 형성하고 있다.
제1실시예에서, 드레인 확산 영역(9)은 플로팅 게이트 전극(5)과 겹치지 않으며, 환언하면, 소위 오프셋 구조를 가지고 있다.
상술한 바와 같이, N형 불순물층(3)은 채널 영역(14)의 표면 영역상에 형성되어 있고, 드레인 확산 영역(9) 및 소스 확산 영역(10)의 깊이보다 얕은 깊이를 가지는 P형 불순물층(2)은 N형 불순물층(3)하에 형성되어 있다.
상술한 제1실시예의 구성으로 인하여 다음과 같은 효과를 얻을 수 있다.
제1실시예에서, 채널 영역(14)의 표면 영역에 소스 확산 영역(10)과 동일한 도전형의 N형 불순물층(3)을 형성함으로써, 데이터의 소거시 N형 불순물층(3) 및 N형 소스 확산 영역(10) 사이의 경계 영역에 고전계가 인가되지 않는다. 이는 이 영역에 있어서 밴드간 터널링이 발생하는 것을 효과적으로 방지한다.
이 결과, 데이터 소거시에 발생하는 밴드간 터널링 그 자체는 종래에 비하여 경감된다. N형 불순물층(3)의 존재에 의하여, 고전계를 수신하는 영역은 N형 불순물층(3)하의 N형 소스 확산 영역(10)과 P형 불순물층(2) 사이의 경계에 이동한다.
이것에 의해서, 밴드가 터널링이 N형 불순물층(3)하의 위치에서 발생함으로써, 밴드간 터널링의 발생 위치에서 산화막(4)까지의 거리는 종래에 비하여 증대하게 된다.
그 결과, 데이터의 소거시 밴드간 터널링에 의해서 발생하는 홀이 산화막(4)에 의해서 트랩되는 것을 효과적으로 방지할 수 있게 된다.
이것에 의해서, 데이터의 소거시 산화막(4)의 막질이 열화되지 않으며 플로팅 게이트 전극(5)에서 전자를 뽑아내는 것이 어렵게 된다는 불편도 발생하지 않는다. 따라서, 데이타의 소거시 인듀어런스 특성의 열화를 효과적으로 방지할 수 있다.
N형 불순물층(3)의 존재에 의하여 데이터의 기록시에 비선택셀의 드레인 확산 영역(9)과 N형 불순물층(3) 사이의 경계 영역에서 밴드간 터널링이 발생하는 것이 방지된다.
이것에 의해, 데이터의 기록시 비선택셀에서 발생하는 밴드간 터널링에 의한 드레인 디스터브 현상이 경감된다. 더우기, 이 제1실시예에서, N형 불순물층(3)의 바로 아래에 P형 불순물층(2)을 형성하는 것에 의해서 기록 특성의 저하가 방지된다. 즉, N형 불순물층(3)의 존재에 의하여, 형성된 채널은 N형 불순물층(3)의 아래에 위치함으로써, 플로팅 게이트 전극(5)로부터의 채널에의 전계의 집중이 종래에 비하여 감소하게 되어, 기록 효율을 저하시킬 수 있다.
그러나, 이 실시예에서, N형 불순물층(3)은 고농도의 불순물을 가지는 P형 불순물층(2)으로 커버되어 있기 때문에, P형 불순물층(2)과 드레인 확산 영역(9) 사이의 경계 영역에서 보다 높은 전계를 발생할 수 있게 된다. 이것에 의해, 아발랑슈 현상이 촉진되며, 기록 효율이 향상된다.
이 결과, N형 불순물층(3)을 설치하는 것에 의해서 발생될 수 있는 기록 효율의 저하를 효과적으로 방지할 수 있다.
제1실시예에서, 드레인 확산 영역(9)과 소스 확산 영역(10) 사이의 접합 깊이보다 얕은 깊이에서 P형 불순물층(2)을 형성함으로써, P형 실리콘 기판(1)의 표면으로부터의 N형 불순물층(3)의 깊이는 저감되어진다.
N형 불순물층(3)의 깊이는 N형 불순물층(3)하에 형성된 P형 불순물층(2)의 깊이를 변화시키는 것에 의해서 어느 정도 제어가능하며, N형 불순물층(3)의 깊이는 P형 불순물층(2)의 깊이를 저감시키는 것에 비례하여 감소될 수 있다.
상술한 바와 같이, N형 불순물층(3)의 깊이를 감소시키는 것에 의해서, N형 불순물층(3)하에 형성된 채널은 플로팅 게이트 전극(5)에 가능한한 가깝게 형성될 수 있고, 따라서 플로팅 게이트 전극(5)으로부터 채널에 인가된 전계가 약하게 되는 것을 효과적으로 방지할 수 있다.
그 결과, 플로팅 게이트 전극(5)으로부터의 제어가 허여될 수 없는 가능 현상, 즉, 소자의 미세화에 따라서 발생하는 소위 펀치 스루 현상을 극력 방지할 수 있다. 즉 제1실시예에서, 데이터의 소거시 발생할 수 있는 인듀어런스 특성의 열화를 효과적으로 방지하면서, 펀치 스루 현상을 극력 방지할 수 있다.
이 제1실시에에서, 드레인 확산 영역(9)은 플로팅 게이트 전극(5)과 겹치지 않는 소위 오프셋 구조를 가진다. 이것에 의해서, 데이터의 기록시 비선택셀에서 발생할 수 있는 드레인 디스터브 현상이 효과적으로 방지될 수 있다.
더욱 특히, 플로팅 게이트 전극(5)과 겹치지 않는 드레인 확산 영역(9)을 형성하는 것에 의하여, 데이터의 기록시 비선택셀의 플로팅 게이트 전극(5)과 드레인 확산 영역(9) 사이에서 발생되는 전계를 종래에 비하여 약하게 함으로써, F-N 터널링에 의한 가능한 다ㅡ레인 디스터브 현상을 효과적으로 방지할 수 있게 된다.
플로팅 게이트 전극(5)과 겹치지 않는 드레인 확산 영역(9)을 형성하는 것에 의하여, 데이터의 소거시 비선택셀의 전계는 플로팅 게이트 전극(5)의 바로 아래의 위치에 집중하지 않기 때문에, 밴드간 터널링에 의해서 발생하는 홀은 플로팅 게이트 전극(5)의 바로 아래에 위치하지 않게 된다.
이에 의해서, 밴드간 터널링에 의해서 발생하는 홀은 플로팅 게이트 전극(5)으로 도입되지 않으며, 따라서 밴드간 터널링에 의해서 발생될 수 있는 드레인 디스터브 현상은 효과적으로 방지될 수 있다.
상술한 바와 같이, 제1실시예에 의한 플래시 EEPROM에서, 데이터의 소거시에 발생할 수 있는 인듀어런스 특성의 열화 및, 데이터의 기록시에 발생할 수 있는 드레인 디스터브 현상을 방지하는 것이 가능하게 되어, 소자의 미세화를 도모하는 것이 된다. 이러한 이유로, 플래시 EEPROM의 신뢰성을 향상시킬 수 있다.
다음에, 제2도와 관련하여 제1실시예의 플래시 EEPROM의 동작을 이하에 설명한다.
우선, 기록 동작에 있어서, 드레인 확산 영역(9)에 6~8V 정도의 전압 VD1이 인가되고, 컨트롤 게이트 전극(7)에 10-15V 정도의 전압 VG1이 인가된다. 전압 VD1과 VG1의 인가에 의하여, 드레인 확산 영역(9)과 P형 불순물층(2) 사이의 경계 영역의 근방에서 고전계가 발생한다. 이 고전계에 의하여 아발랑슈 강복 현상이 발생하고, 이에 의해서 높은 에너지를 가지는 전자가 발생한다.
전자의 일부는 컨트롤 게이트 전극(7)에 인가된 전압 VG1에 의해서 발생된 전하에 의해서 플로팅 게이트 전극(5)에 끌어당겨져, 그 안으로 도입된다.
이와 같이 플로팅 게이트 전극(5)내의 전자의 축적이 행하여지는 것에 의하여, 컨트롤 게이트 트랜지스터의 한계치 전압 VTH은 높아진다. 한계치 전압 VTH이 소정치보다 높게 되는 상태가 기록된 상태이며, 0의 상태라고도 불린다. 소거 동작에 있어서, 호스 확산 영역(10)에 10~12V 정도의 전압 VS이 인가된다.
컨트롤 게이트 전극(7)은 접지 전위에서 유지되며, 드레인 확산 영역(9)은 플로팅 상태에서 유지된다. 소스 확산 영역(10)에 인가된 전압 VS에 의해서 발생하는 전계에 의하여, 플로팅 게이트 전극(5)내의 전자는 F-N 터널 현상에 의하여 얇은 산화막(4)을 통과한다.
이와 같이 플로팅 게이트 전극(5)내의 전자를 뽑아내는 것에 의해서 컨트롤 게이트 트랜지스터의 한계치 전압 VTH은 감소된다. 한계치 전압 VTH이 소정치보다 낮게 되는 상태가 소거된 상태이며, 1의 상태라고도 불린다.
소서 동작시 소스 확산 영역(10)에 고전압이 인가되지만, 본 실시에에서는 채널 영역의 표면상에 N형 불순물층(3)이 형성되어 있기 때문에, N형 불순물층(3)과 N형 소스 확산 영역(10)의 사이에 고전계가 걸리는 일이 없다.
따라서, 이 실시예에서는, 종래의 소거 동작시에 발생할 수 있는 인듀어런스 특성의 열화가 효과적으로 방지될 수 있다.
더우기, 판독 동작에 있어서, 컨트롤 게이트 전극(7)의 약 5V의 전압 VG2이 인가되고, 드레인 확산 영역(9)에 1~2V 정도의 전압 VD2이 인가된다.
이러한 동작에 있어서, 컨트롤 게이트 트랜지스터의 채널 영역에 전류가 흐르는지의 여부, 즉 컨트롤 게이트 트랜지스터가 온상태냐 오프상태냐에 의하여 상술한 1 또는 0의 판정이 행해진다. 이것에 의해, 정보의 판독이 행하여진다.
제1도 및 제3-13도를 참조하여 제1실시예의 플래시 EEPROM의 제조 공정을 이하에 설명하겠다.
우선, 제3도에 표시되는 것처럼, P형 실리콘 기판(1)의 주표면상의 소정 영역에 웰(well)영역 및 소자 분리 산화막(도시되지 않음)을 형성한다.
그후, N형 불순물, 즉 비소(As)를 10KeV와 1012/㎠ 이하의 주입 조건하에서 이온주입하고, P형 불순물, 즉, 붕소(B)를 50KeV와 1013/㎠의 주건하에서 이온주입한다.
이것에 의해, P형 불순물층(2a)과 N형 불순물층(3a)을 형성한다. N형 불순물층(3a)의 형성에 의하여, 후술하는 베리드 채널형(buried channel type)의 메모리셀을 형성할 수 있게 된다. P형 불순물층(2a)은 후에 지정되는 드레인 확산 영역(9)과 소스 확산 영역(10)의 깊이보다도 얕은 깊이에서 형성된다.
제4도에 표시하는 것과 같이, 전면상에 약 100Å의 두께를 가지는 산화층(4a)을 형성하고나서, 산화층(4a)상에 약 1000Å의 두께로 제1의 폴리실리콘층(5a)을 형성한다. 산화막과 질화막의 다층막으로 된 층간 절연층(6a)이 제1의 폴리실리콘층(5a)상에 약 200Å의 두께를 가지도록 형성된 후, 제2의 폴리실리콘층(7a)은 층간 절연층(6a)상에 약 2500Å의 두께를 가지도록 형성된다.
그후, 제5도에 표시되는 것처럼, 제2의 폴리실리콘층(7a) 상의 소정 영역에 레지스트(15)를 형성한다. 레지스트(15)를 마스크로 하여 이방성 에칭을 행함으로써, 제2의 폴리실리콘층(7a), 층간 절연층(6a), 제1의 폴리실리콘층(5a), 산화층(4a)을 패턴한다. 이것에 의해, 제6도에 표시되는 것처럼, 컨트롤 게이트 전극(7), 층간 절연막(6), 플로팅 게이트 전극(5), 산화막(4)을 형성한다. 그후, 레지스트(15)를 제거한다.
다음에, 제7도에 표시하는 것처럼, 레지스트(16)가 형성되어 메모리셀의 드레인 확산 영역을 형성하는 영역을 커버한다. 레지스트(16)와 컨트롤 게이트 전극(7)을 마스크로써 사용하고, 35KeV와 1×1015/㎠의 조건하에서 P형 실리콘 기판(1)의 주표면으로 비소(As)를 이온주입한다. 이것에 의해서, 소스 확산 영역(10)을 형성한다. 그후, 레지스터(16)을 제거한다.
제8도에 표시하는 것과 같이, 전면상에 약 2000Å의 두께를 가지는 산화층(8a)을 형성한 후, 이방성의 리액티브 이온 에칭을 행한다. 이것에 의해, 제9도에 표시하는 것과 같이, 측벽 산화막(8)을 형성한다. 이렇게 형성된 측벽 산화막(8)의 깊이는 P형 실리콘 기판(1)의 주표면에 따르는 방향으로 2000Å이다.
따라서, P형 실리콘 기판(1)의 주표면에 따르는 방향의 측벽 산화막(8)의 길이는 산화층(8a)(제8도 참조)의 두께와 거의 동일하다.
따라서, 산화막층(8)의 두께를 조정하는 것에 의해서, P형 실리콘 기판(1)의 주표면에 따르는 방향의 측벽 산화막(8)의 길이를 용이하게 제어할 수 있다.
다음에, 제10도에 표시된 것처럼, 소스 확산 영역(10)은 레지스트(17)로 커버된다. 레지스트(17), 컨트롤 게이트 전극(7), 측벽 산화막(8)을 마스크로하여, 35KeV와 55×1015/㎠의 조건하에서 P형 실리콘 기판(1)으로 비소(As)를 이온주입한다. 이것에 의해, 드레인 확산 영역(9)을 형성한다.
드레인 확산 영역(9)은 측벽 산화막(8)을 마스크로 하여 형성되기 때문에, 드레인 확산 영역(9)은 평면도의 플로팅 게이트 전극(5)과 겹치지 않는 위치에 위치한다. 따라서, 드레인 확산 영역(9)측에서 오프셋 구조를 가지는 메모리셀 트랜지스터가 형성되어진다.
드레인 확산 영역(9)의 오프셋의 양은, 예를들면, 실리콘 기판(1)의 주표면에 따르는 방향의 측벽 산화막(8)의 길이를 조정하는 것에 의하여 용이하게 제어될 수 있다.
드레인 확산 영역(9)을 형성하는 것에 의하여, 채널 영역의 표면 영역에 N형 불순물층(3)이 형성된 소위 베리드 채널형의 메모리셀 트랜지스터가 완성된다.
N형 불순물층(3)을 커버하는 P형 불순물층(2)은, 상술한 바와 같이, 드레인 확산 영역(9)과 소스 확산 영역(10) 사이의 접합 깊이보다 얕은 깊이에 형성되어 있다. 이러한 방법으로 드레인 확산 영역(9)을 형성한 후, 레지스트(17)를 제거한다.
제11도에 표시되는 것처럼, 5000~15000Å 정도의 두께를 가지는 층간 절연막(11)을 형성하도록 CVD법등이 사용된 후, 800~1000℃의 온도조건하에서 리플로법에 의해 열처리를 수행하여 그의 표면을 평탄화한다.
층간 절연막(11)은 PSG막이 BPSG막과 넌도프 산화막으로 형성된 다층막이거나, 넌도프 산화막, 질화막, PSG막이나 BPSG막으로 형성된 다층막이다.
다음에, 제12도에 표시된 것처럼, 드레인 확산 영역(9)상에 위치하는 층간 절연막(11)의 영역에 0.6~1.5㎛ 정도의 개구 사이즈를 가지는 컨택트홀(11a)을 형성한다.
제13도에 표시되는 것처럼, 500Å 정도의 두께를 가지며 TiN막으로 된 티탄 합금막(12)을 형성한다. 티탄 합금막(12)은 층간 절연막(11)의 표면위로 연장하며, 컨택트홀(11a)에 위치하고 드레인 확산 영역(9)에 전기적으로 접속되는 부분을 가진다.
최종적으로, 제1도에 표시된 것처럼, 스퍼터링법등을 사용하여 티탄 합금막(12)상에 10000Å 정도의 두께를 가지는 알루미늄 합금막(13)을 형성한다. 포토리소그래피와 드라이 에칭 기술로, 티탄 합금막(12)과 알루미늄 합금막(13)을 패턴한다. 이것에 의해서, 티탄 합금막(12)과 알루미늄 합금막(13)으로 형성되어 있고 드레인 확산 영역(9)에 전기적으로 접속된 비트선을 형성한다. 이러한 방법으로, 제1실시예의 플래시 EEPROM을 완성한다.
[실시예 2]
제14도를 참조하여, 제2실시예의 플래시 EEPROM은 제1도 및 제2도에 표시한 제1실시예의 플래시 EEPROM과 기본적으로 동일한 구조를 갖는다.
제2실시예는 소스 확산 영역(10)을 커버하는 N-불순물 확산 영역(21)을 부가하여 포함하고 있다.
이것에 의해서, 제1실시예와 관련하여 이미 설정된 효과에 부가하며, 데이터의 소거시 소스 확산층(10)의 근방에서 발생하는 밴드간 터널링이 더욱더 저감될 수 있다는 효과를 실현한다.
더욱 특히, N-불순물 확산 영역(21)은 N형 소스 확산 영역(10)과 P형 불순물층(2) 및 N형 소스 확산 영역(10)과 P형 실리콘 기판(1) 사이의 모든 경계 영역에 형성되기 때문에, 경계 영역에서의 전계 집중을 경감시킬 수 있다.
이에 의해, 데이터의 소거시 소스 확산 영역(10) 근방에서 발생하는 밴드간 터널링을 더욱 저감할 수 있게 된다.
이것에 의해, 밴드간 터널링에 의해서 발생한 홀이 산화막(4)에 의해서 트랩됨으로써 플로팅 게이트 전극(5)으로부터 전자를 뽑아내기 어렵게 되는 현상인 인듀어런스 특성의 열화를 더욱 효과적으로 방지할 수 있다.
제15도를 참조하여, 제2실시예의 플래시 EEPROM의 제조공정에 있어서, 소스 확산 영역(10)을 형성하기 전의 공정은 제3-7도에 표시된 제1실시예의 플래시 EEPROM의 제조 프로세스와 동일하다. 소스 확산 영역(10)을 형성한 후, 동일한 레지스트(16)를 마스크로써 사용하고, 인(P)을 50KeV와 5×1014/㎠의 조건하에서 이온주입한다. 이것에 의해, N-불순물 확산층(21)을 형성한다.
다음에, 제8-13도에 표시된 제1실시예의 제조 프로세스와 유사한 제조 프로세스를 수행하여 제2실시예의 플래시 EEPROM을 완성한다.
[실시예 3]
제16도를 참조하여, 제3실시예의 플래시 EEPROM은 제1도 및 제2도에 표시된 제1실시예의 플래시 EEPROM과 기본적으로 동일한 구조를 갖는다.
이러한 제3실시예는 드레인 확산 영역(9)을 커버하는 P+불순물 확산층(31)을 부가하여 구비한다. 이에 의하여, 데이터의 기록시 기록 효율을 더욱 향상시킬 수 있는 효과를 실현한다.
더욱 특히, N형 드레인 확산 영역(9)의 모든 접합 영역은 P+불순물 확산층(31)으로 커버되어 있기 때문에, 데이터의 기록시 드레인 확산영역(9)과 P+불순물 확산층(31) 사이의 경계 영역에서 고전계가 발생하기 쉽게 되어, 아발랑슈 현상이 촉진된다.
이 결과, 아발랑슈 현상에 의해서 발생하는 전자의 양이 증가하게 되어, 그렇게 발생된 전자는 데이터의 기록시 플로팅 게이트 전극(5)으로 쉽게 유입될 수 있다.
더우기, 제1실시예와 관련하여 설명된 효과에 의해, 고전계 영역이 P형 실리콘 기판(1)의 표면상에 형성되지 않기 때문에, 드레인 디스터브 현상을 방지할 수 있게 된다.
따라서, 제1도 및 제2도에 표시된 제1실시예의 플래시 EEPROM에 비하여 기록 효율을 더욱 향상시킬 수 있다.
제17도를 참조하여, 제3실시예의 플래시 EEPROM의 제조 프로세스에 있어서, 드레인 확산 영역(9)을 형성하기 전의 공정은 제3-10도에 표시된 제1실시예의 플래시 EEPROM의 제조 프로세스의 형성과 동일하다. 드레인 확산 영역(9)을 형성한 후, 동일한 레지스트(17)를 마스크로써 사용하고, P+불순물 확산층(31)을 형성한다.
더욱 특히, 레지스트(17)를 마스크로 사용하여, 45°, 50KeV, 1×1013/㎠ 이하의 조건하에서 경사진 회전 이온 주입법에 의하여 P형 실리콘 기판(1)으로 붕소(B)를 이온 주입하여 P+불순물 확산층(31)을 형성한다.
다음에, 제11-13도에 표시된 제1실시예의 제조 프로세스와 유사한 제조 프로세스를 수행하여 제3실시예의 플래시 EEPROM을 완성한다.
[실시예 4]
제18도를 참조하여, 제4실시예의 플래시 EEPROM은 제14도 및 제16도에 표시된 제2 및 제3실시예의 플래시 EEPROM의 결합에 기본적으로 대응하는 구조를 가진다.
더욱 특히, 제4실시예는 소스 확산 영역(10)을 커버하는 N-불순물 확산층(21)을 구비하며, 또한 드레인 확산 영역(9)을 커버하는 P+불순물 확산층(31)을 구비한다.
이것에 의해, 제4실시예는, 제1실시예와 관련하여 기술된 효과에 부가하여, 제2 및 제3실시예와 관련하여 기술된 양방의 효과를 실현할 수 있다.
더욱 특히, N-불순물 확산층(21)은 데이터의 기록시 소스 확산 영역(10)의 근방에서 발생하는 밴드간 터널링을 경감할 수 있으며, P+불순물 확산층(31)은 데이터의 기록시 아발랑슈 현상을 촉진시킬 수 있다.
이것에 의해, 데이터의 소거시에 발생하는 인듀어런스 특성의 열화를 방지할 수 있으며 데이터의 기록시의 기록 효율을 더욱 향상시킬 수 있다.
제19도를 참조하여, 제4실시예의 플래시 EEPROM의 제조 프로세스에 있어서, 소스 확산 영역(10)을 형성하기 전의 공정은 제3-7도에 표시된 제1실시예의 플래시 EEPROM의 제조 프로세스의 형성과 동일하다. 소스 확산 영역(10)을 형성한 후, 동일한 레지스트(16)를 마스크로써 사용하고, 50KeV와 5×1014/㎠의 조건하에서 P형 실리콘 기판(1)으로 인(P)을 이온주입하여 N-불순물 확산 영역(21)을 형성한다.
그후, 제8-10도에 표시된 제1실시예의 제조 프로세스와 유사한 제조 공정을 통하여 드레인 확산 영역(9)을 형성한다.
다음에, 제20도에 표시된 것과 같이, 동일한 레지스트(17)를 마스크로 사용하여, 45°, 50KeV, 1×1013/㎠ 이하의 조건하에서 경사진 회전 이온 주입법에 의해서 P형 실리콘 기판(1)으로 붕소(B)를 이온주입하여 P+불순물 확산층(31)을 형성한다.
다음에, 제11-13도에 표시된 제1실시예의 제조 프로세스와 유사한 제조 프로세스를 수행하여 제4실시예의 플래시 EEPROM을 완성한다.
[실시예 5]
제21도를 참조하여, 제5실시예가 제2도에 표시된 제1실시예와 다른점은, 드레인 확산 영역(49)뿐만 아니라 소스 확산 영역(50)도 오프셋 구조를 가진다는 점이다.
이것에 의해, 제1실시예와 관련하여 기술된 효과에 부가하여, 후술하는 것처럼 제조 프로세스가 용이하게 된다는 효과를 얻을 수 있다.
제22도를 참조하여, 제5실시예의 제조 공정에 있어서, 제3-6에 표시된 제1실시예의 제조 프로세스와 유사한 제조 프로세스를 통하여 산화막(4), 플로팅 게이트 전극(5), 층간 절연막(6), 컨트롤 게이트 전극(7)을 형성한다.
그후, 제8도 및 제9도에 표시된 제조 공정과 유사한 제조 프로세스를 통하여 컨트롤 게이트 전극(7)과 플로팅 게이트 전극(5)의 반대측벽상에 측벽 산화막(8)을 형성한다.
다음에, 제23도에 표시된 것과 같이, 컨트롤 게이트 전극(7)과 측벽 산화막(8)을 마스크로써 사용하고, 35KeV와 5×1015/㎠의 조건하에서 P형 실리콘 기판(1)으로 비소(As)를 이온주입하여 드레인 확산영역(49)과 소스 확산 영역(50)을 동시에 형성한다.
이러한 제5실시예에 있어서, 동일한 제조 공정으로 드레인 확산 영역(49)과 소스 확산 영역(50)을 형성하기 때문에, 제조 프로세스는 간략화되어질 수 있다.
더우기, 이러한 제5실시예에 있어서 드레인 확산 영역(49)과 소스 확산 영역(50)의 형성시, 제1-4실시예에서와 같이 게이트 전극(5) 및 드레인이나 소스 확산 영역상에 레지스트를 형성할 필요가 없다.
이러한 이유로, 소자의 미세화에 따라서 플로팅 게이트 전극(5)의 게이트 길이가 짧아지는 경우에 마스크의 시프트의 제한으로 인해서 레지스트를 형성할 수 없다는 불편이 발생하지 않는다.
상술한 바와 같이, 제5실시예의 플래시 EEPROM은 소자의 미세화에 적합한 구조를 가지고 있다.
그후, 제11-13도에 표시된 제1실시예의 제조 프로세스와 유사한 제조 프로세스를 통하여 제5실시예의 플래시 EEPROM을 완성한다.
[실시예 6]
제24도를 참조하여, 제6실시예의 플래시 EEPROM의 구조가 제2도에 표시된 제1실시예의 플래시 EEPROM의 구조와 다른점은 드레인 확산 영역(59)이 오프셋 구조 및 측벽을 가지지 않는다는 점이다. 따라서, 제6실시예는 제1실시예와 같은 정도로 드레인 디스터브 현상을 효과적으로 방지할 수 없다.
그러나, 제6실시예는 제5실시예와 유사한 미세화에 적합한 구조를 가지며, 제5실시예에 비하여 제조 프로세스를 더욱 간략화할 수 있다.
제6실시예의 제조 프로세스를 이하에 기술한다.
제25도를 참조하여, 제6실시예는 제3-6도에 표시된 제1실시예의 제조 프로세스와 유사한 제조 프로세스를 사용하여 산화막(4), 플로팅 게이트 전극(5), 층간 절연막(6), 컨트롤 게이트 전극(7)을 형성한다.
그후, 제26도에 표시된 것처럼, 컨트롤 게이트 전극(7)을 마스크로 사용하고, 35KeV와 5×1015/㎠의 조건하에서 P형 실리콘 기판(1)으로 비소(As)를 이온주입하여 드레인 확산 영역(59)과 소스 확산 영역(60)을 동시에 형성한다.
제6실시예에 있어서, 드레인 확산 영역(59)과 소스 확산 영역(60)은 상술한 것과 동일한 공정으로 형성될 수 있기 때문에, 제조 프로세스를 간략하게 할 수 있다.
드레인 확산 영역(59)과 소스 확산 영역(60) 모두 오프셋 구조를 사용하고 있지 않기 때문에, 그들을 형성하기 위해서 측벽 산화막을 마스크로써 사용할 필요가 없다. 따라서, 측벽 산화막을 형성하는 공정을 생략할 수 있어서, 제조 프로세스를 더욱 간략화할 수 있다.
제26도에 표시된 제조 프로세스의 후, 제11-13도에 표시된 제1실시예의 제조 프로세스와 유사한 제조 프로세스를 통하여 제6실시예의 플래시 EEPROM을 완성한다.
[실시예 7]
제27도는 본 발명의 제7실시예의 플래시 EEPROM의 메모리셀 부분을 표시하는 단면도이다.
제27도를 참조하여, 제7실시예의 플래시 EEPROM은 P형 실리콘 기판(61)의 주표면상에 형성되어 소정의 간격의 채널 영역의 반대측에 위치하는 N+형 드레인 확산 영역(62)과 N+형 소스 확산 영역(63)을 포함한다.
N+형 소스 확산영역(63)은 N-형 소스 확산영역(64)으로 커버되어 있다. 드레인 확산 영역(62)상에는, 약 500~2000Å 정도의 두께를 가지며 N형 불순물이 도프된 폴리실리콘층으로 된 드레인 도전층(66a)이 형성되어 있다.
드레인 도전층(66a)의 상부 표면상에는, 약 2000Å 정도의 두께를 가지고 실리콘 산화막으로 된 층간 절연막(68a)이 형성되어 있다. 실리콘 산화막으로 만들어진 측벽 산화막(67a)은 드레인 도전층(66a)과 층간 절연막(68a)의 반대측벽상에 형성되어 있다. 소스 확산 영역(63)상에는, 500~2000Å 정도의 두께를 가지며 N형 불순물이 도프된 폴리실리콘층으로 된 소스 도전층(66b)이 형성되어 있다.
소스 도전층(66b)의 상부 표면상에는, 실리콘 산화막으로 되어 있고 2000Å 정도의 두께를 가지는 층간 절연막(68b)이 형성되어 있다. 실리콘 산화막으로 만들어진 측벽 산화막(67b)은 소스 도전층(66b)가 층간 절연막(68b)의 반대측벽상에 형성되어 있다. 채널 영역(65)상에는 약 100Å의 두께를 가지는 산화막(69)이 형성되어 있다.
폴리실리콘층으로 되어있고 약 1500Å의 두께를 갖는 플로팅 게이트 전극(70)은 산화막(69), 측벽 산화막(67a) 및 (67b), 층간 절연막(68a) 및 (68b)상에 형성되어 있다.
플로팅 게이트 전극(70)상에는, 200Å 정도의 두께를 가지며 산화막과 질화막으로 된 다층막(71)이 형성되어 있다.
다층막(71)상에는, 폴리실리콘층으로 되어있고 1500Å 정도의 두께를 가지는 컨트롤 게이트 전극(72)이 형성되어 있다.
전표면을 커버하며 평탄화된 상부 표면을 갖는 5000~15000Å 정도의 두께인 층간 절연막(73)이 형성되어 있다.
층간 절연막(73) 및 (68a)은 컨택트홀(73a) 및 (68c)을 각각 구비하고 있다. 약 500Å 정도의 두께인 티탄 합금막(74)(TiN film)은 층간 절연막(73)의 상부 표면상에 연장하고 컨택트홀(73c) 및 (68c)의 드레인 도전층에 전기적으로 접속되어 있다.
약 10000Å 두께인 알루미늄 합금 배선층(75)은 층간 절연막(73)상의 티탄 합금막(74)위에 연장하고, 컨택트홀(68c) 및 (73a)에 위치하는 티탄 합금막(74)으로 둘러쌓인 영역을 채워넣는다.
제7실시예에 있어서, 소스 확산 도전층(66b)은 복수의 메모리 트랜지스터의 공통의 소스 영역을 형성하는 소스 확산 영역(63)의 표면과 접촉하고 있다.
이것에 의해, 반도체 장치의 고집적화에 수반하여 소스 확산 영역(63)의 사이즈가 저감되는 경우에도 복수의 메모리 트랜지스터의 공통의 소스 영역(63)의 레지스턴스가 증대하는 것을 효과적으로 방지할 수 있다.
결과적으로, 데이터 신호가 지연하는 것을 방지할 수 있다.
상술한 폴리실리콘층 대신에, 소스 도전층(66b)은 다층의 폴리사이드, 즉, 텅스텐 실리사이드층과 폴리실리콘층으로 형성되거나, 또는 폴리실리콘층의 실리사이드로 형성될 수도 있다. 이러한 구조에 있어서, 소스 확산 영역(63)의 레지스턴스는 더욱 저감될 수 있다.
제28-37도는 제27도에 표시된 제7실시예의 플래시 EEPROM의 제조 프로세스를 표시하는 단면도이다.
제27-37도를 참조하여, 제7실시예의 플래시 EEPROM의 제조 프로세스를 이하에 설명한다.
우선, 제28도에 표시된 것처럼, P형 실리콘 기판(61)이 주표면상의 소정 영역에 웰 영역 및 소자 분리 산화막(도시되지 않음)을 형성한다.
다음에, P형 실리콘 기판(61)상에 CVD법을 사용하여 500~2000Å 정도의 두께를 가지는 폴리실리콘층(66)을 형성한다. 50KeV와 4×1015/㎠의 조건하에서 폴리실리콘층으로 비소를 이온주입한다.
제29도에 표시된 것처럼, 포토리소그래피가 사용되어 채널 영역 및 드레인 확산 영역이 되는 영역위에 위치하는 폴리실리콘층(66)상에 레지스트(101)를 형성한다. 레지스트(101)를 마스크로 사용하여, 1014/㎠ 이하와 50KeV의 조건하에서 폴리실리콘층(66)으로 인을 이온주입한다. 그후, 레지스트(101)를 제거한다.
제30도에 표시한 것처럼, 폴리실리콘층(66)상에 CVD법을 사용하여 2000Å 정도의 두께를 가지는 실리콘 산화막(68)을 퇴적시킨다. 실리콘 산화막(68)상의 소정 영역에 레지스트(102)를 형성한다.
레지스트(102)를 마스크로 사용하여, 이방성 에칭을 행하여 실리콘 산화막(68) 및 폴리실리콘층(66)을 패터닝한다. 이것에 의해, 제31도에 표시된 드레인 도전층(66a), 소스 도전층(66b), 층간 절연막(68a) 및 (68)을 완성한다. 그후, 레지스트(102)를 제거한다.
제32도에 표시되는 것처럼, 전표면상에 1000Å 정도의 두께를 가지는 폴리실리콘 산화막(67)을 형성한 후, 실리콘 산화막(67)에 리액티브 이온 에칭(이방성 에칭)을 하는 것에 의하여, 제33도에 표시되는 것처럼 측벽 산화막(67a)과 (67b)을 형성한다.
그후, 열처리를 행하여 소스 도전층(66b)으로부터 비소와 인을 확산시키고 드레인 도전층(66b)으로부터 비소를 확산시킨다. 이것에 의해, N+형 소스 확산 영역(63), N-형 소스 확산 영역(64), N+형 드레인 확산 영역(62)을 형성한다. 드레인 확산 영역(62)뿐만 아니라 소스 확산 영역(63) 및 (64) 역시 채널 영역(65)으로 측벽 산화막(67a)과 (67b)을 넘어서 불거진 측면을 구비한다.
다음에, 제34도에 표시된 것처럼, 채널영역(65)에 위치한 P형 실리콘 기판(61)의 주표면상에 약 100Å 두께의 산화막(69)을 형성한다.
제35도에 표시된 것처럼, CVD법을 사용하여 전표면상에 약 1500Å 두께의 폴리실리콘층(도시되지 않음)을 형성한 후, 층두께가 200Å 정도인 산화막과 질화막의 다층막층(도시되지 않음)을 폴리실리콘층상에 형성한다.
다음에, 약 1500Å 정도의 두께를 가진 폴리실리콘층(도시되지 않음)을 다층막상에 형성한다.
이러한 폴리실리콘층과 다층막은 패턴되어서 폴리실리콘층으로 된 플로팅 게이트 전극(70), 산화막과 질화막으로 된 다층막(71), 폴리실리콘층으로 된 컨트롤 게이트 전극(72)을 구비한다.
이러한 스텝에 있어서, 플로팅 게이트 전극(70)을 형성하여 측벽 산화막(67a)과 (67b) 및 층간 절연막(68a)과 (68b)상에 연장시킨다.
제36도에 표시된 것처럼, 전면상에 CVD법등을 사용하여 약 5000~15000Å 정도의 두께를 가진 층간 절연막(73)을 형성한다. 이러한 층간 절연막(73)은, 예를들면, PSG막이나 BPSG막과 넌도프 산화막을 포함하는 다층막으로 형성된다.
층간 절연막(73)은 800~1000℃의 온도 조건하에서 열처리되어 그의 상부 표면을 평탄화한다.
제37도에 표시된 것처럼, 드레인 도전층(66a) 위에 위치하는 층간 절연막(68a)과 (73)에는 컨택트홀(68c)와 (73a)이 형성되어 있다. 컨택트홀(68c)와 (73a)의 개구 사이즈는 약 0.6~1.5㎛이다.
최종적으로, 제27도에 표시되는 것처럼, 컨택트홀(68c)와 (73a)내에서 드레인 도전층(66a)에 전기적으로 접속되고 층간 절연막(73)의 상부 표면상에 연장하는 TiN막(74)을 약 500Å 정도의 두께로 형성한다.
더우기, TiN막(74)상에 약 10000Å 정도의 두께를 가지는 알루미늄 합금막(75)을 형성한다. 이러한 방법으로, 본 발명의 제7실시예의 플래시 EEPROM을 완성한다.
[실시예 8]
제38도는 본 발명의 제8실시예의 플래시 EEPROM의 메모리셀 부분을 표시하는 단면도이다.
제38도를 참조하여, 제8실시예의 플래시 EEPROM이 제27도에 표시된 제7실시예와 다른 점은 채널 영역상에 형성된 산화막(79)이 소스 도전층(66b)상에도 접촉하여 위치한다는 점이다.
소스 도전층(66b)상에는, 그 사이의 산화막(79)으로 플로팅 게이트 전극(80), 다층막(81), 컨트롤 게이트 전극(82)이 형성되어 있다. 더우기, 이러한 제8실시예에는 소위 오프셋 구조를 가지는 N+형 소스 확산 영역(203)이 구비되어 있다.
더욱 특히, 소스 확산 영역(203)은 채널 영역(65)의 방향으로 측벽 산화막(77b)위로 불거지지 않도록 형성되어 있다.
이렇게 구성되어진 제8실시예에 있어서, 소스 도전층(66b)의 방향으로 소스 도전층(66b)과 겹치는 플로팅 게이트 전극의 부분으로부터 전자를 뽑아낼 수 있다.
더욱 특히, 데이터의 소거시 컨트롤 게이트 전극(82)에 0V를 인가하고 소스 도전층(66b)에 10~12V의 고전압을 인가하는 것에 의해서, 산화막(79)을 통하여 플로팅 게이트 전극(80)으로부터 소스 도전층(66b)으로 전자를 뽑아낼 수 있다.
소스 도전층(66b)과 플로팅 게이트 전극(80) 사이에서 소거 동작을 행하기 때문에, 종래와 같이 소스 확산 영역(203)과 플로팅 게이트 전극(80)을 서로 겹치게 할 필요가 없다. 따라서, 제8실시예에 있어서, 소스 확산 영역(203)은 소위 오프셋 구조를 가질 수 있다.
소스 확산 영역(203)의 오프셋 구조로 인하여, 소스 확산 영역(203)의 근방에서 발생하는 밴드간 터널링은 채널 영역(65)상에 위치하는 플로팅 게이트 전극(80)의 바로 아래의 위치에 위치하지 않는다. 이것에 의해, 밴드간 터널링에 의해서 발생하는 홀은 채널 영역(65)의 산화막(79)으로 도입되지 않게 된다.
그 결과, 데이터의 소거시에 발생할 수 있는 인듀어런스 특성의 열화를 효과적으로 방지할 수 있다.
결과적으로, 플로팅 게이트 전극(80)과 소스 도전층(66b)의 겹치는 부분의 면적을 증가시킴으로써 양호한 소거 특성을 용이하게 얻을 수 있다.
이러한 제8실시예에서, 제7실시예와 유사한 소스 확산 영역(203)상에 소스 도전층(66b)을 형성함으로써, 소자의 미세화에 수반하여 소스 확산 영역(203)의 사이즈가 감소되더라도 소스 확산 영역(203)의 레지스턴스가 증가하는 것을 효과적으로 방지할 수 있게 된다.
[실시예 9]
제39도는 본 발명의 제9실시예의 플래시 EEPROM의 메모리셀 부분을 표시하는 단면도이다.
제39도를 참조하여, 제9실시예의 플래시 EEPROM은 채널 영역(65)상에 형성되고 또한 드레인 도전층(66a)상에 접촉하여 위치하는 약 100Å 두께의 산화막(89)을 구비한다.
드레인 도전층(66a)위에, 그 사이의 산화막(89)으로 플로팅 게이트 전극(90), 다층막(91), 컨트롤 게이트 전극(92)이 형성되어 있다. 또한 소위 오프셋 구조를 가지는 드레인 확산 영역(202)이 형성되어 있기도 하다.
제9실시예에서, 플로팅 게이트 전극(90)과 드레인 도전층(66a)을 그 사이의 산화막(89)으로 겹치게 함으로써, 드레인 도전층(66a)과 플로팅 게이트 전극(90)의 겹치는 부분에서 데이터의 기록 동작이 행하여질 수 있다.
더욱 특히, 컨트롤 게이트 전극(92)에 약 10~15V의 전압을 인가하는 것에 의해서 그리고 드레인 도전층(66a)에 약 6~8V의 전압을 인가하는 것에 의해서, 드레인 도전층(66a)으로부터 플로팅 게이트 전극(90)으로 F-N 전류에 의해서 전자를 주입한다.
상술한 것처럼, 제9실시예에는, 플로팅 게이트 전극(90)과 드레인 도전층(66a)의 겹치는 부분에서 기록 동작을 행함으로써, 종래와 같이 채널 영역(65)상에 위치하는 플로팅 게이트 전극(90)으로 드레인 확산층(202)을 겹치게 할 필요는 없게 된다.
더욱 특히, 채널 영역(65b)의 근방에 위치하는 드레인 확산 영역(202)의 단부가 채널 영역(65)의 방향으로 측벽 산화막(77a)위에 불거지게 되도록 할 필요가 없다.
상술한 드레인 확산 영역(202)의 오프셋 구조로 인하여, 비선택셀 내의 전계는 데이터의 기록시 채널 영역(65)상에 위치하는 플로팅 게이트 전극(90)의 바로 아래의 위치에 집중하지 않게 된다.
이것에 의하여, 밴드간 터널링에 의해서 발생하는 홀은 채널영역(65)내의 플로팅 게이트 전극(90)의 바로 아래에 위치하지 않게 된다.
그 결과, 밴드간 터너링에 의해서 발생하는 홀은 플로팅 게이트 전극(90)으로 도입되지 않게 되어, 밴드간 터널링에 의해서 발생될 수 있는 드레인 디스터브 현상을 효과적으로 방지할 수 있게 된다.
또한 드레인 확산 영역(202)의 오프셋 구조에 의해서, 채널 영역(65)상의 플로팅 게이트 전극(90)과 드레인 확산 영역(202) 사이의 전계는 약하게 된다.
이것에 의해서, F-N 터널링에 의해서 발생할 수 있는 드레인 디스터브 현상을 효과적으로 방지할 수 있다. 또한 이러한 제9실시예는 드레인 도전층(66b)과 플로팅 게이트 전극(90)의 겹치는 부분의 면적을 증대시키는 것에 의해서 양호한 기록 효과를 얻을 수 있다는 이점이 있다.
또한, 이러한 제9실시예에서는, 제7 및 제8실시예와 유사한 소스 확산 영역(63)상에 소스 도전층(66b)을 형성하기 때문에, 미세화에 따라서 소스 확산 영역(63)의 사이즈가 감소되더라도 소스 확산 영역(63)의 레지스턴스가 증대하는 것을 방지할 수 있다.
[실시예 10]
제40도는 본 발명의 제10실시예의 플래시 EEPROM의 메모리셀 부분을 표시한 단면도이다.
제40도를 참조하여, 제10실시예의 플래시 EEPROM은 상술한 제8실시예 및 제9실시예의 결합에 대응하는 구조를 가진다. 즉, 채널 영역(65)상에 위치하는 약 100Å 정도의 두께를 가진 산화막(109)은 드레인 도전층(66a) 및 소스 도전층(66b)상에 접촉하여 형성되어 있기도 하다.
드레인 도전층(66a) 및 소스 도전층(66)의 위에, 플로팅 게이트 전극(110), 다층막(111), 컨트롤 게이트 전극(112)이 그 사이의 산화막(109)으로 형성되어 있다. 드레인 확산 영역(202)과 소스 확산 영역(203)의 양방 모두 오프셋 구조를 가진다.
상술한 구조에 의해서, 제10실시예는 제8실시예와 제9실시예에 의해서 얻어지는 양방의 이점들을 획득할 수 있다.
더욱 특히, 소스 확산 영역(203)의 오프셋 구조로 인하여, 밴드간 터널링에 의해서 발생하는 홀이 채널 영역(65)상의 산화막(109)으로 주입되는 것을 효과적으로 발생하는 홀이 채널 영역(65)상의 산화막(109)으로 주입되는 것을 효과적으로 방지할 수 있으므로, 데이터의 소거시 발생할 수 있는 인듀어런스 특성의 열화를 경감시킬 수 있게 된다.
더우기, 드레인 확산 영역(202)의 오프셋 구조에 의해서, 데이터의 기록시에 밴드간 터널링에 의해 비선택셀내에서 발생하는 홀이 전하 축적 전극으로 주입되는 것을 효과적으로 방지할 수 있으며, 채널 영역(65)상의 플로팅 게이트 전극(110)과 드레인 확산 영역(202)사이의 전계를 약하게 할 수 있다.
그 결과, 밴드간 터널링에 의해서 발생할 수 있는 드레인 디스터브 현상 및, F-N 터널링에 의해서 발생할 수 있는 드레인 디스터브 현상을 효과적으로 방지할 수 있다.
더우기, 소스 확산 영역(203)상에 소스 도전층(66b)을 형성함으로써, 소자의 미세화에 수반하여 소스 확산 영역(203)의 사이즈가 저감된다 하더라도 소스 확산 영역(203)의 레지서턴스의 증대를 경감시킬 수 있다.
이것에 의해, 레지스턴스의 상승에 의하여 신호가 지연하는 것을 방지할 수 있다.
제41도-제46도는 제10실시예의 플래시 EEPROM의 제조 프로세스를 표시하는 단면도이다.
제40-제46도를 참조하여 제10실시예의 플래시 EEPROM의 제조 프로세스가 이하에 설명될 것이다.
우선, 제41도에 표시되는 것처럼, P형 실리콘 기판(61)의 주표면상의 소정 영역상에 웰 영역과 소자 분리 산화막(도시되지 않음)을 형성한다.
P형 실리콘 기판(65)의 주표면상에 CVD법을 사용하여 약 500~2000Å의 두께를 가진 폴리실리콘층(66)을 형성한다. 50KeV와 4×1015/㎠의 조건하에서 폴리실리콘층(66)으로 비소를 주입한다.
다음에, 제42도에 표시되는 것처럼, 포토리소그래피와 이방성 에칭 기술을 사용하여 폴리실리콘층(66)(제41도 참조)을 패터닝하는 것에 의해서 드레인 도전층(66a)과 소스 도전층(66b)을 형성한다.
제43도에 표시되는 것처럼, 전면상에 CVD법을 사용하여 약 1000Å 정도의 두께를 가지는 산화막(도시되지 않음)을 형성한 후, 리액티브 에칭을 행하여 측벽 산화막(77a)과 (77b)을 형성한다.
제44도에 표시된 것과 같이, 열처리가 수행되어 드레인 도전층(66)과 소스 도전층(66b)으로부터 비소를 확산시킴으로써, 채널 영역(65) 근방의 드레인 확산 영역(202)과 소스 확산 영역(203)의 단부가 측벽 산화막(77a)과 (77b)의 위로 불거지지 않는 상태에서 드레인 확산 영역(202) 및 소스 확산 영역(203)을 형성한다. 따라서, 드레인 확산 영역(202)과 소스 확산 영역(203)은 소위 오프셋 구조를 가진다.
이는, 예를 들어 열처리 조건을 제어하는 것에 의해서 용이하게 실현될 수 있다.
다음에, 전면상에 약 100Å 정도의 두께를 가지는 산화층(109a), 약 1500Å 정도의 두께를 가지는 폴리실리콘층(110a), 산화막과 질화막으로 된 다층막(111a), 약 1500Å 정도의 두께를 가지는 폴리실리콘층(112a)을 순차 형성한다.
폴리실리콘층(112a)상의 소정 영역상에 레지스트(113)를 형성한다. 레지스트(113)를 마스크로 사용하여, 폴리실리콘층(112a), 다층막(111a), 폴리실리콘층(110a), 산화층(109a)을 패터닝하기 위해 이방성 에칭이 행하여진다.
이것에 의해, 제45도에 표시되는 것과 같이 산화막(109), 플로팅 게이트 전극(110), 다층막(111), 컨트롤 게이트 전극(112)을 형성한다.
제46도에 표시되는 것과 같이, 전면상에 약 5000~15000Å 정도의 두께로 평탄화된 면을 가지는 층간 절연막(73)을 형성한 후, 컨택트홀(73a)을 형성한다.
최종적으로, 제40도에 표시된 것과 같이, 약 500Å 정도의 두께를 가지는 TiN막(74)과 약 10000Å 정도의 두께를 가지는 알루미늄 합금 배선층(75)을 형성한다. 이러한 방법에 의해서, 제10실시예의 플래시 EEPROM을 완성한다.
[실시예 11]
제47도는 본 발명의 제11실시예의 플래시 EEPROM의 메모리셀 부분을 표시하는 단면도이다.
제47도를 참조하여, 제11실시예의 플래시 EEPROM은 제7실시예의 플래시 EEPROM과 기본적으로 동일한 구조를 가진다. 그러나, 제11실시예에 있어서, 채널 영역(65)은 요철을 가지는 표면 영역(65a)을 구비한다. 요철(즉, 표면조잡)은 약 200~300Å 정도의 범위내이다.
채널 영역(65)의 표면 영역(65a)을 불규칙하게 함으로써 요철을 형성하는 볼록부에서 전계의 집중이 촉진되어, 수직 전계가 증가하게 된다.
이것에 의해 소거 동작시 플로팅 게이트 전극(120)으로부터 전자를 뽑아내기 쉽게 되며, 기록 동작시 플로팅 게이트 전극(120)으로 전자의 점프가 용이하게 된다. 그 결과, 기록 및 소거 효율이 향상될 수 있다.
제48도는 제47도에 표시된 제11실시예의 플래시 EEPROM의 제조 프로세스를 표시하는 단면도이다.
제48도를 참조하여, 채널 영역(65)의 표면 영역(65a)의 요철은 레지스트(102)를 마스크로 사용하여 드레인 도전층(66a)과 소스 도전층(66b)을 에칭에 의해서 패터닝할 경우에 형성된다.
더욱 특히, 드레인 도전층(66a)과 소스 도전층(66b)은 레지스트를 마스크로 하여 오버에칭되어 채널 영역(65)의 표면 영역(65a)을 의도적으로 에칭한다. 이것에 의해, 요철을 용이하게 형성할 수 있다.
오버 에칭 이외에 요철을 형성하는 방법의 예로써, 채널 영역(65)의 표면 영역(65a)이 플라즈마에 노출되어질 수 있다. 따라서 채널 영역(65)의 표면 영역(65a)은 플라즈마에 노출되어진다.
더욱 특히, 채널 영역(65)의 표면 영역(65a)을 약 10분동안 800W에서 O2플라즈마와 CF4플라즈마에 노출시키는 것에 의해서, 약 200~300Å 정도의 표면 조잡을 가지는 요철을 용이하게 형성할 수 있다.
[실시예 12]
제49도는 본 발명의 제12실시예의 플래시 EEPROM의 메모리셀 부분을 표시하는 단면도이다.
제49도를 참조하여, 제12실시예는 제27도에 표시된 제7실시예의 플래시 EEPROM과 기본적으로 동일한 구조를 가진다.
그에 부가하여, 제12실시예에는 채널 영역(65)의 표면 영역상에 형성된 N형 불순물층(125)과 N형 불순물층(125)의 아래에 형성된 P형 불순물층(126)이 포함된다.
이러한 구조에 의하여, N형 불순물층(125)과 N-형 소스 확산 영역(64) 사이의 경계 영역에 고전계가 인가되지 않으므로 이러한 경계에서 밴드간 터널링이 발생하는 것을 효과적으로 방지한다.
이것에 의하여 데이터의 소거시 발생하는 밴드가 터널링 장체가 종래에 비해서 경감된다.
N형 불순물층(125)의 존재에 의하여, 고전계를 수신하는 영역은 N형 불순물층(125) 아래의 P형 불순물층(126)과 N-형 소스 확산 영역(64) 사이의 경계 영역으로 이동한다.
이것에 의해, N형 불순물층(125)하의 위치에서 밴드간 터널링이 발생하여, 밴드간 터널링의 발생 위치에서부터 산화막(69)까지의 거리가 종래에 비하여 증가한다.
그 결과, 데이터의 소거시 밴드간 터널링에 의해서 발생하는 홀이 산화막(69)에 의해서 트랩되는 것을 효과적으로 방지할 수 있다. 따라서, 데이터의 소거시 산화막(69)의 질이 열화하지 않으며, 플로팅 게이트 전극(70)에서 전자를 뽑아내기 어렵다는 불편도 방지된다.
결국, 데이터의 소거시 인듀어런스 특성의 열화를 효과적으로 방지할 수 있게 된다.
N형 불순물층(125)의 아래에 P형 불순물층(126)을 형성하는 것에 의하여 기록 특성의 저하를 효과적으로 방지할 수 있다.
더욱 특히, N형 불순물층(125)을 커버하는 P형 불순물층(126)을 형성하고 P형 불순물층(126)의 불순물의 농도를 높게하는 것에 의하여, P형 불순물층(126)과 드레인 확산 영역(62) 사이의 경계 영역에 있어서 고전계를 발생시킬 수 있다.
이것에 의해, 아발랑슈 현상이 촉진되어 기록 효율을 향상시킬 수 있다. 따라서, N형 불순물층(125)을 설치함으로써 발생할 수 있는 기록 효율의 저하를 효과적으로 방지할 수 있다.
더우기, 제12실시예에 있어서, 제7-제11실시예와 유사하게, 소스 확산 영역(63)상에 소스 도전층(66b)을 형성하기 때문에, 소자의 미세화에 따라서 소스 확산 영역(63)의 사이즈가 감소되더라도 소스 확산 영역(63)의 레지스턴스의 증대를 효과적으로 방지할 수 있다.
제50-56도는 제49도에 표시된 제12실시예의 플래시 EEPROM의 제조 프로세스를 표시하는 단면도이다.
제49-56도를 참조하여, 제12실시예의 플래시 EEPROM의 제조 프로세스를 이하에 설명하겠다.
우선, 제50도에 표시된 것과 같이, P형 실리콘 기판(61)의 주표면상의 소정 영역상에 웰 영역과 소자 분리 산화막(도시하지 않음)을 형성한다.
채널 주입이 행하여져 베리드 채널을 형성한다.
더욱 특히, 1012/㎠ 이하와 10KeV의 조건하에서 비소를 이온주입하고, 1013/㎠ 이하와 50KeV의 조건하에서 붕소를 이온주입한다.
제51도에 표시된 것과 같이, CVD법이 사용되어 약 500~200Å 정도의 두께를 가지는 폴리실리콘층(66)을 형성한다. 50KeV와 4×1015/㎠의 조건하에서 폴리실리콘층(66)으로 비소를 이온주입한다.
제52도에 표시되는 것처럼, 폴리실리콘층(66)상에 채널 영역과 드레인 확산 영역을 형성하게 될 영역들을 커버하는 레지스트(101)를 형성한다. 레지스트(101)를 마스크로 하여, 1014/㎠ 이하와 50KeV의 조건하에서 폴리실리콘층(66)으로 인을 주입한다.
그후, 레지스트(101)를 제거한다.
제53도에 표시되는 것처럼, 폴리실리콘층(66)(제52도 참조)의 전표면상에 약 2000Å 정도의 두께를 가지는 실리콘 산화층(도시하지 않음)을 형성하고 나서, 실리콘 산화층상의 소정 영역내에 레지스트(102)를 형성한다.
레지스트(102)를 마스크로 하여, 실리콘 산화층과 폴리실리콘층(66)상에 이방성 에칭을 행함으로써, 드레인 도전층(66a), 소스 도전층(66b), 층간 절연막(68a)과 (68b)을 형성한다.
그후, 레지스트(102)를 제거한다.
제54도에 표시되는 것과 같이, 전 표면상에 약 1000Å 정도의 두께를 가지는 실리콘 산화층(도시되지 않음)을 형성하고 나서, 실리콘 산화층상에 이방성 에칭이 수행되어 측벽 산화막(67a)와 (67b)을 형성한다.
다음에, 열처리가 수행되어 드레인 도전층(66a)로부터 비소를 확산시키고 소스 도전층(66b)으로부터 비소와 인을 확산시킨다. 이것에 의해, N+형 드레인 확산 영역(62), N+형 소스 확산 영역(63), N-형 소스 확산 영역(64)을 형성한다.
이와 동시에, 제50도를 참조하여 이미 설명된 프로세스내로 주입된 이온을 활성화하고 나서, N+형 불순물층(125)과 P형 불순물층(126)을 활성화한다.
제55도에 표시된 것과 같이, 채널 영역상에 약 100Å 정도의 두께를 가지는 산화막(69)을 형성한다.
산화막(69), 측벽 산화막(67a)와 (67b), 층간 절연막(68a)와 (68)의 위를 따라서 연장하는 플로팅 게이트 전극(70)을 형성하도록 폴리실리콘층이 구비되어진다. 플로팅 게이트 전극(70)상에는 약 200Å 정도의 두께를 가지는 다층막(71)이 구비되며 질화막과 산화막으로 형성되어진다.
제56도에 표시되는 것과 같이, 전 표면상에는 약 5000~15000Å 정도의 두께를 가지는 층간 절연막(73)이 형성된다.
그후, 층간 절연막(73)의 상부 표면을 평탄화하도록 열처리가 행해진다.
그후, 층간 절연막(73a)와 (68c)내에 컨택트홀(73a)와 (68c)을 각각 형성한다.
최종적으로, 제49도에 표시되는 것과 같이, 약 500Å 정도의 두께를 가지는 TiN막이 형성되어 컨택트홀(68c)와 (73a)내에서 드레인 도전층(66a)에 전기적으로 접속된다.
TiN막(74)상에는 약 10000Å 정도의 두께로 알루미늄 배선층(75)이 형성된다. 이러한 방법으로, 제12실시예의 플래시 EEPROM을 완성한다.
여기에 이미 기술된, 본 발명의 한 국면의 반도체 기억 장치에 따르면, 채널 영역내에 위치하는 제1도전형의 반도체 기판의 주표면상에 제2도전형의 제3의 불순물 영역을 형성함으로써, 데이터의 소거시 제3의 불순물 영역 및 소스 영역, 즉, 제1 또는 제2의 불순물 영역 사이의 경계 영역에 고전계가 인가되지 않아서, 경계 영역내의 밴드간 터널링을 효과적으로 방지할 수 있게 된다.
따라서, 데이터의 소거시에 발생할 수 있는 밴드간 터널링 그 자체는 종래에 비하여 경감되며, 제3의 불순물 영역, 즉, 제1의 유전체막으로부터 떨어진 영역에서 밴드간 터널링이 발생한다.
그 결과, 데이터의 소거시에 밴드간 터널링에 의해서 발생하는 홀이 제1의 유전체막에서 트랩되는 것을 효과적으로 방지할 수 있다.
이것에 의해, 데이터의 소거시 제1의 유전체막의 막질이 열화하지 않으며, 전하 축적 전극으로부터 전자를 뽑아내기 어렵다는 불편 또한 방지될 수 있다.
제3의 불순물 영역은 데이터의 기록시 비선택셀내의 제3의 불순물 영역 및 드레인 영역, 즉, 제1 또는 제2의 불순물 영역사이의 경계 영역에서 발생할 수 있는 밴드간 터널링을 경감시켜서, 데이터의 기록시 비선택셀내의 밴드간 터널링에 의한 드레인 디스터브 현상을 경감할 수 있게 된다.
더우기, 이러한 국면의 반도체 기억 장치에서, 제1 및 제2의 불순물 영역중의 적어도 하나는 전하 축적 전극과 겹치지 않는다.
이것에 의하여 데이터의 기록시 비선택셀내의 제1 또는 제2의 불순물 영역으로 형성된 전하 축적 전극과 드레인 영역 사이의 전계가 종래에 비하여 감소됨으로써, F-N 터널링에 의해서 발생할 수 있는 드레인 디스터브 현상을 효과적으로 방지할 수 있게 된다.
제1 및 제2의 불순물 영역중의 적어도 하나가 전하 축적 전극과 겹치지 않기 때문에, 비선택셀내의 전계는 전하 축적 전극의 바로 아래의 위치에 집중하지 않으며, 밴드간 터널링에 의해서 발생하는 홀은 전하 축적 전극의 바로 아래에 위치하지 않는다.
이는 밴드간 터널링에 의해서 발생하는 홀이 전하 축적 전극으로 주입되는 것을 방지하여, 밴드간 터널링에 의해서 발생할 수 있는 드레인 디스터브 현상을 효과적으로 방지한다.
본 발명의 다른 국면의 반도체 기억 장치에 의하면, 채널 영역에 위치하는 제1도전형의 반도체 기판의 주표면상에 제2도전형의 제3의 불순물 영역이 형성된다.
따라서, 전하 축적 전극으로부터 전자를 뽑아내기 어렵게 되는 불편을 방지할 수 있으며, 데이터의 기록시에 비선택셀내에서 발생하는 밴드간 터널링에 의한 디스터브 현상을 경감시키는 것이 가능한다.
제2도전형의 제3의 불순물 영역하에는 제1도전형의 제4의 불순물 영역이 형성된다.
따라서, 제3의 불순물 영역하에 채널 영역이 위치함으로써 전하축적 전극으로부터 채널 영역으로의 전계가 약하게 되는 경우라도, 제4의 불순물 영역내의 불순물의 집중이 증가하는 것에 의해서 아발랑슈 현상을 촉진하여, 데이터의 기록시에 기록 효율이 저하하는 것을 효과적으로 방지할 수 있게 된다.
제4의 불순물 영역은 제1 및 제2의 불순물 영역 사이의 접합 깊이보다 얕은 깊이에서 형성되기 때문에, 제3의 불순물 영역의 깊이는 그에 비례하여 감소된다.
이는 전하 축적 전극으로부터 제3의 불순물 영역하에 위치하는 채널 영역으로 인가된 전계가 약하게 되는 것을 효과적으로 방지한다. 따라서, 전하 축적 전극으로부터의 제어가 불가능한 소위 펀치 스루 현상을 효과적으로 방지할 수 있다.
즉, 이러한 국면에 따른 반도체 기억장치에 있어서, 펀치 스루 현상이 발생하는 것을 극력 방지하는 동시에, 데이터의 소거시에 전하 축적 전극으로부터 전자를 뽑아내기 어렵게 되는 현상(즉, 인듀어런스 특성의 열화)을 효과적으로 방지할 수 있다.
여전히 다른 국면의 반도체 기억 장치에 따르면, 소스 도전층은 소스 영역상에 접촉하여 형성되기 때문에, 소자의 미세화에 따라서 소스 영역의 사이즈가 저감되는 경우에도 복수의 메모리 트랜지스터에 공통적으로 형성되는 소스 영역의 레지스턴스의 증대가 효과적으로 방지되어진다. 따라서, 신호가 지연하는 불편을 방지할 수 있다.
채널 영역에 위치하는 반도체 기판의 주표면이 요철을 가지는 경우에, 요철을 형성하는 볼록부는 볼록부에서 전계가 집중하는 것을 촉진하며, 그 결과 수직 전계가 증가하게 된다. 이는 기록 동작시 전하 축적 전극으로 전하가 주입하는 것을 용이하게 하며, 또한 소거 동작시에 전하 축적 전극으로부터 전하를 뽑아내기가 쉽게 된다.
그 결과, 기록 효율 및 소거 효율이 향상될 수 있다.
채널 영역에 위치하는 반도체 기판의 주표면상에 제 도전형의 불순물 영역이 형성되는 경우에, 베리드 채널 구조를 완성함으로써, 불순물 영역과 소스 영역 사이의 경계 영역에 고전계가 인가되지 않게 된다.
그 결과, 밴드간 터널링의 발생이 경감되고, 밴드간 터널링으로 인해서 발생하는 홀이 제1의 유전체막에 의해서 트랩되는 것이 효과적으로 방지된다.
여전히 다른 국면의 반도체 기억 장치에 따르면, 소스 도전층은 소스 영역상에 접촉하여 형성되고 전하 축적 전극은 소스 도전층의 위에 그 사이의 제1의 유전체막으로 형성되기 때문에, 소스 도전층과 전하 축적 전극의 겹치는 부분에서 소거 동작을 행할 수 있다. 겹치는 부분의 면적은 자유로이 설정될 수 있기 때문에, 겹치는 부분의 면적을 증가시킴으로써 양호한 소거 특성을 얻을 수 있다.
더우기, 소스 도전층과 전하 축적 전극의 겹치는 부분에서 소거 동작을 행하도록 구성하는 것에 의해, 종래와 같이 채널 영역상에서 소스 영역과 전하 축적 전극을 겹치도록 형성할 필요가 없으며, 오프셋 구조를 사용할 수 있다.
결과적으로, 밴드간 터널링은 채널 영역상의 제1의 유전체막으로부터 떨어진 위치에서 발생한다. 이것에 의해, 데이터의 소거시에 밴드간 터널링으로 인해서 발생하는 홀이 제1의 유전체막에 의해서 트랩되는 것이 효과적으로 방지되며, 따라서 인듀어런스 특성이 열화하는 것을 방지할 수 있게 된다.
본 발명의 더한 국면의 반도체 기억 장치에 따르면, 드레인 도전층은 드레인 영역상에 접촉하여 형성되며, 제1의 유전체막은 드레인 영역상에 그 사이의 제1의 유전체막으로 형성된다. 따라서, 데이터의 기록은 드레인 도전층과 전하 축적 전극의 겹치는 부분에서 수행된다.
겹치는 부분의 면적은 자유로이 설정될 수 있기 때문에, 겹치는 부분의 면적을 증가시킴으로써 양호한 기록 특성을 얻을 수 있다.
동시에, 드레인 영역은 소위 오프셋 구조를 가짐으로써 비선택셀내의 전계는 데이터의 기록시 채널 영역상의 전하 축적 전극의 바로 아래의 위치에서 집중하지 않게 된다. 따라서, 밴드간 터널링에 의해서 발생하는 홀은 전하 축적 전극의 바로 아래에 위치하지 않는다.
이것에 의해, 밴드간 터널링에 의해서 발생하는 홀이 전하 축적 전극으로 주입되는 것이 방지되며, 밴드간 터널링에 의해서 발생할 수 있는 드레인 디스터브 현상은 효과적으로 방지된다.
또한, 채널 영역상의 전하 축적 전극과 드레인 영역 사이의 전계는 약하게 되어, F-N 터널링에 의해서 발생할 수 있는 드레인 디스터브 현상을 효과적으로 방지할 수 있게 된다.
본 발명의 한 국면의 반도체 기억 장치의 제조 방법에 따라, 전하 축적 전극과 제어 전극의 측벽상에 측벽 절연막을 형성하고, 제어 전극과 측벽 절연막을 마스크로 하여, 제2도전형의 불순물을 반도체 기판으로 도입하는 것에 의해서 제2 및 제3의 불순물 영역중의 하나를 형성한다. 따라서, 전하 축적 전극과 겹치지 않고 제2 또는 제3의 불순물 영역을 용이하게 형성할 수 있다.
이것에 의해, 데이터의 기록시 비선택셀내의 전하 축적 전극과 드레인 영역, 즉, 제2 또는 제3의 불순물 영역 사이의 전계는 종래에 비하여 약하게 되어 F-N 터널링에 의해서 발생할 수 있는 드레인 디스터브 현상을 효과적으로 방지할 수 있다.
더우기, 전하 축적 전극의 바로 아래의 위치에 비선택셀내의 전계가 집중하지 않게 되어, 밴드간 터널링에 의해서 발생하는 홀은 전하 축적 전극의 바로 아래의 위치에 위치하지 않게 된다.
이는 밴드간 터널링에 의해서 발생하는 홀이 전하 축적 전극으로 도입하는 것을 방지하며, 그에 의해서 밴드간 터널링에 의해서 발생할 수 있는 드레인 디스터브 현상을 효과적으로 방지한다.
더우기, 이러한 국면의 반도체 기억 장치의 제조 방법에 따르면, 제2도전형의 불순물을 제1도전형의 반도체 기판의 주표면상으로 도입함으로써 제1의 불순물 영역을 형성하여, 제1의 불순물 영역은 최종적으로 완성되어질 메모리셀의 채널 영역의 표면상에 형성되어진다.
따라서, 제1의 불순물 영역과 소스 영역, 즉, 제2 또는 제3의 불순물 영역 사이의 경계 영역에 고전계가 인가되지 않으며, 따라서 이 영역에서 밴드간 터널링이 발생하는 것을 효과적으로 방지할 수 있게 된다.
이것에 의해, 전하 축적 전극으로부터 전자를 뽑아내기 어렵게 되고 밴드간 터널링의 발생으로 인해서 야기되는 현상을 효과적으로 방지할 수 있다.
여전히 더한 국면의 반도체 기억 장치의 제조 방법에 따르면, 제1의 불순물 영역은 제2도전형의 불순물을 제1도전형의 반도체 기판의 주표면상으로 도입하는 것에 의해서 형성되기 때문에, 제1의 불순물 영역은 최종적으로 형성되어질 메모리셀의 채널 영역의 표면 영역상에도 형성된다.
이것에 의해서, 데이터의 소거시에 전자를 뽑아내기 어렵게 되고 밴드간 터널링의 발생으로 인해서 야기되는 현상을 효과적으로 방지할 수 있으며, 또한 밴드간 터널링에 의한 드레인 디스터브 현상을 경감시킬 수 있다.
더우기, 제1의 불순물 영역을 커버하는 제1도전형의 제2의 불순물 영역은 제1의 불순물 영역이 형성되어지는 영역보다 깊은 영역에서 형성된다.
이에 의해서 제1의 불순물 영역의 형상에 의해서 수반되는 베리드 채널 구조에 기인하는 기록 효율의 저하를 유효하게 방지할 수 있다.
제2의 불순물 영역은 제3 및 제4의 불순물 영역의 사이의 접합 깊이보다 얕은 깊이에 위치한다.
이에 비례하여, 제1의 불순물 영역은 더 얕은 위치에 위치하여, 전하 축적 전극으로부터 제1의 불순물 영역하에 위치하는 채널까지의 전계의 강도가 저감하는 것을 효과적으로 방지한다. 따라서, 전하 축적 전극으로부터의 제어가 불가능한 소위 펀치 스루 현상을 효과적으로 방지할 수 있다.
여전히 더한 국면의 반도체 기억 장치의 제조 방법에 따르면, 소스 도전층은 소스 영역이 형성되는 영역상에 접촉하여 형성되기 때문에, 소자의 미세화에 수반하여 소스 영역의 사이즈가 감소되더라도 소스 영역의 레지스턴스 증대가 효과적으로 방지될 수 있는 반도체 장치를 용이하게 제조할 수 있다.
여전히 다른 국면의 반도체 기억 장치의 제조 방법에 따르면, 소스 영역이 형성되는 영역상에 소스 도전층을 형성하고, 드레인 영역이 형성되는 영역상에 드레인 도전층을 형성하고, 채널 영역 및 소스 도전층 및 드레인 도전층상에 그 사이의 제1의 유전체막으로 전하 축적 전극을 형성한다.
이것에 의해, 소스 도전층과 전하 축적 전극의 겹치는 부분에서 데이터의 소거를 행하고, 드레인 도전층과 전하 축적 전극의 겹치는 부분에서 데이터의 기록을 행한다.
동시에, 소스 및 드레인 영역은 소위 오프셋 구조를 가지기 때문에, 데이터의 소거시에는 인듀어런스 특성의 열화를 방지할 수 있고 데이터의 기록시에는 드레인 디스터브 현상을 방지할 수 있는 반도체 기억 장치를 용이하게 제조할 수 있다.
본 발명이 상세히 설명되고 기술되었다 하더라도, 이는 설명과 예시만에 의한 것이며 본 발명의 범위는 계류된 청구항의 용어에 의해서만 한정된다는 것은 명백한 것이다.

Claims (22)

  1. 전하 축적 전극(5)과 제어 전극(7)을 가지며 전기적으로 정보의 기록 및 소거가 가능한 적층 게이트형의 반도체 기억장치에 있어서, 주표면을 가지는 제1도전형의 반도체 기판(1)과; 상기 반도체 기판의 상기 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하고, 적어도 하나가 상기 채널 영역상에 위치하는 상기 전하 축적 전극과 겹치지 않고 형성되는 제2도전형의 제1 및 제2의 불순물 영역(9,10)과; 상기 채널 영역에 위치하는 상기 반도체 기판의 상기 주표면상에 형성된 제2도전형의 제3의 불순물 영역(3)을 포함하는 것을 특징으로 하는 적층 게이트형의 반도체 기억장치.
  2. 제1항에 있어서, 상기 제3의 불순물 영역하에 위치하고, 상기 제1 및 제2의 불순물 영역 사이의 접합면의 깊이보다 얕은 영역에 형성되는 제1도전형의 제4의 불순물 영역(2)을 부가하여 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 제1 및 제2의 불순물 영역 사이에서 소스 영역을 형성하는 영역을 커버하고, 상기 소스 영역을 형성하는 상기 영역내의 불순물 농도보다 적은 불순물 농도를 가지는 제2도전형의 제5의 불순물 영역(21)을 부가하여 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 제1 및 제2의 불순물 영역 사이에서, 드레인 영역을 형성하는 영역을 커버하는 제1도전형의 제6의 불순물 영역(31)을 부가하여 구비하는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 제1 및 제2의 불순물 영역 사이에서, 드레인 영역을 형성하는 영역을 커버하는 제1도전형의 제6의 불순물 영역(31)을 부가하여 구비하는 것을 특징으로 하는 반도체 기억장치.
  6. 주표면을 가지는 제1도전형의 반도체 기판(1)과; 상기 반도체 기판의 상기 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 제1 및 제2의 불순물 영역(9,10)과; 상기 채널 영역에 위치하는 상기 반도체 기판의 상기 주표면상이 형성된 제2도전형의 제3의 불순물 영역(3)과; 상기 제3의 불순물 영역하에 형성되고 상기 제1 및 제2의 불순물 영역과 상기 반도체 기판 사이의 접합면의 깊이보다 작은 깊이에서 상기 반도체 기판과의 접합면을 가지는 제1도전형의 제4의 불순물 영역(2)과; 상기 제3의 불순물 영역상에 그 사이의 제1의 유전체막으로 형성된 전하 축적 전극(5)과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막(6)으로 형성된 제어전극(7)을 구비하는, 전기적으로 정보의 소거 및 기록이 가능한 적층 게이트형의 반도체 기억장치.
  7. 제6항에 있어서, 상기 제1 및 제2의 불순물 영역 사이에서 소스영역을 형성하는 영역을 커버하고 상기 소스 영역을 형성하는 상기 영역내의 불순물 농도보다 작은 불순물 농도를 가지는 제2도전형의 제5의 불순물 영역(21)을 부가하여 구비하는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항에 있어서, 상기 제1 및 제2의 불순물 영역 사이에서 드레인 영역을 형성하는 영역을 커버하는 제1도전형의 제6의 불순물 영역(31)을 부가하여 구비하는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 있어서, 상기 제1 및 제2의 불순물 영역 사이에서 드레인 영역을 형성하는 영역을 커버하는 제1도전형의 제6의 불순물 영역(31)을 부가하여 구비하는 것을 특징으로 하는 반도체 기억장치.
  10. 제1도전형의 반도체 기판의 주표면상으로 제2도전형의 불순물을 도입함으로써 제1의 불순물 영역(3)을 형성하는 공정과; 상기 반도체 기판의 상기 주표면의 소정 영역상에 그 사이의 제1의 유전체막(4)으로 전하 축적 전극(5)을 형성하는 공정과; 상기 전하 축적 전극상에 그 사이의 제2유전체막으로 제어전극(7)을 형성하는 공정과; 상기 전하 축적 전극 및 상기 제어 전극의 측벽상에 측벽 절연막(8)을 형성하는 공정과; 상기 제어 전극과 상기 측벽 절연막을 마스크로 사용하여, 제2도전형의 불순물을 상기 반도체 기판으로 도입함으로써, 적어도 하나가 상기 전하 축적 전극과 겹치지 않는 제2 및 제3의 불순물 영역(9,10)을 형성하는 공정을 포함하는 것을 특징으로 하는 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억장치의 제조방법.
  11. 제10항에 있어서, 상기 제1의 불순물 영역을 형성하는 상기 공정은 상기 제1의 불순물 영역하에 제1도전형의 제4의 불순물 영역(2)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  12. 제2도전형의 불순물을 제1도전형의 반도체 기판의 주표면상으로 도입함으로써 제1의 불순물 영역(3)을 형성하는 공정과; 제1도전형의 불순물을 상기 제1의 불순물 영역하의 영역으로 도입함으로써 상기 제1의 불순물 영역하의 제2의 불순물 영역(2)을 형성하는 공정과; 상기 반도체 기판의 상기 주표면의 소정 영역상에 그 사이의 제1의 유전체막(4)으로 전하 축적 전극(5)을 형성하는 공정과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막(6)으로 제어 전극(7)을 형성하는 공정과; 상기 제어 전극을 마스크로 사용하여 제2도전형의 불순물을 상기 반도체 기판으로 도입함으로써 제3 및 제4의 불순물 영역(9,10)을 형성하는 공정을 구비하는 반도체 기억장치의 제조 방법에 있어서, 상기 제2의 불순물 영역을 형성하는 상기 공정은 상기 제2의 불순물의 도입을 제어하는 공정을 포함함으로써 상기 제2의 불순물 영역 및 상기 반도체 기판 사이의 접합면이 상기 반도체 기판과 상기 제3 및 4의 불순물 영역 사이의 접합면의 깊이보다 얕은 깊이에 위치하게 되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  13. 주표면을 가지는 제1도전형의 반도체 기판(61)과; 상기 반도체 기판의 상기 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 소스 영역(63,203) 및 드레인 영역(62,202)과; 상기 소스 영역상에 접촉하여 형성된 소스 도전층(66b)과; 적어도 상기 채널 영역상에 그 사이의 제1의 유전체막(69,79,89,109,119)으로 형성된 전하 축적 전극(70,80,90,110,120)과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막(71,81,91,111,121)으로 형성된 제어 전극(72,82,92,112,122)을 구비하는 것을 특징으로 하는 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억장치.
  14. 제13항에 있어서, 상기 채널 영역에 위치하는 상기 반도체 기판의 상기 주표면(65a)이 요철을 가지는 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 요철은 200-300Å 정도의 범위내의 표면 윤곽을 가지는 것을 특징으로 하는 반도체 기억장치.
  16. 제13항에 있어서, 제2도전형의 불순물 영역(125)은 상기 채널 영역에 위치하는 상기 반도체 기판의 상기 주표면상에 형성되는 것을 특징으로 하는 반도체 기억장치.
  17. 주표면을 가지는 제1도전형의 반도체 기판(61)과; 상기 반도체 기판의 상기 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 소스 영역(203) 및 드레인 영역(62,202)과; 상기 소스 영역상에 접촉하여 형성된 소스 도전층(66b)과; 적어도 상기 채널 영역 및 상기 소스 도전층상에 접촉하여 형성된 제1의 유전체막(79,109)과; 제1의 유전체막상에 형성된 전하 축적 전극(80,110)과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막으로 형성된 제어 전극(81,111)을 구비하는 반도체 기억장치에 있어서, 상기 소스 영역은 상기 채널 영역(65)상의 상기 제1의 유전체막위에 위치하는 상기 전하 축적 전극의 부분과 겹치지 않는 것을 특징으로 하는 전기적으로 정보의 기록 및 소거가 가능한 반도체 기억장치.
  18. 제17항에 있어서, 드레인 도전층(66a)은 상기 드레인 영역상에 접촉하여 더욱 형성되고, 상기 제1의 유전체막(109)은 상기 드레인 도전층상에 접촉하여 더욱 형성되고, 상기 전하 축적 전극(110)은 상기 드레인 도전층상에 접촉하여 그 사이의 상기 제1의 유전체막으로 역시 형성되고, 상기 드레인 영역(202)은 상기 채널 영역상의 상기 제1의 유전체막에 위치하는 상기 전하 축적 전극의 부분과 겹치지 않는 것을 특징으로 하는 반도체 기억장치.
  19. 주표면을 가지는 제1도전형의 반도체 기억(61)과; 상기 반도체 기판의 상기 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는, 제2도전형의 소스 영역(63) 및 제2도전형의 드레인 영역(202)과; 상기 드레인 영역상에 접촉하여 형성된 드레인 도전층(66a)과; 상기 채널 영역과 상기 드레인 도전층상에 접촉하여 형성된 제1의 유전체막(89)과; 상기 제1의 유전체막상에 형성된 전하 축적 전극(90)과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막으로 형성된 제어 전극(91)을 구비하는 반도체 기억장치에 있어서, 상기 드레인 영역은 상기 채널 영역(65)상의 상기 제1의 유전체막위에 위치하는 상기 전하 축적 전극의 부분과 겹치지 않게 형성되는 것을 특징으로 하는 전기적으로 정보의 기록 및 소거가 가능한 반도체 기억장치.
  20. 제1도전형의 반도체 기판(61)의 주표면상에 소정 간격의 채널 영역(65)의 반대측에 위치하는 제2도전형의 소스 영역(62,203) 및 제2도전형의 드레인 영역(62,202)을 형성하는 공정과, 상기 소스 영역이 형성되는 영역상에 접촉하여 소스 도전층(66b)을 형성하는 공정과; 적어도 상기 채널 영역상에 그 사이의 제1의 유전체막(69,79,89,109,119)으로 전하 축적 전극(70,80,90,110,120)을 형성하는 공정과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막(71,8,191,111,121)으로 제어 전극(72,82,92,112,122)을 형성하는 공정을 포함하는 것을 특징으로 하는 전기적으로 정보의 기록 및 소거가 가능한 반도체 기억장치의 제조방법.
  21. 제20항에 있어서, 상기 채널 영역에 요철면(65a)을 제공하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  22. 제1도전형의 반도체 기판(61)의 주표면상에 소정 간격의 채널 영역(65)의 반대측에 위치하는 제2도전형의 소스 영역(203) 및 제2도전형의 드레인 영역(202)을 형성하는 공정과, 상기 소스 영역이 형성되는 영역상에 그리고 접촉하여 소스 도전층(66b)을 형성하는 공정과; 상기 드레인 영역이 형성되는 영역상에 접촉하여 드레인 도전층(66a)을 형성하는 공정과; 상기 채널 영역, 상기 소스 도전층 및 상기 드레인 도전층 상에 접촉하여 제1의 유전체막(109)을 형성하는 공정과; 상기 제1의 유전체막상에 전하 축적 전극(110)을 형성하는 공정과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막으로 제어 전극(112)을 형성하는 공정을 포함하는 반도체 기억장치의 제조방법에 있어서, 상기 소스 영역 및 상기 드레인 영역을 형성하는 상기 공정은 상기 채널 영역(65)상의 상기 제1의 유전체막(109)위에 위치하는 상기 전하 축적 전극의 부분과 겹치는 그의 부분을 제공하지 않고 상기 소스 영역 및 상기 드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 전기적으로 정보의 기록 및 소거가 가능한 반도체 기억장치의 제조방법.
KR1019940005386A 1993-03-19 1994-03-17 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억 장치 및 그의 제조방법 KR0126235B1 (ko)

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