KR940022872A - 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억장치 - Google Patents

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Abstract

반도체 기억 장치 및 그의 제조방법에 있어서, 데이터의 소거시에 발생할 수 있는 인듀어런스 특성의 열화와, 데이터의 기록시에 발생할 수 있는 드레인 디스터브 현상은 효과적으로 방지될 수 잇다. 반도체 기억 장치에 있어서, N형 불순물층(3)은 채널 영역에 위치하는 P형 실리콘 기판(1)이 주표면상에 형성된다.
이것에 의해서, 데이터의 소거시에 N형 불순물층(3)과 N형 소스 확산 영역(10) 사이의 경계 영역에 고전계가 인가되지 않기 때문에, 이 영역에서 밴드간 터널링이 발생하는 것을 효과적으로 방지하게 된다.
또한 이러한 반도체 기억 장치에 있어서, 드레인 확산 영역(9)은 그의 어떠한 부분도 플로팅 게이트 전극(5)과 겹치지 않는 오프셋 구조를 가진다.
따라서, 데이터의 기록시에 비선택셀내의 플로팅 게이트 전극(5)과 드레인 확산 영역(9)을 가로질러서 발생하는 전계는 종래에 비하여 약하게 되고, F-N터널링에 의한 드레인 디스터브 현상은 효과적으로 방지된다.

Description

전기적으로 정보의 소거 및 기록이 가능한 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 적층 게이트형의 플레시 EEPROM을 표시한 단면도이다. 제2도는 제1도에 표시한 제1실시예의 플래시 EEPROM의 메모리셀 부분을 표시하는 단면도이다. 제3도~제13도는 제1도에 표시한 제1실시예의 플래시 EEPROM의 제조 프로세스의 제1~제11공정을 표시하는 단면도이다.

Claims (22)

  1. 전하 축전 전극(5)과 제어전극(7)을 가지며 전기적으로 정보의 기록 및 소거가 가능한 적층 게이트형의 반도체 기억장치에 있어서, 주표면을 가지는 제1도전형의 반도체 기판(1)과; 상기 반도체 기판의 상기 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하고, 적어도 하나가 상기 채널 영역상에 위치하는 상기 전하 축전 전극과 겹치지 않고 형성되는 제2도전형이 제1 킹 제2의 불순물 영역(9,10)과; 상기 채널 영역에 위치하는 상기 반도체 기판의 상기 주표면상에 형성된 제2도전형의 제3의 불순물 영역(3)을 포함하는 것을 특징으로 하는 적층 게이트형의 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제3의 불순물 영역하에 위치하고, 상기 제1 및 제2으 불순물 영역 사이의 접합면의 깊이보다 얕은 영역에 형성되는 제1도전형의 제4의 불순물 영역(2)을 부가하여 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 제1및 제2의 불순물 영역 사이에서 소스 영역을 형성하는 영역을 커버하고, 상기 소스 영역을 형성하는 상기 영역내의 불순물 농도보다 적은 불순물 농도를 가지는 제2도전형의 제5의 불순물 영역(21)을 부가하여 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 제1및 제2의 불순물 영역 사이에서, 드레인 영역을 형성하는 영역을 커버하는 제1도전형의 제6의 불순물 영역(31)을 부가하여 구비하는 것을 특징으로하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 제1및 제2의 불순물 영역 사이에서, 드레인 영역을 형성하는 영역을 커버하는 제1도전형의 제6의 불순물 영역(31)을 부가하여 구비하는 것을 특징으로 하는 반도체 기억장치.
  6. 주표면을 가지는 제1도전형의 반도체 기판(1)과; 상기 반도체 기판의 상기 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 제1 및 제2의 불순물 영역(9,10)과, 상기 채널 영역에 위치하는 상기 반도체 기판의 상기 주표면상이 형성된 제2도전형의 제3의 불순물영역(3)과; 상기 제3의 불순물 영역하에 형성되고 상기 제1 및 제2의 불순물 영여과 상기 반도체 기판 사이의 접합면의 깊이보다 작은 깊이에서 상기 반도체 기판과의 접합면을 가지는 제1도전형의 제4의 불순물 영역(2)과; 상기 제3의 불순물 영역상에 그 사이의 제1의 유전체막으로 형성된 전하 축적 전극(5)과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막(6)으로 형성된 제어전극(7)을 구비하는 전기적으로 정보의 소거 및 기록이 가능한 적층 게이트형의 반도체 기억장치.
  7. 제6항에 있어서, 상기 제1 및 제2의 불순물 영역 사이에서 소스영역을 형성하는 영역을 커버하고 상기 소스 영역을 형성하는 상기 영역내의 불순물 농도보다 작은 불순물 농도를 가지는 제2도전형의 제5의 불순물 영역(21)을 부가하여 구비하는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항에 있어서, 상기 제1 및 제2의 불순물 영역 사이에서 드레인 영역을 형성하는 영역을 커버하는 제1도전형의 제6의 불순물 영역(31)을 부가하여 구비하는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 있어서, 상기 제1 및 제2의 불순물 영역 사이에서 드레인 영역을 형성하는 영역을 커버하는 제1도전형의 제6의 불순물 영역(31)을 부가하여 구비하는 것을 특징으로 하는 반도체 기억장치.
  10. 제1도전형의 반도체 기판의 주표면상으로 제2도전형의 불순물을 도입함으로써 제1의 불순물 영역(3)을 형성하는 공정과; 상기 반도체 기판의 상기 주표면의 소정 영역상에 그 사이의 제1의 유전체막(4)으로 전하 축적 전극(5)을 형성하는 공정과,; 상기 전하 축적 전극상에 그 사이의 제2유전체막으로 제어 전극(7)을 형성하는 공정과 ; 상기 전하 축적전극 및 상기 제어 전극의 측벽상에 측벽 절연막(8)을 형성하는 공정; 상기 제어 전극과 상기 측벽 절연막을 마스크로 사용하여 제2도전형의 불순물을 상기 반도체 기판으로 도입함으로써 적어도 하나가 상기 전하 축적 전극과 겹치지 않는 제2 및 제3의 불순물 영역(9,10)을 형성하는 공정을 포함하는 것을 특징으로 하는 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억장치의 제조방법.
  11. 제10항에 있어서, 상기 제1의 불순물 영역을 형성하는 상기 공정은 상기 제1의 불순물 영역하에 제1도전형의 제4의 불순물 영역(2)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  12. 제2도전형의 불순물을 제1도전형의 반도체 기판의 주표면상으로 도입함으로써 제1의 불순물 영역(3)을 형성하는 공정과; 제1도전형의 불순물을 상기 제1의 불순물 영역하의 영역으로 도입함으로써 상기 제1의 불순물 영역하의 제2의 불순물 영역(2)을 형성하는 공정과; 상기 반도체 기판의 상기 주표면의 소정 영역상에 그 사이의 제1의 유전체막(4)으로 전하 축적 전극(5)을 형성하는 공정과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막(6)으로 제어 전극(7)을 형성하는 공정과; 상기 제어 전극을 마스크로 사용하여 제2도전형의 불순물을 상기 반도체 기판으로 도입함으로써 제3 및 제4의 불순물 영역(9,10)을 형성하는 공정을 구비하는 반도체 기억장치의 제조방법에 있어서, 상기 제2의 불순물 영역을 형성하는 상기 공정은 상기 제2의 불순물의 도입을 제어하는 공정을 포함함으로써 상기 제2의 불순물 영역 및 상기 반도체 기판 사이의 접합면이 상기 반도체 기판과 상기 제3 및 4의 불순물 영역사이의 접합면의 깊이보다 얕은 깊이에 위치하게 되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  13. 주표면을 가지는 제1도전형의 반도체 기판(61)과; 상기 반도체 기판의 상기 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 소스 영역(63,203) 및 드레인 영역(62,202)과; 상기 소스 영역상에 접촉하여 형성된 소스 도전층(66b)과; 적어도 상기 채널 영역상에 그 사이의 제1의 유전체막(69,79,89,109,119)으로 형성된 전하 축적 전극(70,80,90,110,120)과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막(71,81,91,111,121)으로 형성된 제어 전극(72,82,92,112,122)을 구비하는 것을 특징으로하는 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억장치.
  14. 제13항에 있어서, 상기 채널 영역에 위치하는 상기 반도체 기판의 상기 주표면(65a)이 요철을 가지는 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 요철은 200-300Å 정도의 범위내의 표면 윤곽을 가지는 것을 특징으로 하는 반도체 기억장치.
  16. 제13항에 있어서, 제2도전형의 불순물 영역(125)은 상기 채널 영역에 위치하는 상기 반도체 기판의 상기 주표면상에 형성되는 것을 특징으로 하는 반도체 기억장치.
  17. 주표면을 가지는 제1도전형의 반도체 기판(61)과; 상기 반도체 기판의 상기 주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는 제2도전형의 소스 영역(203) 및 드레인 영역(62,202)과; 상기 소스 영역상에 접촉하여 형성된 소스 도전층(66b)과; 적어도 상기 채널 영역 및 상기 소스 도전층상에 접촉하여 형성된 제1의 유전체막(79,109)과; 제1의 유전체막상에 형성된 전하 축적 전극(80,110)과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막으로 형성된 제어 전극(81,111)을 구비하는 반도체 기억 장치에 있어서, 상기 소스 영역은 상기 채널 영역(65)상의 상기 제1의 유전체막위에 위치하는 상기 전하 축적 전극의 부분과 겹치지 않을 것을 특징으로 하는 전기적으로 정보의 기록 및 소거가 가능한 반도체 기억장치.
  18. 제17항에 있어서, 드레인 도전층(66a)은 상기 드레인 영역상에 접촉하여 더욱 형성되고, 상기 제1의 유전체막(109)은 상기 드레인 도전층상에 접촉하여 더욱 형성되고, 상기 전하 축적 전극(110)은 상기 드레인 도전층상에 접촉하여 그 사이의 상기 제1의 유전체막으로 역시 형성되고, 상기 드레인 영역(202)은 상기 채널 영역상의 상기 제1의 유전체막 위에 위치하는 상기 전하 축적 전극의 부분과 겹치지 않는 것을 특징으로 하는 반도체 기억장치.
  19. 주표면을 가지는 제1도전형이 반도체 기판(61)가; 상기 반도체 기판의 상기주표면상에 형성되어 소정 간격의 채널 영역의 반대측에 위치하는, 제2도전형의 소스 영역(63) 및 제2도전형의 드레인 영역(202)과; 상기 드레인 영역상에 접촉하여 형성된 드레인 도전층(66a)과; 상기 채널 영역과 상기 드레인 도전 층상에 접촉하여 형성된 제1의 유전체막(89)과; 상기 제1의 유전체막상에 형성된 전하 축적 전극(90)과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막으로 형성된 제어 전극(91)을 구비하는 반도체 기억장치에 있어서, 상기 드레인 영역을 상기 채널 영역(65)상의 상기 제1의 유전체막 위에 위치하는 상기 전하 축적 전극의 부분과 겹치지 않게 형성되는 것을 특징으로 하는 전기적으로 정보의 기록 및 소거가 가능한 반도체 기억장치.
  20. 제1도전형의 반도체 기판(61)의 주표면상에 소정 간격의 채널 영역(65)의 반대측에 위치하는 제2도전형의 소스 영역(62,203) 및 제2도전형의 드레인 영역(62,202)을 형성하는 공정과, 상기 소스 영역이 형성되는 영역상에 접촉하여 소스 도전층(66b)을 형성하는 공정과 ; 적어도 상기채널 영역상에 그 사이의 제1의 유전체막(69,79,89,109,119)으로 전하 축적 전극(70,80,90,110,120)을 형성하는 공정과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막(71,81,91,111,121)으로 제어 전극(72,82,92,112,122)을 형성하는 공정을 포함하는 것을 특징으로 하는 전기적으로 정보의 기록 및 소거가 가능한 반도체 기억장치의 제조방법.
  21. 제20항에 있어서, 상기 채널 영역에 요철면(65a)을 제공하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  22. 제1도전형의 반도체 기판(61)의 주표면상에 소정 간격의 채널 영역(65)의 반대측에 위치하는 제2도전형의 소스 영역(203) 및 제2도전형의 드레인 영역(202)을 공정과, 상기 소스 영역이 형성되는 영역상에 그리고 접촉하여 소스 도전층(66b)을 형성하는 공정과; 상기 드레인 영역이 형성되는 영역상에 접촉하여 드레인 도전층(66a)을 형성하는 공정과; 상기 채널 영역, 상기 소스 도전층 및 상기 드레인 도전층상에 접촉하여 제1의 유전체막(109)을 형성하는 공정과; 상기 제1의 유전체막상에 전하 축적 전극(110)을 형성하는 공정과; 상기 전하 축적 전극상에 그 사이의 제2의 유전체막으로 제어 전극(112)을 형성하는 공정을 포함하는 반도체 기억장치의 제조방법에 있어서, 상기 소스 영역 및 상기 드레인 영역을 형성하는 상기 공정은 상기 채널 영역(65) 상의 상기 제1의 유전체막(109)위에 위치하는 상기 전하 축적 전극의 부분과 겹치는 그의 부분을 제공하지 않고 상기 소스 영역 및 상기 드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 전기적으로 정보의 기록 및 소거가 가능한 반도체 기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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