JP5578641B2 - 不揮発性半導体記憶素子とその製造方法 - Google Patents

Description

この発明は、フラッシュメモリ、ＥＥＰＲＯＭ等の電気的に書き込み・消去可能な不揮発性半導体記憶素子とその製造方法に関する。

不揮発性の半導体記憶素子として、他から絶縁された浮遊ゲートを備えるＥＥＰＲＯＭ，フラッシュメモリなどが知られている。これらの半導体記憶素子は、浮遊ゲートに蓄積される電荷の量に応じて閾値が変化し、この閾値の変化により、データを記憶する。

浮遊ゲートの電荷の注入および浮遊ゲートからの電荷の引き出しは、薄く形成されたトンネル絶縁膜を介して行われる。

従来の半導体記憶素子では、初期欠陥、経年劣化等によりトンネル絶縁膜が劣化し、浮遊ゲートへの電荷の蓄積が困難となることがある。

この問題を解決するため、特許文献１は、２つの浮遊ゲートを備える不揮発性半導体素子を開示する。
この不揮発性半導体素子は、一方の浮遊ゲートの蓄積電荷が失われても、他方の浮遊ゲートの蓄積電荷により、記憶データを保持できる。

特許第３２６４３６５号公報

特許文献１に開示された構成では、チャネル長方向に並んで配置された２つの浮遊ゲートが、ソース・ドレイン領域につながる不純物拡散領域上まで引き回されて、薄いトンネル酸化膜を介して不純物拡散領域に対向している。このため、素子の構造が複雑で、製造歩留まりに影響を与えてしまう。且つ、素子全体の面積が大きくなってしまうため、高集積化に不適当である。また、浮遊ゲートに注入される電子に示すホットエレクトロンの割合が高く、電子の注入によるトンネル絶縁膜の劣化が激しく、素子欠陥が起こりやすい。

この発明は、こうした実情に鑑みてなされたものであり、構造が簡単で、全体のサイズの縮小が可能であり、欠陥の起こりにくい不揮発性半導体記憶素子を提供することを目的とする。

こうした目的を達成するため、本発明の不揮発性半導体記憶素子は、
チャネル領域を介して配置されたソース領域とドレイン領域と、
少なくとも前記チャネル領域を覆って形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に、前記チャネル領域に対向し、互いに絶縁されており、前記ソース領域及び前記ドレイン領域上を避けてチャネル長方向に直列に並んで形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に形成され、前記第１のゲート絶縁膜と共に前記複数の浮遊ゲート電極を相互に絶縁すると共に他から絶縁する第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に、前記チャネル領域に対向して配置されたゲート電極と、
を備え、
前記複数の浮遊ゲート電極は、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成されている。

例えば、前記複数の浮遊ゲート電極は、前記チャネル上で、同一レベルに配置されており、前記第１のゲート絶縁膜の表面は、平坦に形成されている。

例えば、前記チャネル領域から前記複数の浮遊ゲート電極への電子の注入および注入した電子の引き抜きを行い、前記複数の浮遊ゲート電極の電子の蓄積状態を揃える記憶制御手段を更に配置してもよい。
また、少なくとも３つの前記浮遊ゲート電極が、前記チャネル長方向に並んで形成されているようにしてもよい。

また、本発明の不揮発性半導体記憶素子の製造方法は、
ソース領域、チャネル領域、及びドレイン領域の上に、第１のゲート絶縁膜を形成するソース領域、チャネル領域、及びドレイン領域の上に、第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、導体層又は半導体層を形成する工程と、
前記導体層又は半導体層をパターニングすることにより、同一層レベルに配置され、それぞれチャネル領域に対向し且つ前記ソース領域及び前記ドレイン領域上を避けて配置され、チャネル長方向に直列に並び、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成された複数の浮遊ゲート電極を形成する工程と、
前記複数の浮遊ゲート電極をそれぞれを覆う第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に前記チャネル領域に対向するゲート電極を形成する工程と、
を備えることを特徴とする。

本発明によれば、簡単な構成で、微小サイズで高集積化が可能で、欠陥が起こりにくい不揮発性半導体記憶素子を提供できる。

以下、この発明の実施の形態に係る不揮発性半導体記憶素子１０について図１を参照して説明する。
ここで、図１（ａ）は不揮発性半導体記憶素子１０の断面図、図１（ｂ）は不揮発性半導体記憶素子１０の主要部の平面配置図である。
図示するように、本実施形態の不揮発性半導体記憶素子１０は、１ビット分のデータを記憶する不揮発性の半導体記憶素子であり、半導体基体１１と、ソース領域１２と、ドレイン領域１３と、チャネル領域１４と、第１のゲート絶縁膜１５と、第１と第２の浮遊ゲート電極１６と１７と、第２のゲート絶縁膜１８と、コントロールゲート１９と、保護絶縁膜２０とを備える。

半導体基体１１は、例えば、Ｐ型のシリコン単結晶基板、Ｎ型の単結晶基板内に形成されたＰ型ウエル領域、Ｎ型のシリコン単結晶基板上に形成されたＰ型エピタキシャル層などから構成される。

ソース領域１２は、半導体基体１１の表面領域に、例えば、矩形状にＮ型不純物を拡散して形成されている。
ドレイン領域１３は、半導体基体１１の表面領域に、ソース領域１２に対向して形成されたＮ型の領域である。

チャネル領域１４は、Ｎ型のソース領域１２とＮ型のドレイン領域１３との間のＰ型の領域から構成される。チャネル領域１４の長さ（チャネル長）は、例えば、１ｎｍ〜２００μｍ、チャネル領域１４の幅（チャネル幅）は、１ｎｍ〜１００μｍに形成される。

ソース領域１２、ドレイン領域１３、チャネル領域１４は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）により素子分離される。

第１のゲート絶縁膜１５は、トンネル絶縁膜として機能し、シリコン酸化膜やシリコン窒化膜等の絶縁物から構成され、半導体基体１１の上に配置されている。第１のゲート絶縁膜１５は、例えば、２〜５ｎｍ程度のほぼ均一な厚さと平坦な表面を有する。

第１と第２の浮遊ゲート電極１６と１７は、ポリシリコンなどから構成され、チャネル領域１４に対向して、チャネル長方向（ソース・ドレイン間方向）に並んで配置されており、同一の電子蓄積状態（電子を蓄積又は無蓄積）に制御される。第１と第２の浮遊ゲート電極１６と１７は、それぞれ、チャネル幅と等しいか、又は、より広く（すなわち、チャネル領域１４の幅方向全域に渡って）形成されている。なお、第１と第２の浮遊ゲート電極１６と１７の幅は、物理的にチャネル幅よりも広く形成されるだけでなく、物理的にはチャネル幅と同等かより狭いが、第１と第２の浮遊ゲート電極１６と１７からの電界（電気力線）の広がりがチャネル幅よりも広くなる程度の幅に形成されてもよい。即ち、電気的に、チャネル幅よりも広く形成されてもよい。

第１の浮遊ゲート電極１６と第２の浮遊ゲート電極１７とは、同一の層レベルに位置しており、ソース領域１２とドレイン領域１３上には延在していない。即ち、ソース領域１２のエッジと第１の浮遊ゲート電極１６との間には間隔ΔＬ１が配置され、ドレイン領域１３のエッジと第２の浮遊ゲート電極１７との間には間隔ΔＬ２が配置されている。

第２のゲート絶縁膜１８は、第１のゲート絶縁膜１５の上に、１８ｎｍ程度の厚さで、第１と第２の浮遊ゲート電極１６，１７を覆って形成され、第１と第２の浮遊ゲート電極１６と１７とを相互に絶縁すると共に他の部材からも絶縁している。

コントロールゲート１９は、ポリシリコン等から構成され、第２のゲート絶縁膜１８の上に、チャネル領域１４に対向し、且つ、第１と第２の浮遊ゲート電極１６と１７を覆って形成されている。

保護絶縁膜２０は、全体を覆って保護している。

次に、上記構成の不揮発性半導体記憶素子１０にデータ”０”を書き込む、すなわち、第１と第２の浮遊ゲート電極１６と１７に電子を注入する動作を説明する。

まず、図２に示すように、コントロールゲート１９に書込用高電圧ＶＷ、例えば、４（２〜５）Ｖを印加した状態で、ドレイン領域１３に正極性の電圧Ｖ（ＶＷ＞＞Ｖ）、例えば、１Ｖを印加し、ソース領域１２に基準電圧Ｖr（ＶＷ＞＞Ｖ＞＞Ｖr）、例えば、グランド電圧を印加する。

これにより、チャネル領域１４に、ソース領域１２からドレイン領域１３に向かって電子が流れる。
さらに、コントロールゲート１９に印加された書込用高電圧ＶＷにより、チャネル領域１４を流れる電子の一部（トンネル電流）が、トンネル効果により、第１のゲート絶縁膜１５を介して第１と第２の浮遊ゲート電極１６と１７に注入され、第１と第２の浮遊ゲート電極１６と１７は共に電子が注入された状態になる。

次に、不揮発性半導体記憶素子１０の記憶データを消去する場合、すなわち、第１と第２の浮遊ゲート電極１６と１７に注入された電荷を引き抜く場合には、図３に示すように、コントロールゲート１９に消去電圧ＶＥ（ＶＷ＞０＞ＶＥ）、例えば、−２〜−３Ｖを印加し、ソース領域１２およびドレイン領域１３にグランド電圧を印加する。これにより、第１と第２の浮遊ゲート電極１６と１７とチャネル領域１４との間に第１のゲート絶縁膜１５を介してトンネル電流が流れ、第１と第２の浮遊ゲート電極１６と１７に蓄積されていた電子（負電荷）が放出され、第１と第２の浮遊ゲート電極１６と１７は共に電子が放出された状態になる。

次に、不揮発性半導体記憶素子１０の記憶データを読み出す場合には、図４に示すように、コントロールゲート１９に読み出し電圧ＶＲ（ＶＷ＞ＶＲ＞ＶＥ）を印加し、ソース領域１２にグランド電圧、ドレイン領域１３に正極性の電圧Ｖを印加する。

すると、第１と第２の浮遊ゲート電極１６と１７に電子（負電荷）が蓄積されている場合には、Ｎ型チャネルが生成されにくく、ソース領域１２からドレイン領域１３に流れる電子流は相対的に小さくなる。逆に、第１と第２の浮遊ゲート電極１６と１７に負電荷が蓄積されていない場合には、ソース領域１２からドレイン領域１３に流れる電子流は相対的に大きくなる。このため、この電子流の大きさの差、即ち、電流の差から、このメモリセルの記憶データが”１”か”０”かが判別できる。

この点をより具体的に説明する。
第１と第２の浮遊ゲート電極１６と１７に電子が注入された状態と、注入されていない状態とで、コントロールゲート１９の印加電圧Ｖｇを０（接地）とした場合と、正極性の所定の電圧Ｖとした場合の、チャネル方向のポテンシャル分布を図５（ａ）〜（ｄ）に示す。なお、ソース領域１２とドレイン領域１３とに共に接地電圧を印加している。

図５（ａ）、（ｃ）に示すように、コントロールゲート１９にＶｇ＝０ｖが印加されている状態では、ポテンシャル障壁が高く、ソース領域１２とドレイン領域１３との間に電圧Ｖを印加しても、チャネル領域１４に電流は流れない。

一方、図５（ｂ）、（ｄ）に示すように、コントロールゲート１９にＶｇ＝ＶＲ（正電圧）が印加されている状態では、ポテンシャル障壁が低くなり、ソース領域１２とドレイン領域１３との間に印加された電圧Ｖに応じて、チャネル領域１４に電流が流れる。

しかし、第１と第２の浮遊ゲート電極１６と１７に電子が蓄積されているか否かにより、ポテンシャル障壁の高さが大きく異なり、ドレイン領域１３からソース領域１２に向かってチャネル領域１４を流れる電流の量が大きく異なる。この電流の差により、電流が小さいときが”０”（電子の蓄積あり）、電流の大きいときが”１”（電子の蓄積無し）と判別することができる。

ここで、第１のゲート絶縁膜１５に欠陥が存在し、第１の浮遊ゲート電極１６の蓄積電荷が漏出したとする。ただし、第２の浮遊ゲート電極１７の蓄積電荷に漏出等は存在しないとする。この場合、チャネル領域のポテンシャルは、図５（ｅ）、（ｆ）に示すようになり、第１の浮遊ゲート電極１６が存在する部分には、図５（ｃ）、（ｄ）に示す消去状態の不揮発性半導体記憶素子１０と同様のポテンシャル分布が存在し、第２の浮遊ゲート電極１７が存在する部分には、図５（ａ）、（ｂ）に示す記憶状態の不揮発性半導体記憶素子１０と同様のポテンシャル分布が存在する。すなわち、ソース領域１２とドレイン領域１３との間のチャネル領域１４には、正常時と同様のポテンシャル障壁が存在する。このため、ソース領域１２とドレイン領域１３との間のチャネル領域には、第１と第２の浮遊ゲート電極１６と１７に電荷が蓄積されていない場合よりも、電流が流れにくい。このため、第１と第２の浮遊ゲート１６と１７に負電荷が注入されていること、すなわち、記憶データが”０”であることを判別することができる。

従って、不揮発性半導体記憶素子１０は、２つの浮遊ゲート電極１６，１７のうち１つの蓄積電荷が、絶縁破壊等により漏出しても、記憶データを保持することができる。

また、特許文献１に記載の構成と異なり、素子構造が簡単であり、素子の微細化、高歩留化が可能である。また、第１と第２の浮遊ゲート電極１６と１７を、ソース領域１２及びドレイン領域１３とオーバーラップさせないので、第１と第２の浮遊ゲート電極１６，１７及び第１のゲート絶縁膜１５に注入される電子に占めるホットエレクトロンの割合が低下する。従って、ホットエレクトロンによる欠陥の発生率を小さくすることが可能となる。

次に、上記構成の不揮発性半導体記憶素子１０の製造方法を説明する。
まず、半導体基体１１にイオン打込などにより、ソース領域１２とドレイン領域１３とを形成する。

次に、選択酸化等により、ソース領域１２、ドレイン領域１３、チャネル領域１４を区画するＬＯＣＯＳ絶縁膜を形成する。
次に、熱酸化等により、図６（ａ）に示すように、２〜５ｎｍ程度の均一な膜厚のシリコン酸化膜等の絶縁膜を形成する。この膜が第１のゲート絶縁膜１５となる。

次に、第１のゲート絶縁膜１５の上に、ＣＶＤ、蒸着等により、図６（ｂ）に示すように、多結晶シリコン、アモルファスシリコン、アルミニウムなどの金属等から構成された半導体膜或いは導体膜１０１を形成する。

図６（ｃ）に示すように、半導体膜或いは導体膜１０１を、チャネル領域１４上に位置し、且つ、ソース領域１２及びドレイン領域１３とオーバーラップしない形状にパターニングして、第１と第２の浮遊ゲート電極１６と１７を形成する。

次に、図７（ａ）に示すように、ＣＶＤ等により、全面に１５〜２０ｎｍ程度の厚さのシリコン酸化膜等の絶縁膜を形成する。この絶縁膜が第２のゲート絶縁膜１８となる。

次に、第２のゲート絶縁膜１８の上に、ＣＶＤ、蒸着等により、図７（ｂ）に示すように、多結晶シリコン、アモルファスシリコン、アルミニウムなどの金属等から構成された導体膜１０２を形成する。

この導体膜１０２を、パターニングして、チャネル領域１４に対向するコントロールゲート１９を形成する。
続いて、絶縁膜を形成して、保護膜とする。

不揮発性半導体記憶素子１０を用いた不揮発性半導体記憶装置１００の構成の一例を図８に示す。
図示するように、不揮発性半導体記憶素子１０はｍ行×ｎ列のマトリクス状に配置されている。
ワードラインＷＬ（ＷＬ１〜ＷＬｍ）が同一行の不揮発性半導体記憶素子１０のコントロールゲートに接続されている。
ビットラインＢＬ（ＢＬ１〜ＢＬｎ）が同一列の不揮発性半導体記憶素子１０のドレインに接続されている。

電圧設定ラインＳＬ（ＳＬ１〜ＳＬｍ）が、同一行の不揮発性半導体記憶素子１０のソースに接続される。
各電圧設定ラインＳＬ（ＳＬ１〜ＳＬｍ）は、電圧設定回路ＳＶ１〜ＳＶｍに接続される。
各ビットラインＢＬ（ＢＬ１〜ＢＬｎ）は、トランスファゲートＴＧ（ＴＧ１〜ＴＧｎ）を介して、対応するセンスアンプＳＡ１〜ＳＡｎに接続される。
さらに、各ビットラインＢＬ（ＢＬ１〜ＢＬｎ）は、書き込みゲートＷＧ（ＷＧ１〜ＷＧｎ）を介して書き込み回路ＷＣに接続される。

このように構成された不揮発性半導体記憶装置１００の動作を説明する。
まず、通常状態では、ライトイネーブル信号ＷＥはローレベルにあり、書き込みゲートＷＧ１〜ＷＧｎは全てオフしている。書き込み回路ＷＣもオフしている。電圧設定回路ＳＶ１〜ＳＶｍは、全ての電圧設定ラインＳＬ１〜ＳＬｍをローレベル（グランドレベル）に設定する。これにより、不揮発性半導体記憶素子１０のソース領域１２はグランドレベルとなる。

・書き込み動作
書き込み対象の行のワードラインＷＬが書き込み電圧ＶＷに設定され、対応する行の不揮発性半導体記憶素子１０のコントロールゲート１９に書き込み用のゲート電圧Ｖｇ＝ＶＷを印加する。
ライトイネーブル信号ＷＥをハイレベルとし、全ての書き込みトランスファゲートＴＧをオンする。”０”を書き込む不揮発性半導体記憶素子１０に接続されたビットラインＢＬに接続されているトランスファゲートＴＧを選択的にオンする。書き込み回路ＷＣは出力電圧を正極性の電圧Ｖとする。
書き込み対象の行の電圧設定回路ＳＶの出力をグランドレベルとし、他はオープン状態とする。書き込み対象行の不揮発性半導体記憶素子１０のソース領域１２がグランドレベルに設定され、他はオープン状態に設定される。これにより、”０”を書き込む対象の不揮発性半導体記憶素子１０には、図２に示す電圧が設定され、第１と第２の浮遊ゲート電極１６と１７に電子が注入される。

・消去動作
消去対象の不揮発性半導体記憶素子１０の行のワードラインＷＬが負（マイナス）電圧に設定され、対応する行の不揮発性半導体記憶素子１０のコントロールゲート１９に消去用のゲート電圧Ｖｇ＜０を印加する。
ライトイネーブル信号ＷＥをハイレベルとし、全ての書き込みトランスファゲートＴＧをオンする。消去対象（”１”を書き込む）の不揮発性半導体記憶素子１０に接続されたビットラインＢＬに接続されているトランスファゲートＴＧを選択的にオンする（全てのトランスファゲートＴＧをオンしてもよい）。書き込み回路ＷＣと電圧設定回路は出力電圧をレベルＶ＋とする。
消去対象の行の電圧設定回路ＳＶの出力電圧をＶ＋とし、他をグランドレベルとする。
これにより、”１”を書き込む対象の不揮発性半導体記憶素子１０には、図３に示す電圧が設定され、第１と第２の浮遊ゲート電極１６と１７から電子が引き抜かれる。

・データ読み出し動作
データを読み出す場合、読み出し対象の不揮発性半導体記憶素子１０に接続されているワードラインＷＬに選択電圧Ｖｇ＝ＶＲを印加し、他のワードラインには非選択電圧Ｖｇ＝０を印加する。
また、読み出し対象の不揮発性半導体記憶素子１０の行に設けられている電圧設定回路ＳＶは、対応する電圧設定ラインＳＬにグランド電圧を印加し、対応する行の不揮発性半導体記憶素子１０のソース領域１２をグランドに落とす。他の電圧設定回路ＳＶは、例えば、電圧設定ラインＳＬをオープン状態とする。
また、読み出し対象の不揮発性半導体記憶素子１０に接続されたビットラインＢＬに接続されたトランスファゲートＴＧにハイレベルの読み出し信号Ｙを供給し、対応するトランスファゲートＴＧをオンする。
センスアンプＳＡ１〜ＳＡｎは、ビットラインＢＬ１〜ＢＬｎを所定電圧に設定する。各センスアンプＳＡ１〜ＳＡｎは、ビットラインＢＬ１〜ＢＬｎを流れる電流、すなわち、対応する不揮発性半導体記憶素子１０を流れるチャネル電流を測定し、記憶データを判別する。

以上説明したように、この実施の形態によれば、各不揮発性半導体記憶素子１０の素子構造は単純な構成であり、製造および小型化が容易であると共に、歩留まりを高めることができる。
また、不揮発性半導体記憶素子１０を大規模に集積化して不揮発性半導体記憶装置とすることも可能である。

なお、上記実施の形態における構成、動作、数値などは一例であり、これらに限定されるものではない。

例えば、ソース領域１２及びドレイン領域１３とチャネル領域１４とを同一の幅としたが、図９に示すように、チャネル領域１４をソース領域１２やドレイン領域１３よりも細く形成してもよい。この場合も、第１と第２の浮遊ゲート電極１６と１７は、チャネルの幅方向全体を物理的に或いは電気的に覆って形成されることが望ましい。

また、ソース領域１２及び／又はドレイン領域１３がチャネル領域１４との間に不純物拡散領域を備える場合には、第１と第２の浮遊ゲート電極１６と１７は、不純物拡散領域にも重ならない事が望ましい。

また、上記実施の形態では、半導体基体１１内にソース領域１２、ドレイン領域１３、チャネル領域１４を形成したが、例えば、図１０に示すように、絶縁体の基板３２上にソース領域１２、ドレイン領域１３、チャネル領域１４等を配置してもよい。即ち、ＳＯＩ構造を採用してもよい。

さらに、浮遊ゲート電極の数は２以上であれば任意であり、例えば、図１０に示すように３つの浮遊ゲート電極１６，１７，３１を配置するようにしてもよい。

以上の説明においては、１つのメモリセルに１ビットのデータを格納する例を説明した。この発明はこれに限定されず、１つの不揮発性半導体記憶素子１０に複数ビットのデータを格納するようにしてもよい。この場合、例えば、書き込み時に、コントロールゲート１９に書き込み対象のデータの値に対応する大きさの電圧ＶＷを印加し、第１と第２の浮遊ゲート電極１６と１７に書き込みデータに対応する量の電子を注入する。コントロールゲート１９に書き込み電圧ＶＷを印加する時間を制御して、第１と第２の浮遊ゲート電極１６と１７に注入する電子の量を制御しても良い。一方、読み出し時には、ソース領域１２とドレイン領域１３との間に所定の電圧Ｖを印加し、コントロールゲート１９に読み出し電圧ＶＲを印加する。このとき、チャネル領域１４を流れる電流の量は、第１と第２の浮遊ゲート電極１６と１７に注入された電子の量に応じて変化する。そこで、チャネル領域１４を流れる電流を測定し、測定した電流量をデータに変換する。

本願発明は、フラッシュメモリ、ＥＥＰＲＯＭ等の、電気的に書き込み、読み出し、消去、可能な不揮発性半導体素子に適用可能である。

この発明の一実施形態に係る不揮発性半導体素子の構造を説明するための図であり、（ａ）は断面図、（ｂ）は主要部の平面配置図である。 図１に示す不揮発性半導体素子への書き込み動作を説明するための図である。 図１に示す不揮発性半導体素子の消去動作を説明するための図である 図１に示す不揮発性半導体素子の読み出し動作を説明するための図である。 図１に示すメモリセルのチャネル領域上のポテンシャル分布を示す図であり、（ａ）は、浮遊ゲート電極１６，１７に電子が注入されており、コントロールゲートに接地電圧を印加したときのポテンシャル分布、（ｂ）は、浮遊ゲート電極１６，１７に電子が注入されており、コントロールゲートに読み出し電圧Ｖを印加したときのポテンシャル分布、（ｃ）は、浮遊ゲート電極１６，１７に電子が注入されておらず、コントロールゲートに接地電圧を印加したときのポテンシャル分布、（ｄ）は、浮遊ゲート電極１６，１７に電子が注入されておらず、コントロールゲートに読み出し電圧Ｖを印加したときのポテンシャル分布、（ｅ）は、浮遊ゲート電極１６に電子が注入されておらず、浮遊ゲート電極１７に電子が注入されており、コントロールゲートに接地電圧を印加したときのポテンシャル分布、（ｆ）は、浮遊ゲート電極１６に電子が注入されておらず、浮遊ゲート電極１７に電子が注入されており、コントロールゲートに読み出し電圧Ｖを印加したときのポテンシャル分布、である。 （ａ）〜（ｃ）は、不揮発性半導体記憶装置の製造工程を説明するための断面図である。 （ａ）〜（ｃ）は、不揮発性半導体記憶装置の製造工程を説明するための断面図である。 図１に示す不揮発性半導体記憶素子を用いた不揮発性半導体記憶装置の構成例を示す図である。 不揮発性半導体記憶素子の他の構造を示す平面図である。 不揮発性半導体記憶素子の他の構造を示す断面図である。

符号の説明

１０ 不揮発性半導体記憶素子
１１ 半導体基体
１２ ソース領域
１３ ドレイン領域
１４ チャネル領域
１５ 第１のゲート絶縁膜
１６ 第１の浮遊ゲート電極
１７ 第２の浮遊ゲート電極
１８ 第２のゲート絶縁膜
１９ コントロールゲート
２０ 保護絶縁膜
３２ 絶縁体
１００ 不揮発性半導体記憶装置
１０１ 半導体膜或いは導体膜
１０２ 導体膜

Claims (5)

1. チャネル領域を介して配置されたソース領域とドレイン領域と、
   少なくとも前記チャネル領域を覆って形成された第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に、前記チャネル領域に対向し、互いに絶縁されており、前記ソース領域及び前記ドレイン領域上を避けてチャネル長方向に直列に並んで形成された複数の浮遊ゲート電極と、
   前記複数の浮遊ゲート電極上に形成され、前記第１のゲート絶縁膜と共に前記複数の浮遊ゲート電極を相互に絶縁すると共に他から絶縁する第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に、前記チャネル領域に対向して配置されたゲート電極と、
   を備え、
   前記複数の浮遊ゲート電極は、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成されている、
   不揮発性半導体記憶素子。
2. 前記複数の浮遊ゲート電極は、前記チャネル上で、同一レベルに配置されており、
   前記第１のゲート絶縁膜の表面は、平坦に形成されている、
   ことを特徴とする請求項１に記載の不揮発性半導体記憶素子。
3. 前記チャネル領域から前記複数の浮遊ゲート電極への電子の注入および注入した電子の引き抜きを行い、前記複数の浮遊ゲート電極の電子の蓄積状態を揃える記憶制御手段を更に備えることを特徴とする請求項１又は２に記載の不揮発性半導体記憶素子。
4. 少なくとも３つの前記浮遊ゲート電極が、前記チャネル長方向に並んで形成されている、
   請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶素子。
5. ソース領域、チャネル領域、及びドレイン領域の上に、第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜上に、導体層又は半導体層を形成する工程と、
   前記導体層又は半導体層をパターニングすることにより、同一層レベルに配置され、それぞれチャネル領域に対向し且つ前記ソース領域及び前記ドレイン領域上を避けて配置され、チャネル長方向に直列に並び、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成された複数の浮遊ゲート電極を形成する工程と、
   前記複数の浮遊ゲート電極をそれぞれを覆う第２のゲート絶縁膜を形成する工程と、
   前記第２のゲート絶縁膜上に前記チャネル領域に対向するゲート電極を形成する工程と、
   を備えることを特徴とする不揮発性半導体記憶素子の製造方法。

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