JPH03141676A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03141676A JPH03141676A JP1281538A JP28153889A JPH03141676A JP H03141676 A JPH03141676 A JP H03141676A JP 1281538 A JP1281538 A JP 1281538A JP 28153889 A JP28153889 A JP 28153889A JP H03141676 A JPH03141676 A JP H03141676A
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- memory
- gate oxide
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- Pending
Links
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、各種情報処理機器で広く利用されている半
導体フィルドプログラマブル・リードオンリーメモリー
(以下PROMと略称する)に関する。
導体フィルドプログラマブル・リードオンリーメモリー
(以下PROMと略称する)に関する。
(従来の技術)
従来の半導体PROMにはMNOS型とフロテング・ゲ
ート型がある。
ート型がある。
前者は記憶用MO3−FETのチャンネル上に酸化シリ
コンと窒化シリコンの薄膜を積層し、その界面に生ずる
エネルギー準位をゲート電極とし、そこに電子を注入す
る事によって情報を記録する。
コンと窒化シリコンの薄膜を積層し、その界面に生ずる
エネルギー準位をゲート電極とし、そこに電子を注入す
る事によって情報を記録する。
後者は記憶用MO3−FETのチャンネル上に薄い酸化
シリコン膜を介し設置された、周囲を完全に酸化シリロ
ンにより絶縁された導電性電極(いわゆるフローテング
ゲート)を持ち、この電極に電子を注入する事により情
報を記録する。
シリコン膜を介し設置された、周囲を完全に酸化シリロ
ンにより絶縁された導電性電極(いわゆるフローテング
ゲート)を持ち、この電極に電子を注入する事により情
報を記録する。
(発明が解決しようとする問題点)
前述した、従来の技術に於いて、MNOS型では窒化膜
の加工が比較的に困難であり、且つ電極として利用され
るエネルギー準位の密度が導電性電極に比較して小さい
為、記憶用MOS −FETを大きくしなければならな
かった。
の加工が比較的に困難であり、且つ電極として利用され
るエネルギー準位の密度が導電性電極に比較して小さい
為、記憶用MOS −FETを大きくしなければならな
かった。
また、フローテングゲート型ではゲート酸化膜に一つで
も欠陥・が生ずるとMOS −FETが動作しなくなる
為、酸化膜の厚さを十分薄くする事が出来なかった。
も欠陥・が生ずるとMOS −FETが動作しなくなる
為、酸化膜の厚さを十分薄くする事が出来なかった。
この発明は、これら従来の技術の持つ欠点を取り除き、
MNOS型とフローテングゲート型の長所を併せ持つ、
高性能で製造の容易なPROMタイプの半導体記憶装置
を提供しようとするものである。
MNOS型とフローテングゲート型の長所を併せ持つ、
高性能で製造の容易なPROMタイプの半導体記憶装置
を提供しようとするものである。
[発明の構成]
(問題点を解決する為の手段)
この発明に於ては、前記記憶用MO8−FETの70−
テングゲート電極を導電物質で構成し、且つ該電極を互
いに独立した複数個の領域に分離する事により、従来の
三方式の持つ欠点を取り除こうとするものである。
テングゲート電極を導電物質で構成し、且つ該電極を互
いに独立した複数個の領域に分離する事により、従来の
三方式の持つ欠点を取り除こうとするものである。
(作用)
この発明の構成によれば、例えばゲート酸化膜の一部に
欠陥を生じフローテングゲートとチャンネルの間に短絡
が生じても、フローテングゲートの各領域の形状を適当
に作成するか、或いは各領域を十分小さくすることによ
り、記憶用MO3・FET全体としては、その作用を失
うことはない。
欠陥を生じフローテングゲートとチャンネルの間に短絡
が生じても、フローテングゲートの各領域の形状を適当
に作成するか、或いは各領域を十分小さくすることによ
り、記憶用MO3・FET全体としては、その作用を失
うことはない。
従ってゲート酸化膜の厚さを、必要十分な程度に薄くす
ることが可能となる。
ることが可能となる。
(実施例)
以下、この発明の一実施例について図面を参照して、説
明する。
明する。
第1図は、この発明による半導体記憶装置の記憶用MO
9−FETの部分断面図である。
9−FETの部分断面図である。
図に於て1は半導体基板であり、記憶用MO8・FET
がNチャンネル型MO8−FETの場合はP型半導体基
板となる。
がNチャンネル型MO8−FETの場合はP型半導体基
板となる。
2は絶縁被膜であり、半導体基板の主面全体を覆ってい
る。
る。
3はMOS−FETのドレン電極であり4はソース電極
で共に金属、金属シリサイド、またはポリシリコン等で
構成される。
で共に金属、金属シリサイド、またはポリシリコン等で
構成される。
5は記憶用MO3−FETのドレンであり6はソースで
あり、共にN1型不純物拡散領域によって形成される。
あり、共にN1型不純物拡散領域によって形成される。
7はゲート酸化膜であり、この膜厚を十分薄くすること
によりMOS−FETのチャンネル領域、10から電子
が、フローテングゲート8.8’ 8”−・・・に注
入される。9はコントロール電極にあり、ここに電圧を
加えることにより、MOS−FETの状態を制御する。
によりMOS−FETのチャンネル領域、10から電子
が、フローテングゲート8.8’ 8”−・・・に注
入される。9はコントロール電極にあり、ここに電圧を
加えることにより、MOS−FETの状態を制御する。
この構成においていて、ゲート酸化膜7に例えば欠陥1
1が生じ、電極8″とチャンネル10間に短絡が発生し
てもその他の電極は健在であり、MOS・FETは全体
として作用を失わない。
1が生じ、電極8″とチャンネル10間に短絡が発生し
てもその他の電極は健在であり、MOS・FETは全体
として作用を失わない。
[発明の効果]
前述した様に、この発明によれば、MOS−FETのゲ
ート酸化膜に若干の欠陥が生じてもMOS −FETは
全体として、作用を失わない為、ゲート酸化膜を十分薄
くする事が可能であり、MOS−FETの性能向上の目
的を連する事ができると共に、生産における良品率を飛
躍的に高める事が可能であって、また、ゲート電極を導
電性物質で形成するので、電子の注入量も十分大きくで
きるので、MOS−FETを必要以上に大きくすること
がない。
ート酸化膜に若干の欠陥が生じてもMOS −FETは
全体として、作用を失わない為、ゲート酸化膜を十分薄
くする事が可能であり、MOS−FETの性能向上の目
的を連する事ができると共に、生産における良品率を飛
躍的に高める事が可能であって、また、ゲート電極を導
電性物質で形成するので、電子の注入量も十分大きくで
きるので、MOS−FETを必要以上に大きくすること
がない。
また、コントロートゲート下の絶縁膜を酸化シリコンで
構成する事ができるので、製造工程をMNOS型に比し
簡単化することができる。
構成する事ができるので、製造工程をMNOS型に比し
簡単化することができる。
第一図は、この発明に係る半導体記憶装置の記憶用MO
8−FETの部分断面図である。 ■・・・・・・・・半導体基板 2・・・・・・・・絶縁膜 3・・・・・・・・ドレン電極 4・・・・・・・・ソース電極 5・・・・・・・・ドレン領域 6・・・・・・・・ソース領域 7・・・・・・・・ゲート酸化膜 8.8−8” ・・フローテングゲート電極9・・・
・・・・・制御ゲート電極 10・・・・・・・チャンネル領域
8−FETの部分断面図である。 ■・・・・・・・・半導体基板 2・・・・・・・・絶縁膜 3・・・・・・・・ドレン電極 4・・・・・・・・ソース電極 5・・・・・・・・ドレン領域 6・・・・・・・・ソース領域 7・・・・・・・・ゲート酸化膜 8.8−8” ・・フローテングゲート電極9・・・
・・・・・制御ゲート電極 10・・・・・・・チャンネル領域
Claims (1)
- MOS・FETを記憶素子とするフィルドプログラマブ
ル・リードオンリーメモリーに於いて、前記MOS・F
ETのフローテングゲートを互いに独立した分割された
導電性電極に依って構成する事を特徴とする半導体記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1281538A JPH03141676A (ja) | 1989-10-26 | 1989-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1281538A JPH03141676A (ja) | 1989-10-26 | 1989-10-26 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03141676A true JPH03141676A (ja) | 1991-06-17 |
Family
ID=17640569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1281538A Pending JPH03141676A (ja) | 1989-10-26 | 1989-10-26 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03141676A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1204147A1 (en) * | 1993-08-19 | 2002-05-08 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63274180A (ja) * | 1987-05-06 | 1988-11-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
-
1989
- 1989-10-26 JP JP1281538A patent/JPH03141676A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63274180A (ja) * | 1987-05-06 | 1988-11-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1204147A1 (en) * | 1993-08-19 | 2002-05-08 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
EP1204146A1 (en) * | 1993-08-19 | 2002-05-08 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
US6555882B2 (en) | 1993-08-19 | 2003-04-29 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
US6674117B2 (en) | 1993-08-19 | 2004-01-06 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
US6787841B2 (en) | 1993-08-19 | 2004-09-07 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
US7061053B2 (en) | 1993-08-19 | 2006-06-13 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
US7309892B2 (en) | 1993-08-19 | 2007-12-18 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
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