JPH03141676A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03141676A JPH03141676A JP1281538A JP28153889A JPH03141676A JP H03141676 A JPH03141676 A JP H03141676A JP 1281538 A JP1281538 A JP 1281538A JP 28153889 A JP28153889 A JP 28153889A JP H03141676 A JPH03141676 A JP H03141676A
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 4
- 239000004020 conductor Substances 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 229910021332 silicide Inorganic materials 0.000 abstract description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 2
- 239000012212 insulator Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 16
- 230000006870 function Effects 0.000 description 4
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、各種情報処理機器で広く利用されている半
導体フィルドプログラマブル・リードオンリーメモリー
（以下ＰＲＯＭと略称する）に関する。
導体フィルドプログラマブル・リードオンリーメモリー
（以下ＰＲＯＭと略称する）に関する。
（従来の技術）
従来の半導体ＰＲＯＭにはＭＮＯＳ型とフロテング・ゲ
ート型がある。
ート型がある。
前者は記憶用ＭＯ３−ＦＥＴのチャンネル上に酸化シリ
コンと窒化シリコンの薄膜を積層し、その界面に生ずる
エネルギー準位をゲート電極とし、そこに電子を注入す
る事によって情報を記録する。
コンと窒化シリコンの薄膜を積層し、その界面に生ずる
エネルギー準位をゲート電極とし、そこに電子を注入す
る事によって情報を記録する。
後者は記憶用ＭＯ３−ＦＥＴのチャンネル上に薄い酸化
シリコン膜を介し設置された、周囲を完全に酸化シリロ
ンにより絶縁された導電性電極（いわゆるフローテング
ゲート）を持ち、この電極に電子を注入する事により情
報を記録する。
シリコン膜を介し設置された、周囲を完全に酸化シリロ
ンにより絶縁された導電性電極（いわゆるフローテング
ゲート）を持ち、この電極に電子を注入する事により情
報を記録する。
（発明が解決しようとする問題点）
前述した、従来の技術に於いて、ＭＮＯＳ型では窒化膜
の加工が比較的に困難であり、且つ電極として利用され
るエネルギー準位の密度が導電性電極に比較して小さい
為、記憶用ＭＯＳ −ＦＥＴを大きくしなければならな
かった。
の加工が比較的に困難であり、且つ電極として利用され
るエネルギー準位の密度が導電性電極に比較して小さい
為、記憶用ＭＯＳ −ＦＥＴを大きくしなければならな
かった。
また、フローテングゲート型ではゲート酸化膜に一つで
も欠陥・が生ずるとＭＯＳ −ＦＥＴが動作しなくなる
為、酸化膜の厚さを十分薄くする事が出来なかった。
も欠陥・が生ずるとＭＯＳ −ＦＥＴが動作しなくなる
為、酸化膜の厚さを十分薄くする事が出来なかった。
この発明は、これら従来の技術の持つ欠点を取り除き、
ＭＮＯＳ型とフローテングゲート型の長所を併せ持つ、
高性能で製造の容易なＰＲＯＭタイプの半導体記憶装置
を提供しようとするものである。
ＭＮＯＳ型とフローテングゲート型の長所を併せ持つ、
高性能で製造の容易なＰＲＯＭタイプの半導体記憶装置
を提供しようとするものである。
［発明の構成］
（問題点を解決する為の手段）
この発明に於ては、前記記憶用ＭＯ８−ＦＥＴの７０−
テングゲート電極を導電物質で構成し、且つ該電極を互
いに独立した複数個の領域に分離する事により、従来の
三方式の持つ欠点を取り除こうとするものである。
テングゲート電極を導電物質で構成し、且つ該電極を互
いに独立した複数個の領域に分離する事により、従来の
三方式の持つ欠点を取り除こうとするものである。
（作用）
この発明の構成によれば、例えばゲート酸化膜の一部に
欠陥を生じフローテングゲートとチャンネルの間に短絡
が生じても、フローテングゲートの各領域の形状を適当
に作成するか、或いは各領域を十分小さくすることによ
り、記憶用ＭＯ３・ＦＥＴ全体としては、その作用を失
うことはない。
欠陥を生じフローテングゲートとチャンネルの間に短絡
が生じても、フローテングゲートの各領域の形状を適当
に作成するか、或いは各領域を十分小さくすることによ
り、記憶用ＭＯ３・ＦＥＴ全体としては、その作用を失
うことはない。
従ってゲート酸化膜の厚さを、必要十分な程度に薄くす
ることが可能となる。
ることが可能となる。
（実施例）
以下、この発明の一実施例について図面を参照して、説
明する。
明する。
第１図は、この発明による半導体記憶装置の記憶用ＭＯ
９−ＦＥＴの部分断面図である。
９−ＦＥＴの部分断面図である。
図に於て１は半導体基板であり、記憶用ＭＯ８・ＦＥＴ
がＮチャンネル型ＭＯ８−ＦＥＴの場合はＰ型半導体基
板となる。
がＮチャンネル型ＭＯ８−ＦＥＴの場合はＰ型半導体基
板となる。
２は絶縁被膜であり、半導体基板の主面全体を覆ってい
る。
る。
３はＭＯＳ−ＦＥＴのドレン電極であり４はソース電極
で共に金属、金属シリサイド、またはポリシリコン等で
構成される。
で共に金属、金属シリサイド、またはポリシリコン等で
構成される。
５は記憶用ＭＯ３−ＦＥＴのドレンであり６はソースで
あり、共にＮ１型不純物拡散領域によって形成される。
あり、共にＮ１型不純物拡散領域によって形成される。
７はゲート酸化膜であり、この膜厚を十分薄くすること
によりＭＯＳ−ＦＥＴのチャンネル領域、１０から電子
が、フローテングゲート８．８’ ８”−・・・に注
入される。９はコントロール電極にあり、ここに電圧を
加えることにより、ＭＯＳ−ＦＥＴの状態を制御する。
によりＭＯＳ−ＦＥＴのチャンネル領域、１０から電子
が、フローテングゲート８．８’ ８”−・・・に注
入される。９はコントロール電極にあり、ここに電圧を
加えることにより、ＭＯＳ−ＦＥＴの状態を制御する。
この構成においていて、ゲート酸化膜７に例えば欠陥１
１が生じ、電極８″とチャンネル１０間に短絡が発生し
てもその他の電極は健在であり、ＭＯＳ・ＦＥＴは全体
として作用を失わない。
１が生じ、電極８″とチャンネル１０間に短絡が発生し
てもその他の電極は健在であり、ＭＯＳ・ＦＥＴは全体
として作用を失わない。
［発明の効果］
前述した様に、この発明によれば、ＭＯＳ−ＦＥＴのゲ
ート酸化膜に若干の欠陥が生じてもＭＯＳ −ＦＥＴは
全体として、作用を失わない為、ゲート酸化膜を十分薄
くする事が可能であり、ＭＯＳ−ＦＥＴの性能向上の目
的を連する事ができると共に、生産における良品率を飛
躍的に高める事が可能であって、また、ゲート電極を導
電性物質で形成するので、電子の注入量も十分大きくで
きるので、ＭＯＳ−ＦＥＴを必要以上に大きくすること
がない。
ート酸化膜に若干の欠陥が生じてもＭＯＳ −ＦＥＴは
全体として、作用を失わない為、ゲート酸化膜を十分薄
くする事が可能であり、ＭＯＳ−ＦＥＴの性能向上の目
的を連する事ができると共に、生産における良品率を飛
躍的に高める事が可能であって、また、ゲート電極を導
電性物質で形成するので、電子の注入量も十分大きくで
きるので、ＭＯＳ−ＦＥＴを必要以上に大きくすること
がない。
また、コントロートゲート下の絶縁膜を酸化シリコンで
構成する事ができるので、製造工程をＭＮＯＳ型に比し
簡単化することができる。
構成する事ができるので、製造工程をＭＮＯＳ型に比し
簡単化することができる。
第一図は、この発明に係る半導体記憶装置の記憶用ＭＯ
８−ＦＥＴの部分断面図である。 ■・・・・・・・・半導体基板 ２・・・・・・・・絶縁膜 ３・・・・・・・・ドレン電極 ４・・・・・・・・ソース電極 ５・・・・・・・・ドレン領域 ６・・・・・・・・ソース領域 ７・・・・・・・・ゲート酸化膜 ８．８−８” ・・フローテングゲート電極９・・・
・・・・・制御ゲート電極 １０・・・・・・・チャンネル領域
８−ＦＥＴの部分断面図である。 ■・・・・・・・・半導体基板 ２・・・・・・・・絶縁膜 ３・・・・・・・・ドレン電極 ４・・・・・・・・ソース電極 ５・・・・・・・・ドレン領域 ６・・・・・・・・ソース領域 ７・・・・・・・・ゲート酸化膜 ８．８−８” ・・フローテングゲート電極９・・・
・・・・・制御ゲート電極 １０・・・・・・・チャンネル領域
Claims (1)
- ＭＯＳ・ＦＥＴを記憶素子とするフィルドプログラマブ
ル・リードオンリーメモリーに於いて、前記ＭＯＳ・Ｆ
ＥＴのフローテングゲートを互いに独立した分割された
導電性電極に依って構成する事を特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281538A JPH03141676A (ja) | 1989-10-26 | 1989-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281538A JPH03141676A (ja) | 1989-10-26 | 1989-10-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03141676A true JPH03141676A (ja) | 1991-06-17 |
Family
ID=17640569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281538A Pending JPH03141676A (ja) | 1989-10-26 | 1989-10-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03141676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1204146A1 (en) * | 1993-08-19 | 2002-05-08 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63274180A (ja) * | 1987-05-06 | 1988-11-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
-
1989
- 1989-10-26 JP JP1281538A patent/JPH03141676A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63274180A (ja) * | 1987-05-06 | 1988-11-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1204146A1 (en) * | 1993-08-19 | 2002-05-08 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| EP1204147A1 (en) * | 1993-08-19 | 2002-05-08 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US6555882B2 (en) | 1993-08-19 | 2003-04-29 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US6674117B2 (en) | 1993-08-19 | 2004-01-06 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US6787841B2 (en) | 1993-08-19 | 2004-09-07 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US7061053B2 (en) | 1993-08-19 | 2006-06-13 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| US7309892B2 (en) | 1993-08-19 | 2007-12-18 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
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