JPS63274180A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS63274180A JPS63274180A JP10996787A JP10996787A JPS63274180A JP S63274180 A JPS63274180 A JP S63274180A JP 10996787 A JP10996787 A JP 10996787A JP 10996787 A JP10996787 A JP 10996787A JP S63274180 A JPS63274180 A JP S63274180A
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- Japan
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- floating gate
- gate electrode
- electrode
- nonvolatile memory
- gate electrodes
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000005516 engineering process Methods 0.000 claims description 2
- 238000001459 lithography Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 5
- 239000003039 volatile agent Substances 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータなどの電子装置に用いられる
半導体不揮発性メモリに関する。
半導体不揮発性メモリに関する。
この発明は、浮遊ゲート型半導体不揮発性メモリにおい
て、ソース・ドレイン領域間のチャネル領域上に電気的
に分離された浮遊ゲート電極を複数個設けることにより
、半導体不揮発性メモリの破壊防止及び信頼性の向上を
したものである。
て、ソース・ドレイン領域間のチャネル領域上に電気的
に分離された浮遊ゲート電極を複数個設けることにより
、半導体不揮発性メモリの破壊防止及び信頼性の向上を
したものである。
従来、第２図に示すように、浮遊ゲート型半導体不揮発
性メモリは、Ｐ型シリコン基板１１の表面に形成したＮ
＋型のソース・ドレイン領域１２゜１３の上にゲート絶
縁１１１４を介して浮遊ゲート電極１５を設け、浮遊ゲ
ート電極１５の上に制御ゲート絶縁膜１８を介して！１
ｌｔｌｌゲート電極１７を形成した構造である。浮遊ゲ
ート電極１５の中の電荷量によって、ソース・ドレイン
領域間のチャネル抵抗が変化することから情報を記憶し
ている。
性メモリは、Ｐ型シリコン基板１１の表面に形成したＮ
＋型のソース・ドレイン領域１２゜１３の上にゲート絶
縁１１１４を介して浮遊ゲート電極１５を設け、浮遊ゲ
ート電極１５の上に制御ゲート絶縁膜１８を介して！１
ｌｔｌｌゲート電極１７を形成した構造である。浮遊ゲ
ート電極１５の中の電荷量によって、ソース・ドレイン
領域間のチャネル抵抗が変化することから情報を記憶し
ている。
また、ドレイン領域１３の上は一部薄いトンネル絶縁膜
１６になっており、この領域を介して電子を注入あるい
は流出することにより浮遊ゲート電極１５の中の電荷量
を変化することができる。
１６になっており、この領域を介して電子を注入あるい
は流出することにより浮遊ゲート電極１５の中の電荷量
を変化することができる。
しかし、従来の半導体不揮発性メモリは、浮遊ゲート電
極１５を囲んでいる絶縁膜にピンホールあるいはウィー
クスポットのような絶縁性に劣った部分が存在すると、
浮遊ゲート電Ｋｉ １５の中に蓄積された電荷が揮発し
てしまう。また、トンネル絶縁膜１６を介して電荷をド
レイン領域１３と浮遊ゲート電極１５との間を移動する
場合、トンネル絶縁膜が偶発的に破壊する現蒙もある。
極１５を囲んでいる絶縁膜にピンホールあるいはウィー
クスポットのような絶縁性に劣った部分が存在すると、
浮遊ゲート電Ｋｉ １５の中に蓄積された電荷が揮発し
てしまう。また、トンネル絶縁膜１６を介して電荷をド
レイン領域１３と浮遊ゲート電極１５との間を移動する
場合、トンネル絶縁膜が偶発的に破壊する現蒙もある。
すなわら、浮遊ゲート電極１５の中の電位が揮発してし
まうことがある小さな確率で生ずる。この場合、揮発し
た浮遊ゲート電極のメモリは、情報が変化してしまう。
まうことがある小さな確率で生ずる。この場合、揮発し
た浮遊ゲート電極のメモリは、情報が変化してしまう。
そこで、この発明は、従来のこのような情報が変化して
しまうという欠点を解決するため、非常に信頼性の高い
半導体不揮発ｉメモリを提供することを目的としている
。
しまうという欠点を解決するため、非常に信頼性の高い
半導体不揮発ｉメモリを提供することを目的としている
。
上記問題点を解決するために、この発明は、ソース・ド
レイン領域間のチャネル領域上に複数個の浮遊ゲート電
極を設けることにより信頼性の高い半導体不揮発性メモ
リを突環した。
レイン領域間のチャネル領域上に複数個の浮遊ゲート電
極を設けることにより信頼性の高い半導体不揮発性メモ
リを突環した。
以下に、この発明の実施例を図面にもとづいて説明する
。第１図において、Ｐ型のシリコン基板１の表面にＮ＋
型のソース領域２とドレイン領域３を形成し、ソース領
域とドレイン領域の間のチャネル領域にゲート絶縁膜４
を介して浮遊ゲート電極５Ａ、浮遊ゲート電極５Ｂ、浮
遊ゲート・電極５Ｃ及び浮遊ゲート電極５Ｄを形成する
。各浮遊ゲート電極は、それぞれ電気的に絶縁膜を介し
て分離されている。また、それぞれの浮遊ゲート電極は
、υ制御ゲート電１６と絶縁膜を介して強く容量結合し
ている。また、プログラム電極７も、それぞれの浮遊ゲ
ート電極にトンネル絶縁膜８を介して弱く容量結合して
いる。第３図は、第１図の半導体不揮発性の平面図であ
る。第３図のように、ソース・ドレイン領域間のチャネ
ル領域のコンダクタンスは、４個の浮遊ゲート電極５△
、５Ｂ。
。第１図において、Ｐ型のシリコン基板１の表面にＮ＋
型のソース領域２とドレイン領域３を形成し、ソース領
域とドレイン領域の間のチャネル領域にゲート絶縁膜４
を介して浮遊ゲート電極５Ａ、浮遊ゲート電極５Ｂ、浮
遊ゲート・電極５Ｃ及び浮遊ゲート電極５Ｄを形成する
。各浮遊ゲート電極は、それぞれ電気的に絶縁膜を介し
て分離されている。また、それぞれの浮遊ゲート電極は
、υ制御ゲート電１６と絶縁膜を介して強く容量結合し
ている。また、プログラム電極７も、それぞれの浮遊ゲ
ート電極にトンネル絶縁膜８を介して弱く容量結合して
いる。第３図は、第１図の半導体不揮発性の平面図であ
る。第３図のように、ソース・ドレイン領域間のチャネ
ル領域のコンダクタンスは、４個の浮遊ゲート電極５△
、５Ｂ。
５Ｇ、５Ｄの電位によって変化する。各々の浮遊ゲート
電極の電位は、浮遊ゲート電極にプログラム電極７より
電荷注入あるいは放出することにより変化することがで
きる。例えば、制御ゲート電極６に基板１に対して約２
０Ｖと高電圧を印加すれば、制御ゲート電極すと強く容
量結合した各々の浮遊ゲート電極５Ａ、５Ｂ、５Ｇ、５
Ｄの電位も１０ｖ以上に高くなる。プログラム電極７の
電位を低電圧、例えばＯ■にすれば、トンネル絶縁膜８
にＩＯＶ以上の強電圧が印加されプログラム電極７より
各々の浮遊ゲート電極へトンネル電流による電子が注入
される。逆に、制御ゲート電極６に対して、プログラム
電極７に８電圧を印加すれば、各々の浮遊ゲート電極か
ら電子をプログラム電極７へ引き扱くことができる。
電極の電位は、浮遊ゲート電極にプログラム電極７より
電荷注入あるいは放出することにより変化することがで
きる。例えば、制御ゲート電極６に基板１に対して約２
０Ｖと高電圧を印加すれば、制御ゲート電極すと強く容
量結合した各々の浮遊ゲート電極５Ａ、５Ｂ、５Ｇ、５
Ｄの電位も１０ｖ以上に高くなる。プログラム電極７の
電位を低電圧、例えばＯ■にすれば、トンネル絶縁膜８
にＩＯＶ以上の強電圧が印加されプログラム電極７より
各々の浮遊ゲート電極へトンネル電流による電子が注入
される。逆に、制御ゲート電極６に対して、プログラム
電極７に８電圧を印加すれば、各々の浮遊ゲート電極か
ら電子をプログラム電極７へ引き扱くことができる。
第３図のように、チャネル巾方向に２個、チャネル長方
向に２個の合計４個の浮遊ゲート電極を設けると偶発的
に１個の浮遊ゲート電極の電荷が揮発してもチャネルの
コンダクタンスは同一状態を保つことができる。例えば
、全ての浮遊ゲート電極に電荷を注入して、チャネルを
ＯＦＦ状態にした時、偶発的にある１個の浮遊ゲート電
極の電荷が揮発しても、チャネルはＯＦＦのままである
。
向に２個の合計４個の浮遊ゲート電極を設けると偶発的
に１個の浮遊ゲート電極の電荷が揮発してもチャネルの
コンダクタンスは同一状態を保つことができる。例えば
、全ての浮遊ゲート電極に電荷を注入して、チャネルを
ＯＦＦ状態にした時、偶発的にある１個の浮遊ゲート電
極の電荷が揮発しても、チャネルはＯＦＦのままである
。
即ち、１個の浮遊ゲート電極の電荷が揮発してしまう確
率をＰとすれば、２個以上の浮遊ゲート電極の電荷が揮
発しない限り、チャネルコンダクタンスとしての情報は
変化せずに保つことができる。
率をＰとすれば、２個以上の浮遊ゲート電極の電荷が揮
発しない限り、チャネルコンダクタンスとしての情報は
変化せずに保つことができる。
例えば、１０年間で１個の浮遊ゲート電極が故障する確
率を１０−６とすれば、従来の構造では子側の情報を蓄
積したメモリ集積回路が１０年間故障する確率は１０−
３と高くなってしまう。しかし、本発明の構造では、１
０−８程麿と１１常に低い値にできる。即ち、ｎ個のメ
モリセルを集積化した場合、１個のメモリセルの不良率
をＰとすれば、ｎ個全体の不良率Ｆは、次式のようにな
る。
率を１０−６とすれば、従来の構造では子側の情報を蓄
積したメモリ集積回路が１０年間故障する確率は１０−
３と高くなってしまう。しかし、本発明の構造では、１
０−８程麿と１１常に低い値にできる。即ち、ｎ個のメ
モリセルを集積化した場合、１個のメモリセルの不良率
をＰとすれば、ｎ個全体の不良率Ｆは、次式のようにな
る。
Ｆ＝１−（１−（Ｐ’＋４Ｃ３Ｐ３＋−４Ｃ２Ｐ２））
０ ・・・・・・（１）即ち、４個の浮遊ゲート電極
で１個の情報を記憶した場合、１個の浮遊ゲート電極が
故障しても情報は破壊しないことから、そのメモリセル
の不良率は、（Ｐ ＋４Ｇ３Ｐ ＋４０２ Ｐ”
）とＰより非常に小さな値になるためである。
０ ・・・・・・（１）即ち、４個の浮遊ゲート電極
で１個の情報を記憶した場合、１個の浮遊ゲート電極が
故障しても情報は破壊しないことから、そのメモリセル
の不良率は、（Ｐ ＋４Ｇ３Ｐ ＋４０２ Ｐ”
）とＰより非常に小さな値になるためである。
第４図は、本発明の他の実施例を示した半導体不揮発性
メモリの断面図である。ソース・ドレイン領域間のヂセ
ネル領域上にトンネル絶縁Ｐｆ’１１を介して複数個の
ｆｐ遊ゲート電極５を形成している。浮遊ゲート電極５
の上には、ｆ、Ｉ＋御ゲート電極６が形成されている。
メモリの断面図である。ソース・ドレイン領域間のヂセ
ネル領域上にトンネル絶縁Ｐｆ’１１を介して複数個の
ｆｐ遊ゲート電極５を形成している。浮遊ゲート電極５
の上には、ｆ、Ｉ＋御ゲート電極６が形成されている。
浮遊ゲート電極５は、絶縁膜で各々分離しである。浮遊
ゲート電極５への電荷の注入あるいは抜きとりは、トン
ネル絶縁膜１１を介して行うことができる６％板１と制
御ゲート電極６との間に高電界を印加することにより、
トンネル絶縁膜に電子を流すことができる。浮遊ゲート
電極５は、通常の７オトリソエ程によってバターニング
される。第４図のような構造においても、１個の浮遊ゲ
ート電極中の電荷が使用中に揮発しても、複数個の浮遊
ゲート電極を設【ノたメ［リセルとしての状態は変化し
ない。従って、非常に故障率の低い半導体不揮発性メモ
リが実現できる。
ゲート電極５への電荷の注入あるいは抜きとりは、トン
ネル絶縁膜１１を介して行うことができる６％板１と制
御ゲート電極６との間に高電界を印加することにより、
トンネル絶縁膜に電子を流すことができる。浮遊ゲート
電極５は、通常の７オトリソエ程によってバターニング
される。第４図のような構造においても、１個の浮遊ゲ
ート電極中の電荷が使用中に揮発しても、複数個の浮遊
ゲート電極を設【ノたメ［リセルとしての状態は変化し
ない。従って、非常に故障率の低い半導体不揮発性メモ
リが実現できる。
この発明は、以上説明したように、一つの情報を記憶す
るメモリセルに複数個の浮遊ゲート電極をＲＱＧノるこ
とにより、非常に故障率の低い半導体不揮発性メモリを
容易にする効果がある。
るメモリセルに複数個の浮遊ゲート電極をＲＱＧノるこ
とにより、非常に故障率の低い半導体不揮発性メモリを
容易にする効果がある。
第１図は、この発明にかかる半導体不揮発性メモリの斜
視図、第２図は、従来の半導体不揮発性メモリの断面図
、第３図は、第１図の半導体不揮発性メモリの平面図で
あり、第４図は、本発明の半導体不揮発性メモリの他の
実施例の断面図である。 ５Ａ、５Ｂ、５Ｇ、５Ｄ・・・浮遊ゲート電極７・・・
プログラム電極 ６・・・制御ゲート電極 ８・・・トンネル絶縁膜 ４・・・ゲート絶縁膜 （他１名）
視図、第２図は、従来の半導体不揮発性メモリの断面図
、第３図は、第１図の半導体不揮発性メモリの平面図で
あり、第４図は、本発明の半導体不揮発性メモリの他の
実施例の断面図である。 ５Ａ、５Ｂ、５Ｇ、５Ｄ・・・浮遊ゲート電極７・・・
プログラム電極 ６・・・制御ゲート電極 ８・・・トンネル絶縁膜 ４・・・ゲート絶縁膜 （他１名）
Claims (3)
- （１）ソース・ドレイン領域間のチャネル領域上に複数
個の電気的に分離された浮遊ゲート電極を設けたことを
特徴とする半導体不揮発性メモリ。 - （２）チャネル長方向及びチャネル巾方向にそれぞれ２
個以上の電気的に分離された浮遊ゲート電極を設けたこ
とを特徴とする特許請求の範囲第１項記載の半導体不揮
発性メモリ。 - （３）前記浮遊ゲート電極がリソグラフィー技術によつ
て形成されたことを特徴とする特許請求の範囲第１項記
載の半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10996787A JPS63274180A (ja) | 1987-05-06 | 1987-05-06 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10996787A JPS63274180A (ja) | 1987-05-06 | 1987-05-06 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63274180A true JPS63274180A (ja) | 1988-11-11 |
Family
ID=14523695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10996787A Pending JPS63274180A (ja) | 1987-05-06 | 1987-05-06 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63274180A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03141676A (ja) * | 1989-10-26 | 1991-06-17 | Rohm Co Ltd | 半導体記憶装置 |
| JPH08125045A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | フラッシュメモリ装置およびその製造方法 |
| JPH0964214A (ja) * | 1995-08-21 | 1997-03-07 | Lg Semicon Co Ltd | 不揮発性メモリ及びその不揮発性メモリをプログラムする方法 |
| JPH1070205A (ja) * | 1996-07-23 | 1998-03-10 | Lg Semicon Co Ltd | 非揮発性メモリセル及びこの非揮発性メモリセルをプログラムする方法 |
| US5982462A (en) * | 1996-03-12 | 1999-11-09 | Frontec Incorporated | Inverse stagger or planar type thin-film transistor device and liquid-crystal display apparatus having floating gate electrode which is capacitively coupled with one or more input electrodes |
| JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
-
1987
- 1987-05-06 JP JP10996787A patent/JPS63274180A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03141676A (ja) * | 1989-10-26 | 1991-06-17 | Rohm Co Ltd | 半導体記憶装置 |
| JPH08125045A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | フラッシュメモリ装置およびその製造方法 |
| JPH0964214A (ja) * | 1995-08-21 | 1997-03-07 | Lg Semicon Co Ltd | 不揮発性メモリ及びその不揮発性メモリをプログラムする方法 |
| US5982462A (en) * | 1996-03-12 | 1999-11-09 | Frontec Incorporated | Inverse stagger or planar type thin-film transistor device and liquid-crystal display apparatus having floating gate electrode which is capacitively coupled with one or more input electrodes |
| JPH1070205A (ja) * | 1996-07-23 | 1998-03-10 | Lg Semicon Co Ltd | 非揮発性メモリセル及びこの非揮発性メモリセルをプログラムする方法 |
| JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
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