JPS61131484A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS61131484A JPS61131484A JP59252608A JP25260884A JPS61131484A JP S61131484 A JPS61131484 A JP S61131484A JP 59252608 A JP59252608 A JP 59252608A JP 25260884 A JP25260884 A JP 25260884A JP S61131484 A JPS61131484 A JP S61131484A
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- 238000007667 floating Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 10
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- 230000005611 electricity Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピューターに代表される電子装置に用
いられているメモリの中の半導体不揮発性メモリに関す
る。
いられているメモリの中の半導体不揮発性メモリに関す
る。
〔従来の技術〕 ′
従来、一般的に利用されている半導体不揮発性メモリの
断面図を第2図に示す。’に、 8. Patent4
205158(May15.、.1980)Kこのよう
な従来の半導体不揮発性メそりが開示されている。
断面図を第2図に示す。’に、 8. Patent4
205158(May15.、.1980)Kこのよう
な従来の半導体不揮発性メそりが開示されている。
しかし、第2図に示したiうな従来の半尋体不
”揮発性メモリは、情報を記憶する場合、P塁半導体
基板1に形成されているr導電型のドレイン領域2に約
217と高電圧を印加する必要がある。
”揮発性メモリは、情報を記憶する場合、P塁半導体
基板1に形成されているr導電型のドレイン領域2に約
217と高電圧を印加する必要がある。
ドレイン領域2に高電圧を印加すると、ドレイン領域2
と半導体基板1との間にリーク電流が流れるため一電源
で情報を記憶するためには、大面積の昇圧回路を半導体
集積回路内に形成する必要があった。即ち、半導体不揮
発性メモリ集積回路を安価に製造することが困難であっ
た。
と半導体基板1との間にリーク電流が流れるため一電源
で情報を記憶するためには、大面積の昇圧回路を半導体
集積回路内に形成する必要があった。即ち、半導体不揮
発性メモリ集積回路を安価に製造することが困難であっ
た。
そこで、この発明は、従来のこのような欠点を解決する
ために、情報記憶時に、高電圧印加部分から不必要なリ
ーク電流が流れないような半導体不揮発性メモリを得る
ことを目的としている。
ために、情報記憶時に、高電圧印加部分から不必要なリ
ーク電流が流れないような半導体不揮発性メモリを得る
ことを目的としている。
上記問題点を解決するために、この発明は、情報記憶時
に不必要なリーク電流の原因となる半導体基板内、に形
成されている拡散領域への高電圧印加をせずに、情報の
書換えを行なうようにした。
に不必要なリーク電流の原因となる半導体基板内、に形
成されている拡散領域への高電圧印加をせずに、情報の
書換えを行なうようにした。
以下にこの発明の実施例を図面にもとづいて説明する。
第1図は、本発明の半導体不揮発性メモリの断面図であ
る。P型半導体基板11VcNL電盤のソース領域12
とドレイン領域15が形成されている。ソース・ドレイ
ン領域間のチャネル領域は、第1のチャネル領域C1と
第2のチャネル領域C!とから形成されている。第1の
チャネル領域cl上には、選択ゲート絶縁膜14を介し
て選択ゲート電極15が設けられている。また、第2の
チャネル領域C1上には、注入ゲート絶縁膜16t−介
して浮遊ゲート電極17が設けられている。また、浮遊
ゲート電極17の上忙は、絶縁膜1Bを介して制御ゲー
ト電極1?が設けられている。浮遊ゲート電極17のま
わりは全て絶縁膜で形成されており、その電位は、浮遊
ゲート電極中の電荷と、制御ゲート電極の電位によシ変
化する。
る。P型半導体基板11VcNL電盤のソース領域12
とドレイン領域15が形成されている。ソース・ドレイ
ン領域間のチャネル領域は、第1のチャネル領域C1と
第2のチャネル領域C!とから形成されている。第1の
チャネル領域cl上には、選択ゲート絶縁膜14を介し
て選択ゲート電極15が設けられている。また、第2の
チャネル領域C1上には、注入ゲート絶縁膜16t−介
して浮遊ゲート電極17が設けられている。また、浮遊
ゲート電極17の上忙は、絶縁膜1Bを介して制御ゲー
ト電極1?が設けられている。浮遊ゲート電極17のま
わりは全て絶縁膜で形成されており、その電位は、浮遊
ゲート電極中の電荷と、制御ゲート電極の電位によシ変
化する。
即ち、浮遊ゲート電極17は、制御ゲート電極19と最
も強く容量結合するようく形成されている。
も強く容量結合するようく形成されている。
第1図に示した半導体不揮発性メモリの情報の読み出し
は、次のようにして行なう。
は、次のようにして行なう。
浮遊ゲート電極17に電子が多数注入されている場合は
、第2のチャネル領域は電子t−流せられないために、
第1のチャネル領域C1がON、QOFIFにかかわら
ずソース・ドレイン領域間は電気を流すことができない
。即ち、OFFである。
、第2のチャネル領域は電子t−流せられないために、
第1のチャネル領域C1がON、QOFIFにかかわら
ずソース・ドレイン領域間は電気を流すことができない
。即ち、OFFである。
逆に、浮遊ゲート電極17に電子があまり注入されてい
ない場合は、第2のチャネル領域C2はONするために
、第1のチャネルをONにれば、ソース・ドレイン領域
間を電気を流すことができる。即ち、ONである。この
ように、半導体不揮発性メモリは、浮遊ゲート電極に注
入されている電子のItKよってONになったり01P
IFになったりする。
ない場合は、第2のチャネル領域C2はONするために
、第1のチャネルをONにれば、ソース・ドレイン領域
間を電気を流すことができる。即ち、ONである。この
ように、半導体不揮発性メモリは、浮遊ゲート電極に注
入されている電子のItKよってONになったり01P
IFになったりする。
本発明の半導体不揮発性メモ、りの浮遊ゲート電極17
への電子の注入及び抜きとりは次のようにして行なう。
への電子の注入及び抜きとりは次のようにして行なう。
まず、浮遊ゲート電極17ベの電子の注入は、ドレイン
領域15へ基板11に対し逆バイアスでおる正の電位の
電源電圧(約SV)を印加し、浮遊ゲート電極1′7の
電位が約1′Ovになるような1圧を制御ゲート電極1
9に印加する。1遺−ゲーー−−)−’14 +−9−
に迩励l−−遍択ゲート電極15には、第1のチャネル
領域がわずかに反転するような電圧を印加する。浮遊ゲ
ート電極17の下の第2のチャネル領域CIも反転して
いるため忙、ソース領域12から流出した電子は、第1
のtヤネル領域C1と第2のチャネル領域Ofi との
接続付近で、ソース領域電位からドレイン領域電位と加
速され、浮遊ゲート電極17へ注入される。
領域15へ基板11に対し逆バイアスでおる正の電位の
電源電圧(約SV)を印加し、浮遊ゲート電極1′7の
電位が約1′Ovになるような1圧を制御ゲート電極1
9に印加する。1遺−ゲーー−−)−’14 +−9−
に迩励l−−遍択ゲート電極15には、第1のチャネル
領域がわずかに反転するような電圧を印加する。浮遊ゲ
ート電極17の下の第2のチャネル領域CIも反転して
いるため忙、ソース領域12から流出した電子は、第1
のtヤネル領域C1と第2のチャネル領域Ofi との
接続付近で、ソース領域電位からドレイン領域電位と加
速され、浮遊ゲート電極17へ注入される。
次に、浮遊ゲート電極17から電子を抜き取るには、浮
遊ゲート電極′17に対して選択ゲート電極15に正の
高電圧を印加すると、トンネル電流が流れて、浮遊ゲニ
ト電極中の電子は選択ゲート電極15へと抜き取られる
。浮遊ゲート電極17と選択ゲート電極15との間の絶
縁膜が部分的に約200Xの酸化膜で形成されていれば
、選択ゲート電極15に約21]Vの電圧を印加すると
、と、に。
遊ゲート電極′17に対して選択ゲート電極15に正の
高電圧を印加すると、トンネル電流が流れて、浮遊ゲニ
ト電極中の電子は選択ゲート電極15へと抜き取られる
。浮遊ゲート電極17と選択ゲート電極15との間の絶
縁膜が部分的に約200Xの酸化膜で形成されていれば
、選択ゲート電極15に約21]Vの電圧を印加すると
、と、に。
よシ、浮遊ゲート電極中の電子t−選択ゲート電極へと
抜き取ることができる。
抜き取ることができる。
第6図は、本発明の第2の実施例である。P型の半導体
基板21の中にN ”4 tffiのソース領域22と
ドレイン領域25が形成されている。ソ−スートレイン
領域間のチャネル領域上には、選択ゲート電極25と浮
遊ゲート電極27が直列に股に絶縁膜28を介して設け
られている。本発明の第2の実施例の半導体不揮発性メ
モリは、選択ゲート電極25で制御されるチャネル長が
1μm以下に制御されている。即ち、選択ゲート電極2
5の平面的バター/が1μm以下に加工されている。
基板21の中にN ”4 tffiのソース領域22と
ドレイン領域25が形成されている。ソ−スートレイン
領域間のチャネル領域上には、選択ゲート電極25と浮
遊ゲート電極27が直列に股に絶縁膜28を介して設け
られている。本発明の第2の実施例の半導体不揮発性メ
モリは、選択ゲート電極25で制御されるチャネル長が
1μm以下に制御されている。即ち、選択ゲート電極2
5の平面的バター/が1μm以下に加工されている。
第4図、第5図は、その製造方法の一部を示した断面図
でるる。まず、浮遊ゲート電極27及び制御ゲート電極
29t−形成した後に選択ゲート電極となる多結晶シリ
コン膜25aを第4図のように形成する。浮遊ゲート電
極27の端部は断差が大きいため多結晶シリコンは厚く
形成されている。
でるる。まず、浮遊ゲート電極27及び制御ゲート電極
29t−形成した後に選択ゲート電極となる多結晶シリ
コン膜25aを第4図のように形成する。浮遊ゲート電
極27の端部は断差が大きいため多結晶シリコンは厚く
形成されている。
仄に0、この多結晶シリコン膜25a″を方向性トライ
エツチングによシ平坦部をエツチングすると、渠5図の
ように%萌差部に多結晶シリコンを決してエツチングさ
れる。この残った多結晶シリコン25が選択ゲート電極
となる。第4図、第5図のようくして選択ゲート電極を
形成すれは、非常に面積の小さいメモリができる。
エツチングによシ平坦部をエツチングすると、渠5図の
ように%萌差部に多結晶シリコンを決してエツチングさ
れる。この残った多結晶シリコン25が選択ゲート電極
となる。第4図、第5図のようくして選択ゲート電極を
形成すれは、非常に面積の小さいメモリができる。
こ♂−明第2の実施例の半導体不揮発性メモリも、第1
の実施例と同様に動作することができる′ととは言うま
でもない。
の実施例と同様に動作することができる′ととは言うま
でもない。
この発明は、以上説明したように1選択ゲ°−ト電極あ
°るいは制御ゲート電極のいずれかに高電圧を印加して
、不揮発性メモ911C情報を書込む構造路の面積は極
めて小さくてすみ、従来に比べ安価な半導体不揮発性メ
モリを提供できる効果がある。
°るいは制御ゲート電極のいずれかに高電圧を印加して
、不揮発性メモ911C情報を書込む構造路の面積は極
めて小さくてすみ、従来に比べ安価な半導体不揮発性メ
モリを提供できる効果がある。
第1図は、本発明の不揮発性メモリの第1の実施例のw
rr向図であり、第2図は従来の半導体不揮発性メモリ
の断面図である。集5図は本発明の不tJli発性メモ
リのM42の実施例の断面図であり、第4図及び菖5図
は、本発明の萬2の実施例である第5図の半導体不揮発
性メモリを形成する方法を示した断面図である。 1.11・・・・・・pm半導体基板 2.13・・・・・・N+ドレイン領域12・・自・・
・・・・・・itソース領域14、16.18・・・・
・・絶縁膜 15.25・・・・・・・・・選択ゲート電極17.2
7・・・・・・浮遊ゲート電極19.29・・・・・・
制御ゲート電極以 上 出願人 新技術開発事業団 他2名 第1図
rr向図であり、第2図は従来の半導体不揮発性メモリ
の断面図である。集5図は本発明の不tJli発性メモ
リのM42の実施例の断面図であり、第4図及び菖5図
は、本発明の萬2の実施例である第5図の半導体不揮発
性メモリを形成する方法を示した断面図である。 1.11・・・・・・pm半導体基板 2.13・・・・・・N+ドレイン領域12・・自・・
・・・・・・itソース領域14、16.18・・・・
・・絶縁膜 15.25・・・・・・・・・選択ゲート電極17.2
7・・・・・・浮遊ゲート電極19.29・・・・・・
制御ゲート電極以 上 出願人 新技術開発事業団 他2名 第1図
Claims (3)
- (1)第1導電型の半導体基板内に形成された第3導電
型と逆導電型である第2導電型のソース領域及びドレイ
ン領域と、前記ソース領域とドレイン領域の間の第1の
チャネル領域上に第1のゲート絶縁膜を介して設けられ
た選択ゲート電極と、前記ソース領域とドレイン領域の
間であつて、前記第1のチャネル領域と接続して形成さ
れる第2のチャネル領域上に第2のゲート絶縁膜を介し
て設けられた浮遊ゲート電極と、前記浮遊ゲート電極上
に第3のゲート絶縁膜を介して設けられた制御ゲート電
極とから成る半導体不揮発性メモリ。 - (2)前記第1のチャネル領域と前記第2のチャネル領
域とが接続する前記半導体基板表面より、加速電荷を前
記浮遊ゲート電極へ注入することを特徴とする特許請求
の範囲第1項記載の半導体不揮発性メモリ、 - (3)前記浮遊ゲート電極中の電荷を前記選択ゲート電
極へ抜き取ることを特徴とする特許請求の範囲第1項ま
たは第2項記載の半導体不揮発性メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59252608A JPH0715973B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59252608A JPH0715973B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61131484A true JPS61131484A (ja) | 1986-06-19 |
JPH0715973B2 JPH0715973B2 (ja) | 1995-02-22 |
Family
ID=17239733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59252608A Expired - Lifetime JPH0715973B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0715973B2 (ja) |
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- 1984-11-29 JP JP59252608A patent/JPH0715973B2/ja not_active Expired - Lifetime
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