JPS61131484A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS61131484A JPS61131484A JP59252608A JP25260884A JPS61131484A JP S61131484 A JPS61131484 A JP S61131484A JP 59252608 A JP59252608 A JP 59252608A JP 25260884 A JP25260884 A JP 25260884A JP S61131484 A JPS61131484 A JP S61131484A
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000007667 floating Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000005611 electricity Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 230000034303 cell budding Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピューターに代表される電子装置に用
いられているメモリの中の半導体不揮発性メモリに関す
る。
いられているメモリの中の半導体不揮発性メモリに関す
る。
〔従来の技術〕 ′
従来、一般的に利用されている半導体不揮発性メモリの
断面図を第２図に示す。’に、 ８． Ｐａｔｅｎｔ４
２０５１５８（Ｍａｙ１５．、．１９８０）Ｋこのよう
な従来の半導体不揮発性メそりが開示されている。
断面図を第２図に示す。’に、 ８． Ｐａｔｅｎｔ４
２０５１５８（Ｍａｙ１５．、．１９８０）Ｋこのよう
な従来の半導体不揮発性メそりが開示されている。
しかし、第２図に示したｉうな従来の半尋体不
”揮発性メモリは、情報を記憶する場合、Ｐ塁半導体
基板１に形成されているｒ導電型のドレイン領域２に約
２１７と高電圧を印加する必要がある。
”揮発性メモリは、情報を記憶する場合、Ｐ塁半導体
基板１に形成されているｒ導電型のドレイン領域２に約
２１７と高電圧を印加する必要がある。
ドレイン領域２に高電圧を印加すると、ドレイン領域２
と半導体基板１との間にリーク電流が流れるため一電源
で情報を記憶するためには、大面積の昇圧回路を半導体
集積回路内に形成する必要があった。即ち、半導体不揮
発性メモリ集積回路を安価に製造することが困難であっ
た。
と半導体基板１との間にリーク電流が流れるため一電源
で情報を記憶するためには、大面積の昇圧回路を半導体
集積回路内に形成する必要があった。即ち、半導体不揮
発性メモリ集積回路を安価に製造することが困難であっ
た。
そこで、この発明は、従来のこのような欠点を解決する
ために、情報記憶時に、高電圧印加部分から不必要なリ
ーク電流が流れないような半導体不揮発性メモリを得る
ことを目的としている。
ために、情報記憶時に、高電圧印加部分から不必要なリ
ーク電流が流れないような半導体不揮発性メモリを得る
ことを目的としている。
上記問題点を解決するために、この発明は、情報記憶時
に不必要なリーク電流の原因となる半導体基板内、に形
成されている拡散領域への高電圧印加をせずに、情報の
書換えを行なうようにした。
に不必要なリーク電流の原因となる半導体基板内、に形
成されている拡散領域への高電圧印加をせずに、情報の
書換えを行なうようにした。
以下にこの発明の実施例を図面にもとづいて説明する。
第１図は、本発明の半導体不揮発性メモリの断面図であ
る。Ｐ型半導体基板１１ＶｃＮＬ電盤のソース領域１２
とドレイン領域１５が形成されている。ソース・ドレイ
ン領域間のチャネル領域は、第１のチャネル領域Ｃ１と
第２のチャネル領域Ｃ！とから形成されている。第１の
チャネル領域ｃｌ上には、選択ゲート絶縁膜１４を介し
て選択ゲート電極１５が設けられている。また、第２の
チャネル領域Ｃ１上には、注入ゲート絶縁膜１６ｔ−介
して浮遊ゲート電極１７が設けられている。また、浮遊
ゲート電極１７の上忙は、絶縁膜１Ｂを介して制御ゲー
ト電極１？が設けられている。浮遊ゲート電極１７のま
わりは全て絶縁膜で形成されており、その電位は、浮遊
ゲート電極中の電荷と、制御ゲート電極の電位によシ変
化する。
る。Ｐ型半導体基板１１ＶｃＮＬ電盤のソース領域１２
とドレイン領域１５が形成されている。ソース・ドレイ
ン領域間のチャネル領域は、第１のチャネル領域Ｃ１と
第２のチャネル領域Ｃ！とから形成されている。第１の
チャネル領域ｃｌ上には、選択ゲート絶縁膜１４を介し
て選択ゲート電極１５が設けられている。また、第２の
チャネル領域Ｃ１上には、注入ゲート絶縁膜１６ｔ−介
して浮遊ゲート電極１７が設けられている。また、浮遊
ゲート電極１７の上忙は、絶縁膜１Ｂを介して制御ゲー
ト電極１？が設けられている。浮遊ゲート電極１７のま
わりは全て絶縁膜で形成されており、その電位は、浮遊
ゲート電極中の電荷と、制御ゲート電極の電位によシ変
化する。
即ち、浮遊ゲート電極１７は、制御ゲート電極１９と最
も強く容量結合するようく形成されている。
も強く容量結合するようく形成されている。
第１図に示した半導体不揮発性メモリの情報の読み出し
は、次のようにして行なう。
は、次のようにして行なう。
浮遊ゲート電極１７に電子が多数注入されている場合は
、第２のチャネル領域は電子ｔ−流せられないために、
第１のチャネル領域Ｃ１がＯＮ、ＱＯＦＩＦにかかわら
ずソース・ドレイン領域間は電気を流すことができない
。即ち、ＯＦＦである。
、第２のチャネル領域は電子ｔ−流せられないために、
第１のチャネル領域Ｃ１がＯＮ、ＱＯＦＩＦにかかわら
ずソース・ドレイン領域間は電気を流すことができない
。即ち、ＯＦＦである。
逆に、浮遊ゲート電極１７に電子があまり注入されてい
ない場合は、第２のチャネル領域Ｃ２はＯＮするために
、第１のチャネルをＯＮにれば、ソース・ドレイン領域
間を電気を流すことができる。即ち、ＯＮである。この
ように、半導体不揮発性メモリは、浮遊ゲート電極に注
入されている電子のＩｔＫよってＯＮになったり０１Ｐ
ＩＦになったりする。
ない場合は、第２のチャネル領域Ｃ２はＯＮするために
、第１のチャネルをＯＮにれば、ソース・ドレイン領域
間を電気を流すことができる。即ち、ＯＮである。この
ように、半導体不揮発性メモリは、浮遊ゲート電極に注
入されている電子のＩｔＫよってＯＮになったり０１Ｐ
ＩＦになったりする。
本発明の半導体不揮発性メモ、りの浮遊ゲート電極１７
への電子の注入及び抜きとりは次のようにして行なう。
への電子の注入及び抜きとりは次のようにして行なう。
まず、浮遊ゲート電極１７ベの電子の注入は、ドレイン
領域１５へ基板１１に対し逆バイアスでおる正の電位の
電源電圧（約ＳＶ）を印加し、浮遊ゲート電極１′７の
電位が約１′Ｏｖになるような１圧を制御ゲート電極１
９に印加する。１遺−ゲーー−−）−’１４ ＋−９−
に迩励ｌ−−遍択ゲート電極１５には、第１のチャネル
領域がわずかに反転するような電圧を印加する。浮遊ゲ
ート電極１７の下の第２のチャネル領域ＣＩも反転して
いるため忙、ソース領域１２から流出した電子は、第１
のｔヤネル領域Ｃ１と第２のチャネル領域Ｏｆｉ との
接続付近で、ソース領域電位からドレイン領域電位と加
速され、浮遊ゲート電極１７へ注入される。
領域１５へ基板１１に対し逆バイアスでおる正の電位の
電源電圧（約ＳＶ）を印加し、浮遊ゲート電極１′７の
電位が約１′Ｏｖになるような１圧を制御ゲート電極１
９に印加する。１遺−ゲーー−−）−’１４ ＋−９−
に迩励ｌ−−遍択ゲート電極１５には、第１のチャネル
領域がわずかに反転するような電圧を印加する。浮遊ゲ
ート電極１７の下の第２のチャネル領域ＣＩも反転して
いるため忙、ソース領域１２から流出した電子は、第１
のｔヤネル領域Ｃ１と第２のチャネル領域Ｏｆｉ との
接続付近で、ソース領域電位からドレイン領域電位と加
速され、浮遊ゲート電極１７へ注入される。
次に、浮遊ゲート電極１７から電子を抜き取るには、浮
遊ゲート電極′１７に対して選択ゲート電極１５に正の
高電圧を印加すると、トンネル電流が流れて、浮遊ゲニ
ト電極中の電子は選択ゲート電極１５へと抜き取られる
。浮遊ゲート電極１７と選択ゲート電極１５との間の絶
縁膜が部分的に約２００Ｘの酸化膜で形成されていれば
、選択ゲート電極１５に約２１］Ｖの電圧を印加すると
、と、に。
遊ゲート電極′１７に対して選択ゲート電極１５に正の
高電圧を印加すると、トンネル電流が流れて、浮遊ゲニ
ト電極中の電子は選択ゲート電極１５へと抜き取られる
。浮遊ゲート電極１７と選択ゲート電極１５との間の絶
縁膜が部分的に約２００Ｘの酸化膜で形成されていれば
、選択ゲート電極１５に約２１］Ｖの電圧を印加すると
、と、に。
よシ、浮遊ゲート電極中の電子ｔ−選択ゲート電極へと
抜き取ることができる。
抜き取ることができる。
第６図は、本発明の第２の実施例である。Ｐ型の半導体
基板２１の中にＮ ”４ ｔｆｆｉのソース領域２２と
ドレイン領域２５が形成されている。ソ−スートレイン
領域間のチャネル領域上には、選択ゲート電極２５と浮
遊ゲート電極２７が直列に股に絶縁膜２８を介して設け
られている。本発明の第２の実施例の半導体不揮発性メ
モリは、選択ゲート電極２５で制御されるチャネル長が
１μｍ以下に制御されている。即ち、選択ゲート電極２
５の平面的バター／が１μｍ以下に加工されている。
基板２１の中にＮ ”４ ｔｆｆｉのソース領域２２と
ドレイン領域２５が形成されている。ソ−スートレイン
領域間のチャネル領域上には、選択ゲート電極２５と浮
遊ゲート電極２７が直列に股に絶縁膜２８を介して設け
られている。本発明の第２の実施例の半導体不揮発性メ
モリは、選択ゲート電極２５で制御されるチャネル長が
１μｍ以下に制御されている。即ち、選択ゲート電極２
５の平面的バター／が１μｍ以下に加工されている。
第４図、第５図は、その製造方法の一部を示した断面図
でるる。まず、浮遊ゲート電極２７及び制御ゲート電極
２９ｔ−形成した後に選択ゲート電極となる多結晶シリ
コン膜２５ａを第４図のように形成する。浮遊ゲート電
極２７の端部は断差が大きいため多結晶シリコンは厚く
形成されている。
でるる。まず、浮遊ゲート電極２７及び制御ゲート電極
２９ｔ−形成した後に選択ゲート電極となる多結晶シリ
コン膜２５ａを第４図のように形成する。浮遊ゲート電
極２７の端部は断差が大きいため多結晶シリコンは厚く
形成されている。
仄に０、この多結晶シリコン膜２５ａ″を方向性トライ
エツチングによシ平坦部をエツチングすると、渠５図の
ように％萌差部に多結晶シリコンを決してエツチングさ
れる。この残った多結晶シリコン２５が選択ゲート電極
となる。第４図、第５図のようくして選択ゲート電極を
形成すれは、非常に面積の小さいメモリができる。
エツチングによシ平坦部をエツチングすると、渠５図の
ように％萌差部に多結晶シリコンを決してエツチングさ
れる。この残った多結晶シリコン２５が選択ゲート電極
となる。第４図、第５図のようくして選択ゲート電極を
形成すれは、非常に面積の小さいメモリができる。
こ♂−明第２の実施例の半導体不揮発性メモリも、第１
の実施例と同様に動作することができる′ととは言うま
でもない。
の実施例と同様に動作することができる′ととは言うま
でもない。
この発明は、以上説明したように１選択ゲ°−ト電極あ
°るいは制御ゲート電極のいずれかに高電圧を印加して
、不揮発性メモ９１１Ｃ情報を書込む構造路の面積は極
めて小さくてすみ、従来に比べ安価な半導体不揮発性メ
モリを提供できる効果がある。
°るいは制御ゲート電極のいずれかに高電圧を印加して
、不揮発性メモ９１１Ｃ情報を書込む構造路の面積は極
めて小さくてすみ、従来に比べ安価な半導体不揮発性メ
モリを提供できる効果がある。
第１図は、本発明の不揮発性メモリの第１の実施例のｗ
ｒｒ向図であり、第２図は従来の半導体不揮発性メモリ
の断面図である。集５図は本発明の不ｔＪｌｉ発性メモ
リのＭ４２の実施例の断面図であり、第４図及び菖５図
は、本発明の萬２の実施例である第５図の半導体不揮発
性メモリを形成する方法を示した断面図である。 １．１１・・・・・・ｐｍ半導体基板 ２．１３・・・・・・Ｎ＋ドレイン領域１２・・自・・
・・・・・・ｉｔソース領域１４、１６．１８・・・・
・・絶縁膜 １５．２５・・・・・・・・・選択ゲート電極１７．２
７・・・・・・浮遊ゲート電極１９．２９・・・・・・
制御ゲート電極以 上 出願人 新技術開発事業団 他２名 第１図
ｒｒ向図であり、第２図は従来の半導体不揮発性メモリ
の断面図である。集５図は本発明の不ｔＪｌｉ発性メモ
リのＭ４２の実施例の断面図であり、第４図及び菖５図
は、本発明の萬２の実施例である第５図の半導体不揮発
性メモリを形成する方法を示した断面図である。 １．１１・・・・・・ｐｍ半導体基板 ２．１３・・・・・・Ｎ＋ドレイン領域１２・・自・・
・・・・・・ｉｔソース領域１４、１６．１８・・・・
・・絶縁膜 １５．２５・・・・・・・・・選択ゲート電極１７．２
７・・・・・・浮遊ゲート電極１９．２９・・・・・・
制御ゲート電極以 上 出願人 新技術開発事業団 他２名 第１図
Claims (3)
- （１）第１導電型の半導体基板内に形成された第３導電
型と逆導電型である第２導電型のソース領域及びドレイ
ン領域と、前記ソース領域とドレイン領域の間の第１の
チャネル領域上に第１のゲート絶縁膜を介して設けられ
た選択ゲート電極と、前記ソース領域とドレイン領域の
間であつて、前記第１のチャネル領域と接続して形成さ
れる第２のチャネル領域上に第２のゲート絶縁膜を介し
て設けられた浮遊ゲート電極と、前記浮遊ゲート電極上
に第３のゲート絶縁膜を介して設けられた制御ゲート電
極とから成る半導体不揮発性メモリ。 - （２）前記第１のチャネル領域と前記第２のチャネル領
域とが接続する前記半導体基板表面より、加速電荷を前
記浮遊ゲート電極へ注入することを特徴とする特許請求
の範囲第１項記載の半導体不揮発性メモリ、 - （３）前記浮遊ゲート電極中の電荷を前記選択ゲート電
極へ抜き取ることを特徴とする特許請求の範囲第１項ま
たは第２項記載の半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252608A JPH0715973B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252608A JPH0715973B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131484A true JPS61131484A (ja) | 1986-06-19 |
| JPH0715973B2 JPH0715973B2 (ja) | 1995-02-22 |
Family
ID=17239733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252608A Expired - Lifetime JPH0715973B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715973B2 (ja) |
Cited By (9)
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|---|---|---|---|---|
| JPH01248670A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 不揮発性半導体記憶装置ならびにその動作方法および製造方法 |
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-
1984
- 1984-11-29 JP JP59252608A patent/JPH0715973B2/ja not_active Expired - Lifetime
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| US7700992B2 (en) | 2001-07-27 | 2010-04-20 | Renesas Technology Corp. | Semiconductor device |
| US8017986B2 (en) | 2001-07-27 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor device |
| US8698224B2 (en) | 2001-07-27 | 2014-04-15 | Renesas Electronics Corporation | Semiconductor device |
| US9412459B2 (en) | 2001-07-27 | 2016-08-09 | Renesas Electronics Corporation | Semiconductor device |
| US9812211B2 (en) | 2001-07-27 | 2017-11-07 | Renesas Electronics Corporation | Semiconductor device |
| US10115469B2 (en) | 2001-07-27 | 2018-10-30 | Renesas Electronics Corporation | Semiconductor device |
| US10354735B2 (en) | 2001-07-27 | 2019-07-16 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715973B2 (ja) | 1995-02-22 |
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