TW201423914A - 記憶元件與其製作方法 - Google Patents

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Abstract

本發明提供記憶元件與其形成方法。在一實施例中，記憶元件包括電晶體，其閘極位於工件上。電晶體之源極與汲極位於該工件中，並與閘極相鄰。記憶元件包括抹除閘極，其尖端部份朝工件延伸。抹除閘極係耦接至電晶體的閘極。

Description

記憶元件與其製作方法
本發明係關於記憶元件，更特別關於其電容板極之尖端部份與對應工件之尖端凹陷，與上述結構之形成方法。
半導體元件已用於多種電子應用中，比如個人電腦、手機、數位相機、與其他電子設備。半導體元件的製程通常為依序沉積絕緣層、介電層、導電層、與半導體層於半導體基板上，再微影圖案化不同的層狀物以形成電路構件與單元。
半導體元件的種類之一為記憶元件。記憶元件通常包括記憶單元的陣列，且每一記憶單元可儲存數位訊息或資料如「1」或「0」。某些記憶元件需要更新以維持資料，因此稱作揮發性記憶體。其他記憶元件不需上述更新動作，因此稱作非揮發性記憶體(NVM)。
NVM的新發展為多次性可程式化(MTP)NVM，即可多次程式化。與高密度NVM如快閃記憶體或E2PROMS相較，MTP記憶體適用於低密度應用。MTP記憶體通常具有大記憶單元尺寸，且記憶單元其製程所需的光罩數目亦較少。
本發明一實施例提供一種記憶元件，包括：電晶體，包括閘極位於工件上，以及源極與汲極位於工件中並與閘 極相鄰；以及抹除閘極，包括尖端部份朝工件延伸，其中抹除閘極耦接至電晶體之閘極。
本發明一實施例提供一種記憶元件，包括：第一電容；第二電容，與第一電容以串聯方式耦接；以及電晶體，包括閘極耦接至第一電容與第二電容，其中第一電容包括第一板極位於工件中，絕緣材料位於工件上，以及第二板極位於絕緣材料上，其中第一電容之第二板極具有尖端部份朝工件延伸。
本發明一實施例提供一種記憶元件的製作方法，包括：形成尖端凹陷於工件中；形成第一電容之第一板極、第二電容之第一板極、與電晶體之源極與汲極於工件中，其中第一電容之第一板極係形成於工件包括尖端凹陷之區域中；形成絕緣材料於工件上；形成半導體材料於絕緣材料上；以及圖案化半導體材料，以形成電晶體之閘極、第一電容之第二板極、與第二電容之第二板極，其中尖端凹陷包括v型的剖視形狀。
d1、d2‧‧‧深度
D‧‧‧汲極
L、Lcell、LEG、LEG’‧‧‧長度
S‧‧‧源極
VCG、VD、VEG、VS、Vsub‧‧‧電壓端子
W、Wcell、WCG、WEG‧‧‧寬度
100‧‧‧記憶元件
102‧‧‧工件
104‧‧‧電晶體
106‧‧‧第一電容
108‧‧‧第二電容
110‧‧‧半導體材料
112、152‧‧‧絕緣材料
114‧‧‧閘極
116、118、126、128‧‧‧板極
120‧‧‧v型部份
122‧‧‧v型凹陷
124‧‧‧通道區
130‧‧‧STI區
132‧‧‧延伸區
134‧‧‧下表面
136‧‧‧FN穿隧
138‧‧‧通道熱電子載子注入
140‧‧‧電路圖
142‧‧‧接點及/或通孔
150‧‧‧遮罩材料
160‧‧‧流程圖
162、164、166、168、170‧‧‧步驟
第1圖係某些實施例中，記憶元件的剖視圖；第2圖係某些實施例中，記憶元件的上視圖與電路圖；第3圖係其他實施例中，記憶元件的上視圖；第4圖係其他實施例中，記憶元件的電路圖；第5至8圖係某些實施例中，記憶元件的製程剖視圖；第9至12圖係其他實施例中，記憶元件的製程剖視圖；第13圖係某些實施例中，進行第8或12圖的製程後之記憶 元件剖視圖；以及第14圖係某些實施例中，製作半導體元件的方法流程圖。
如何製作與使用本發明實施例的方法將詳述於下。可以理解的是，本發明提供多種發明概念以實施於多種特定方向，但這些特定實施例僅用以舉例而非侷限本發明範疇。
本發明某些實施例係關於記憶元件與其形成方法。下述內容為包含MTP NVM之記憶元件的新穎設計與結構。
如第1圖所示，係某些實施例中的半導體元件之剖視圖，且半導體元件具有記憶元件100。記憶元件100包含電晶體104，其源極S與汲極D係形成於工件102中。在某些實施例中，電晶體104包含感測電晶體，其閘極114(如浮置閘極)係用以儲存資料狀態如「1」或「0」。記憶元件100亦包含第一電容106與第二電容108，第一電容106具有抹除閘極，而第二電容108具有耦合閘極。電晶體104之閘極114係完整地連接抹除閘極。電晶體104之閘極亦完整地連接耦合閘極。半導體材料110係位於絕緣材料112上，而絕緣材料112係位於工件102上。半導體材料110包含電晶體104之閘極114、第一電容106之板極116、與第二電容108之板極118。電晶體106之源極S與汲極D係位於工件102中並與閘極114相鄰，比如與閘極114之相反兩側相鄰。
部份工件102包含電晶體104之通道區124，其中通道區124係位於源極S與汲極D之間。在某些實施例中，源極S與汲極D可為形成於工件102中的n+區。工件102的另一部份為 第一電容106之板極126，而工件102的其他部份為第二電容108之板極128。舉例來說，板極126與128可為佈值掺質如n型掺質的佈植區。在某些實施例中，板極126與128分別包含單元抹除電容區與單元耦合電容區。在另一實施例中，板極126與128可具有p型掺質。在某些實施例中，第二電容108之板極128可具有延伸區132，且延伸區132的佈值區比板極128之佈植區淺。
板極126與128亦可稱作第一板極，而板極116與118亦可稱作第二板極。第一電容106之板極116與第二電容108之板極118，係耦接至電晶體104之閘極114。在某些實施例中，半導體材料110具有連續區域，其包含閘極114及板極116與118。
在某些實施例中，第一電容106之板極116具有新穎的v型部份120於剖視圖中，且v型部份120朝工件102延伸。第一電容106的抹除閘極具有v型部份120於剖視圖中，且v型部份120朝工件102延伸。舉例來說，上述抹除閘極耦接於板極116中並耦接至電晶體104之閘極114。第一電容106之板極116的v型部份120使電晶體104之閘極114易於抹除資料狀態，詳見下述內容。在某些申請專利範圍中，第一電容106之板極116的v型部份120可稱為尖端部份。
在某些實施例中，工件102包含v型凹陷122於剖視圖中。工件102包含v型凹陷122的區域，即電容106形成其中的區域。在某些申請專利範圍中，v型凹陷122可稱作工件102的凹陷區，亦可稱作尖端凹陷。在某些實施例中，第一電容106之板極116的v型部份120，朝工件102之v型凹陷122延伸。第一 電容106的v型部份120包括上述的抹除閘極，且抹除閘極朝工件102之v型凹陷122延伸。
在某些實施例中，第一電容106之板極116的v型部份120延伸至工件102之v型凹陷120中。舉例來說，第一電容106之v型部份120包括抹除閘極，且抹除閘極延伸至工件102的v型凹陷122中。在某些實施例中，第一電容106之板極116之v型部份120包括抹除閘極，且抹除閘極延伸之深度比閘極(如浮置閘極)114的下表面134低了約150Å至3000Å之間。在某些實施例中，v型部份120之深度d1介於約50Å至3000Å之間。在另一實施例中，第一電容106之板極116的v型部份120包括的抹除閘極，其延伸深度比閘極(如抹除閘極)114之下表面134低的範圍可為其他尺寸。
記憶元件100之抹除與程式化步驟如下述。
第2圖係某些實施例中，記憶元件100之上視圖與電路圖140。第3圖係另一實施例中，記憶元件100的上視圖，而第4圖係另一實施例中，記憶元件100的電路圖140。
如第2圖所示，上視圖中的記憶元件100的電晶體104對應電路圖140中的電晶體104。同樣地，上視圖中的第一電容106與第二電容107分別對應電路圖140中的第一電容106與第二電容108。在第2圖所示之實施例中，用於第二電容108其板極118之半導體材料110其長度LEG’，比用於第一電容106其板極116之半導體材料110其長度LEG長。在某些實施例中，第一電容106之板極116的長度LEG小於或等於約1μm。在某些實施例中，長度LEG為約0.5μm。在某些實施例中，第二電容108 之板極118的長度LEG’，約為第一電容106之板極116的長度LEG的兩倍。在某些實施例中，長度LEG’為約1.2μm。在某些實施例中，電晶體104之閘極114的長度Lcell與第一電容106之板極116的長度實質上相同。在另一實施例中，長度LEG、LEG’、與Lcell可具有其他尺寸或其他相對比例。
在某些實施例中，第一電容106之板極126的寬度WEG小於或等於約1μm。在某些實施例中，寬度WEG為約0.5μm。在某些實施例中，第二電容108之板極128的寬度WCG小於或等於約1μm。在另一實施例中，寬度WCG實質上等於或小於第一電容106之板極126的寬度WEG。在另一實施例中，寬度WCG為約0.35μm。在某些實施例中，電晶體104之主動區(比如位於閘極114下方的工件102)其寬度Wcell小於或等於約2μm。在某些實施例中，寬度Wcell為約0.8μm。在另一實施例中，寬度WEG、WCG’、與Wcell可具有其他尺寸或其他相對比例。
如第2圖所示，接點及/或通孔142係耦接至記憶元件100的多種部份(比如第一電容106之板極126、第二電容108之板極128、及工件102)，以形成記憶元件100的電性連接。接點及/或通孔142亦耦接至電晶體104之源極S與汲極D、第一電容106之板極116、與第二電容108之板極118(未圖示)。接點及/或通孔142可電性耦接至記憶元件100中稍後形成的較上層金屬化層其導線、接觸墊、及/或端子(亦未圖示)。
在某些實施例中，第一電容106的板極116之v型部份120其較上部份具有長度L與寬度W於上視圖中，其中長度L與寬度小於或等於約0.5μm。在某些實施例中，板極116之v型 部份120其較下部份與凹陷部份122相鄰，其尺寸介於約0.1μm至約0.2μm之間。在另一實施例中，v型部份120其寬度W、長度L、與較下部份可具有其他尺寸或其他相對比例。
在第2圖中，v型部份120具有方形的上視形狀。在另一實施例中，v型部份120可具有其他上視形狀。v型部份120可具有矩形、圓形、卵形、三角形、梯形、八角形、其他幾何形狀、其他對稱或不對稱的形狀、或其他上視形狀(未圖示)。
第3圖係其他實施例中記憶元件100的上視圖，其中半導體材料110在所有寬度均具有實質上相同的長度。舉例來說，第3圖所示之實施例中的長度LEG、LEG’、與Lcell實質上相同。寬度WCG與Wcell實質上相同，並大於寬度WEG。
第2及4圖中的電路圖140顯示記憶元件100之多種構件的電性連接與功能。第一電容106與第二電容108以串聯方式耦接，各自以板極116與118耦接至電晶體104的閘極114。電壓端子VCG係耦接至第二電容108的板極128，而電壓端子VEG係耦接至第一電容106的板極126。電壓端子VS係耦接至電晶體104的源極S，而電壓端子VD係耦接至電晶體104的汲極D。電壓端子Vsub亦耦接至第1圖所示之工件102，但未圖示於電路圖140中。舉例來說，電壓端子VCG、VEG、VS、VD、與Vsub可包含記憶元件100之較上層中的導線、接觸墊、及/或端子，藉由第2及3圖之上視圖中的接點及/或通孔142耦接至記憶元件100之多種區域。
記憶元件100包含MTP NVM單元或元件。記憶元件100的操作如抹除、程式化、與讀取等操作將敘述如下。如第1 圖所示，可採用第一電容106抹除記憶元件100。在某些實施例中，第一電容106之板極116的v型部份120包含抹除尖端。舉例來說，電晶體104之閘極114係用以儲存資訊位元，而第一電容106之板極116的v型部份120其抹除尖端可抹除上述資訊位元。
在抹除操作中，施加近似0的電壓至工件102(電壓端子Vsub)，施加近似0的電壓至電壓端子VCG、VD、及VS，並施加約7V至12V的電壓至電壓端子VEG，則可造成Fowler-Nordheim(FN)穿隧以抹除電晶體104之資料，如第2及4圖之電路圖所示。施加上述電壓將導致第一電容106中的FN穿隧136(見第1圖)，這將抹除電晶體104之閘極114(如浮置閘極)上的負電荷。由於FN穿隧136，閘極114上捕獲的任何電子可電性耦接至第一電容106的板極116，並經由絕緣材料112遷移至第一電容106之板極126。FN穿隧136可將電子拉離閘極114。舉例來說，第一電容106之板極116其v型部份120的尖端形狀，有利於降低抹除電晶體104之閘極114上的電荷所需的穿隧電壓。在某些實施例中，第一電容106之板極116其v型部份120的尖端部份可增加FN穿隧136的電場，可降低抹除記憶元件100之電壓(比如施加至電壓端子VEG的7V至12V)。在其他實施例中，可採用其他方法、電壓、與電壓端子抹除儲存於電晶體104上的資料。
藉由第二電容108，可程式化與讀取電晶體104之閘極(如浮置閘極)114。藉由通道熱電子(CHE)載子注入138，可程式化電晶體104之閘極(如浮置閘極)114。首先，先建立記憶陣列的模式，以確認記憶元件100中「1」或「0」的狀態。 程式化的電晶體104可設定為「1」，而未程式化的電晶體104可設定為「0」。在另一實施例中，未程式化的電晶體104可設定為「1」，而程式化的電晶體104可設定為「0」。不論哪種狀況，均可藉由感測閘極114帶正電(未程式化或抹除)或帶負電(程式化)，以確認閘極114係程式化狀態或未程式化狀態。
在程式化操作中，施加約5V至8V的電壓至電壓端子VCG、VEG、與VD，並施加約0V的電壓至電壓端子VS，可讓相對低量的電流(比如約1微安培至20微安培之間)自電晶體104之源極S流至汲極D並遷移至閘極114。通道熱電子載子載子注入138會加速並加熱自源極S流出的電子(e-)，且電子會經由絕緣材料112遷移至電晶體104的閘極114。閘極114上捕獲的電子具有負電荷，可降低閘極114的電位。
在讀取操作中，施加約2.3V之電壓至電壓端子VEG、施加約0.8V之電壓至電壓端子VD、並施加約0至2.3V之電壓至電壓端子VCG(比如施加2.3V之電壓至每一定址的記憶單元，以讀取陣列的定址部份中的每一記憶單元)、並施加約0V之電壓至電壓端子VS與Vsub，即可感測儲存於電晶體104中的資料。藉由感測放大器(未圖示)可感測汲極電流，即電晶體104之閘極114所儲存的電荷量。閘極114具有正電荷(比如未程式化)時，直接位於閘極114下方的通道區124一般為開啟狀態。在進行讀取操作時，若電流自汲極D流至源極S，則感測到的記憶元件100屬於抹除或未程式化的狀態。然而當閘極114具有負電荷(比如程式化)時，直接位於閘極114下方的通道區124係稍微開啟或完全關閉的狀態。如此一來，當汲極D的讀取電壓升 至約0.8V時，穿過通道區124的電流比抹除狀態時的電流小甚至不存在，且感測到的記憶元件100屬於程式化狀態。
在其他實施例中，可採用其他方法、電壓、電流、及/或電壓端子，程式化及/或讀取記憶元件100之電晶體104其閘極114。
第5至8圖係某些實施例中記憶元件100之製程剖視圖，其採用額外遮罩與微影化步驟以形成工件102中的v型凹陷122。在某些實施例中，先形成STI區130於工件102中，接著形成v型凹陷122於工件102中，如第5至8圖所示。在其他實施例中，先形成v型凹陷122於工件102中，再形成STI區130於工件102中(未圖示)。
為製作記憶元件100，先提供工件102。舉例來說，工件102可為半導體基板，包含矽或其他半導體材料，且可覆蓋絕緣層於其上。工件102可包含其他主動構件或電路(未圖示)。舉例來說，工件102可包含氧化矽於單晶矽上。工件102可包含其他導電層或其他半導體單元(比如電晶體、二極體、或類似物)。除了矽以外，亦可採用其他半導體化合物如砷化鎵、磷化銦、矽鍺合金、或碳化矽。舉例來說，工件102可為絕緣層上矽(SOI)基板或絕緣層上鍺(GOI)基板。
STI區130係形成於工件102中。STI區130之形成方法包括以蝕刻製程形成凹陷於工件102中，再將絕緣材料152填入凹陷中。絕緣材料152可為氧化矽、氮化矽、其他絕緣材料、上述之組合、或上述之多層結構。舉例來說，可採用化學機械研磨(CMP)及/或蝕刻製程，移除工件102其上表面上的多餘絕 緣材料152，以保留包含絕緣材料152之STI區130於工件102中，如第5圖所示。
如第6圖所示，形成遮罩材料150於工件102上。舉例來說，遮罩材料150包括光阻層及/或硬遮罩層。如第6圖所示，可採用微影製程圖案化遮罩材料150，使其具有v型凹陷122所需的圖案。接著以圖案化之遮罩材料150作為蝕刻遮罩以蝕刻工件102，形成v型凹陷122如第7圖所示。v型凹陷122之較上部份具有前述之寬度W。舉例來說，工件102中的v型凹陷122具有深度d2，小於或等於約0.2μm。在另一實施例中，深度d2可為其他範圍。接著以灰化及/或蝕刻製程移除遮罩材料130，如第8圖所示。
在第5至8圖的實施例中，STI區130可形成於v型凹陷122其形成步驟之前、之中、或之後(未圖示)。舉例來說，在形成第6圖中的v型凹陷122後再形成STI區130，可在形成STI區130前先形成遮罩材料150於工件102上。換言之，即先進行第6至8圖的製程後，再形成STI區130。接著以犧牲或原生氧化層移除步驟(或額外微影製程)，移除v型凹陷122中的絕緣材料152。
第9至12圖係其他實施例中記憶元件100之製程剖視圖，其採用現有遮罩與微影化步驟以形成工件102中的v型凹陷122。這些實施例的優點為不需額外微影光罩、蝕刻光罩、或微影製程，且v型凹陷122自對準STI區130。在這些實施例中，可同時形成STI區130與v型凹陷122。
STI區130與v型凹陷122之形成方法如第9圖所 示，係形成遮罩材料150於工件102上。接著以微影製程圖案化遮罩材料150，使其具有STI區130之凹陷與v型凹陷122所需的圖案。用於STI區130之圖案較大，而用於v型凹陷122之圖案具有寬度W。接著以圖案化之遮罩材料150作為蝕刻遮罩，蝕刻工件102以形成v型凹陷122與STI區130之凹陷，如第10圖所示。用於v型凹陷122之遮罩材料150中的圖案其寬度W，小於用於STI區130之圖案寬度，STI區130之凹陷將比v型凹陷122深。如第11圖所示，在移除遮罩材料後，形成絕緣材料152於工件102上。絕緣材料152將填入v型凹陷122與STI區130之凹陷。在某些實施例中，沉積的絕緣材料152亦覆蓋工件102之上表面(未圖示)。如第11圖所示，以CMP製程及/或蝕刻製程自工件102之上表面上移除絕緣材料152。如第12圖所示，自v型凹陷122移除絕緣材料152。
在某些實施例中，自v型凹陷122移除絕緣材料152的方法可為犧牲或原生氧化層的移除製程。在其他實施例中，自v型凹陷122移除絕緣材料152的方法可為額外微影製程，比如沉積另一遮罩材料、圖案化另一遮罩材料以露出v型凹陷122中的絕緣材料152，再以蝕刻製程移除v型凹陷122中的絕緣材料(未圖示)。
第13圖係某些實施例中，記憶元件100的剖視圖。在第8至12圖之製程後，可佈植形成電晶體104之源極S與汲極D、第一電容106之板極126、第二電容108之板極128、以及與第二電容108之板極128相鄰的延伸區132。絕緣材料112係形成於工件102的上表面上。在某些實施例中，絕緣材料112襯墊工 件102之v型凹陷122，並填入部份v型凹陷122。在其他實施例中，絕緣材料112完全填入工件102的v型凹陷122。在某些實施例中，絕緣材料112與工件102之上表面實質上共形且具有實質上相同的輪廓。在某些實施例中，絕緣材料112可為氧化矽。在某些實施例中，絕緣材料112之厚度大於或等於約70Å。在某些實施例中，絕緣材料112之厚度介於約120Å至130Å之間。在某些實施例中，絕緣材料112之形成方法可為氧化製程。在另一實施例中，絕緣材料112可為其他材料、其他尺寸、或以其他方法形成。
如第13圖所示，形成半導體材料110於絕緣材料112上。半導體材料110可為厚度大於或等於約1000Å之多晶矽。在另一實施例中，半導體材料110可為其他材料或其他尺寸。
接著微影圖案化半導體材料110，以形成第1圖之剖視圖及第2與3圖之上視圖所示之記憶元件100的閘極114與板極116與118。在某些實施例中，可採用微影製程圖案化絕緣材料112，如第1圖所示。在其他實施例中，不需圖案化絕緣材料112。接著進行其他製程以形成記憶元件100，比如形成額外絕緣及/或鈍化層139，以及形成第2及3圖中的接點及/或通孔142以耦接至記憶元件100的其他區域如第一電容106之板極126、第二電容108之板極128、工件102、與電晶體104之源極S與汲極D(另一實施例更耦接至電晶體104之閘極114，未圖示)。
雖然圖式中只有單一記憶元件100，某些應用中可同時形成多個記憶元件100於工件102各處。這些記憶元件100 以陣列方式排列，而字元線與位元線(未圖示)可與陣列相鄰以存取記憶元件100。在另一實施例中，多個記憶元件100可以其他方式排列，並採用其他方法與結構定址記憶元件100。每一記憶陣列與對應的周邊或支援電路，均可與其他形成於工件102各處之記憶陣列與對應的周邊或支援電路分離。
第14圖係一實施例中，形成記憶元件100之方法的流程圖160。步驟162形成v型凹陷122於工件102中。步驟164形成第一電容106之板極126與第二電容108之板極128，並形成電晶體104之源極S與汲極D於工件102中。第一電容116之板極126係形成於工件102其v型凹陷122之區域中。步驟166形成絕緣材料112於工件102上。步驟168形成半導體材料110於絕緣材料112上。步驟170圖案化半導體材料110，以形成電晶體104之閘極114、第一電容106之板極116、與第二電容108之板極118。
本發明某些實施例包括記憶元件100之製作方法。其他實施例包括記憶元件100之製作方法，具有第一電容106之板極116之v型部份120，與新穎的v型凹陷122。
新穎的記憶元件(MTP NVM)100可應用於儲存程式碼及/或SoC上的資料，可取代外部快閃記憶元件、唯讀記憶(ROM)元件、可程式化ROM(PROM)元件、可抹除PROM(EPROM)元件、與其他種類的記憶元件。
本發明某些實施例的優點包括提供新穎的記憶元件100，其具有v型抹除閘極。本發明揭露用於NVM之新穎的v型多晶矽至基板(比如半導體材料110至工件102中的第一電容106的板極126)抹除尖端。新穎的記憶元件100可採用較低電壓 進行抹除或程式化操作。舉例來說，新穎的v型抹除閘極其抹除電壓介於約7V至12V之間。
在某些實施例中，v型抹除閘極的製程為自對準且不需額外微影遮罩與額外製程，可避免因額外遮罩形成薄穿隧氧化層。在其他實施例中，可採用一或兩道額外微影遮罩與製程形成v型凹陷122，以形成第一電容106其板極116之v型部份120，其中第一電容106包括抹除閘極。
抹除閘極之v型部份120其尖端有利於抹除記憶元件100的程式化狀態。由於抹除尖端包含抹除閘極之v型部份120，可降低FN穿隧抹除功能所需之穿隧電壓。在FN穿隧抹除時，尖端可產生較高電場。由於抹除尖端只占抹除閘極的一小部份(比如第一電容106之板極116的一部份)，可降低正確對準所需之佈局依賴性。
藉由尖端自停止放電，上述抹除尖端可降低過抹除問題的可能性。這在某些應用中特別有利，因為不需採用額外選擇閘極以避免過抹除問題。抹除尖端只需較少的基板電流以抹除記憶元件，亦提供半導體元件上的其他電路較可信的環境。為了抹除電壓而增厚的絕緣材料112，可改善新穎的抹除尖端維持資料的效能。
此外，上述製程方法的流程可輕易實施新穎的記憶元件100與其形成方法。在某些實施例中，上述製程方法不需額外微影遮罩或微影製程。
在本發明某些實施例中，記憶元件包括：電晶體，包括閘極位於工件上，以及源極與汲極位於工件中並與閘極相 鄰。記憶元件包括抹除閘極，其包括尖端部份朝工件延伸。抹除閘極耦接至電晶體之閘極。
在本發明其他實施例中，記憶元件包括：第一電容、第二電容，與第一電容以串聯方式耦接、以及電晶體，包括閘極耦接至第一電容與第二電容。第一電容包括第一板極位於工件中，絕緣材料位於工件上，以及第二板極位於絕緣材料上。第一電容之第二板極具有尖端部份朝工件延伸。
在其他實施例中，記憶元件的製作方法包括：形成尖端凹陷於工件中，以及形成第一電容之第一板極、第二電容之第一板極、與電晶體之源極與汲極於工件中。第一電容之第一板極係形成於工件包括尖端凹陷之區域中上述方法包括形成絕緣材料於工件上，以及形成半導體材料於絕緣材料上。圖案化半導體材料，以形成電晶體之閘極、第一電容之第二板極、與第二電容之第二板極。尖端凹陷包括v型的剖視形狀。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
D‧‧‧汲極
S‧‧‧源極
100‧‧‧記憶元件
102‧‧‧工件
104‧‧‧電晶體
106‧‧‧第一電容
108‧‧‧第二電容
110‧‧‧半導體材料
112‧‧‧絕緣材料
126、128‧‧‧板極
120‧‧‧v型部份
122‧‧‧v型凹陷
124‧‧‧通道區
130‧‧‧STI區
132‧‧‧延伸區

Claims (11)

  1. 一種記憶元件，包括：一電晶體，包括一閘極位於一工件上，以及一源極與一汲極位於該工件中並與該閘極相鄰；以及一抹除閘極，包括一尖端部份朝該工件延伸，其中該抹除閘極耦接至該電晶體之該閘極。
  2. 如申請專利範圍第1項所述之記憶元件，其中該工件包括一凹陷區，且其中該抹除閘極之該尖端部份朝該工件之該凹陷區延伸，其中該電晶體之該閘極完整地連接至該抹除閘極。
  3. 如申請專利範圍第1項所述之記憶元件，更包括一絕緣材料位於該抹除閘極之該尖端部份與該工件之間。
  4. 如申請專利範圍第1項所述之記憶元件，更包括一耦合閘極耦接至該電晶體之該閘極，其中該電晶體之該閘極係整體地連接至該耦合閘極。
  5. 一種記憶元件，包括：一第一電容；一第二電容，與該第一電容以串聯方式耦接；以及一電晶體，包括一閘極耦接至該第一電容與該第二電容，其中該第一電容包括一第一板極位於一工件中，一絕緣材料位於該工件上，以及一第二板極位於該絕緣材料上，其中該第一電容之該第二板極具有一尖端部份朝該工件延伸。
  6. 如申請專利範圍第5項所述之記憶元件，其中該第一電容係 用以抹除該電晶體。
  7. 如申請專利範圍第5項所述之記憶元件，其中該第二電容係用以程式化該電晶體及/或讀取該電晶體。
  8. 一種記憶元件的製作方法，包括：形成一尖端凹陷於一工件中；形成一第一電容之一第一板極、一第二電容之一第一板極、與一電晶體之一源極與一汲極於該工件中，其中該第一電容之該第一板極係形成於該工件包括該尖端凹陷之區域中；形成一絕緣材料於該工件上；形成一半導體材料於該絕緣材料上；以及圖案化該半導體材料，以形成該電晶體之一閘極、該第一電容之一第二板極、與該第二電容之一第二板極，其中該尖端凹陷包括一v型的剖視形狀。
  9. 如申請專利範圍第8項所述之記憶元件的製作方法，更包括形成淺溝槽隔離區於該工件中，包括：先形成該淺溝槽隔離區後再形成該尖端凹陷，或先形成該尖端凹陷後再形成該淺溝隔離區，其中形成該尖端凹陷之步驟包括：形成一遮罩材料於該工件上；圖案化該遮罩材料；以該遮罩材料作為蝕刻遮罩，蝕刻該工件以形成該尖端凹陷；以及移除該遮罩材料。
  10. 如申請專利範圍第8項所述之記憶元件的製作方法，更包括形成一淺溝槽隔離區於該工件中，且該淺溝槽隔離區與該尖端區域係同時形成，其中形成該淺溝槽隔離區與該尖端凹陷之步驟包括：形成一遮罩材料於該工件上；圖案化該遮罩材料；以該遮罩材料作為蝕刻遮罩，蝕刻該工件以形成該尖端凹陷與該淺溝槽隔離區之凹陷；移除該遮罩材料；形成一絕緣材料於該工件上；自該工件的上表面上移除該遮罩材料；以及自該尖端凹陷移除該絕緣材料。
  11. 如申請專利範圍第8項所述之記憶元件的製作方法，其中圖案化該半導體材料之步驟包括：形成該半導體材料的一連續區，包括該電晶體之該閘極、該第一電容之該第二板極、與該第二電容之該第二板極，其中該第一電容之該第二板極包括剖視的一尖端部份朝該工件延伸。
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