JP2003273257A - 単一グリッド材レイヤを有する不揮発性の書き込み可能かつ電気的消去可能なメモリ - Google Patents
単一グリッド材レイヤを有する不揮発性の書き込み可能かつ電気的消去可能なメモリInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
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Abstract
(57)【要約】
【課題】ＳＴＩ型の分離領域とグリッド材の界面間にお
けるグリッド誘電体の薄さに起因するデータ保持問題を
克服したメモリ素子を提供する。 【解決手段】不揮発性の書き込み可能かつ電気的に消去
可能な、単一グリッド材レイヤを有するメモリ・セルを
備えた半導体メモリ素子を提供する。該メモリ素子は、
基板の１つの領域に形成されかつ分離領域によって境界
を画定された能動的半導体領域の内部にフローティング
・グリッド・トランジスタおよびコントロールグリッド
を備える。フローティング・グリッドをその内部に形成
するグリッド材レイヤは、分離領域と重なる部分を有す
ることなく、能動領域の上に一体として延伸する。フロ
ーティング・グリッド・トランジスタは、逆方向に分極
されるＰＮ接合によってコントロールグリッドから電気
的に絶縁される。
けるグリッド誘電体の薄さに起因するデータ保持問題を
克服したメモリ素子を提供する。 【解決手段】不揮発性の書き込み可能かつ電気的に消去
可能な、単一グリッド材レイヤを有するメモリ・セルを
備えた半導体メモリ素子を提供する。該メモリ素子は、
基板の１つの領域に形成されかつ分離領域によって境界
を画定された能動的半導体領域の内部にフローティング
・グリッド・トランジスタおよびコントロールグリッド
を備える。フローティング・グリッドをその内部に形成
するグリッド材レイヤは、分離領域と重なる部分を有す
ることなく、能動領域の上に一体として延伸する。フロ
ーティング・グリッド・トランジスタは、逆方向に分極
されるＰＮ接合によってコントロールグリッドから電気
的に絶縁される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
特に、単一レイヤのグリッド材を備えた、不揮発性のプ
ログラム可能かつ電気的に消去可能なタイプの半導体メ
モリ素子に関する。
特に、単一レイヤのグリッド材を備えた、不揮発性のプ
ログラム可能かつ電気的に消去可能なタイプの半導体メ
モリ素子に関する。
【０００２】
【従来の技術】このタイプのメモリ・ポイントの構成は
当業者に周知である。米国特許第5761121号はＰＭＯＳ
構成に関する一例を含む。
当業者に周知である。米国特許第5761121号はＰＭＯＳ
構成に関する一例を含む。
【０００３】具体的に述べれば、このタイプのセルは、
フローティング・グリッド・トランジスタおよび半導体
基板の範囲内における埋め込みによって形成されるコン
トロールグリッドを含む。コントロールグリッドのはた
らきをするこの埋込みレイヤはフローティング・グリッ
ドに容量的に接続される。コントロールグリッドおよび
フローティング・グリッド・トランジスタは、例えばＳ
ＴＩ(シャロー・トレンチ分離)タイプの分離領域によっ
て電気的に絶縁される。
フローティング・グリッド・トランジスタおよび半導体
基板の範囲内における埋め込みによって形成されるコン
トロールグリッドを含む。コントロールグリッドのはた
らきをするこの埋込みレイヤはフローティング・グリッ
ドに容量的に接続される。コントロールグリッドおよび
フローティング・グリッド・トランジスタは、例えばＳ
ＴＩ(シャロー・トレンチ分離)タイプの分離領域によっ
て電気的に絶縁される。
【０００４】グリッド材レイヤは、通常ポリシリコンで
あって、その内部にトランジスタフローティング・グリ
ッドが形成され、例えば二酸化珪素からなる誘電体によ
ってアクティブ領域から絶縁される。
あって、その内部にトランジスタフローティング・グリ
ッドが形成され、例えば二酸化珪素からなる誘電体によ
ってアクティブ領域から絶縁される。
【０００５】
【発明が解決しようとする課題】良好なデータ保持を達
成するため６０Å未満の厚さの誘電体を使用するのが望
ましいことが観察されている。グリッド誘電体は、例え
ばＳＴＩ型の分離領域とグリッド材料の界面の間におい
て、より薄いことが観察されている。この結果、データ
保持問題が生じる。
成するため６０Å未満の厚さの誘電体を使用するのが望
ましいことが観察されている。グリッド誘電体は、例え
ばＳＴＩ型の分離領域とグリッド材料の界面の間におい
て、より薄いことが観察されている。この結果、データ
保持問題が生じる。
【０００６】本発明の１つの目的は、この問題に解決手
段を提供することである。
段を提供することである。
【０００７】本発明のもう１つの目的は、製造工程が従
来のＣＭＯＳ製造工程と完全に互換性を持つようなメモ
リを提供することである。
来のＣＭＯＳ製造工程と完全に互換性を持つようなメモ
リを提供することである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
本発明が提供する半導体メモリ素子は、不揮発性の書き
込み可能かつ電気的に消去可能な、単一グリッド材レイ
ヤを有するメモリ・セルを備え、更に、基板の１つの領
域に形成され、分離領域によって境界を画定されたアク
ティブ半導体領域の内部に配置されたフローティング・
グリッド・トランジスタおよびコントロールグリッドを
備える。
本発明が提供する半導体メモリ素子は、不揮発性の書き
込み可能かつ電気的に消去可能な、単一グリッド材レイ
ヤを有するメモリ・セルを備え、更に、基板の１つの領
域に形成され、分離領域によって境界を画定されたアク
ティブ半導体領域の内部に配置されたフローティング・
グリッド・トランジスタおよびコントロールグリッドを
備える。
【０００９】本発明の１つの側面に従えば、フローティ
ング・グリッドをその内部に形成するグリッド材レイヤ
は、分離領域と重なる部分を有することなくアクティブ
領域の上に一体として延伸する。更に、該トランジスタ
は、逆方向に分極されるＰＮ接合によってコントロール
グリッドから電気的に絶縁される。
ング・グリッドをその内部に形成するグリッド材レイヤ
は、分離領域と重なる部分を有することなくアクティブ
領域の上に一体として延伸する。更に、該トランジスタ
は、逆方向に分極されるＰＮ接合によってコントロール
グリッドから電気的に絶縁される。
【００１０】換言すれば、複数の分離領域によって分離
/絶縁された複数部品からアクティブ領域が形成された
従来技術とは相違して、本発明によるアクティブ領域
は、単一部品から形成される。グリッド材レイヤが分離
領域と重なる部分を持つことなくアクティブ領域の上に
一体として延伸するということは、グリッド誘電体が局
所的に薄くなる問題を防止する。更に、従来技術におい
て分離領域によって得られていたコントロールグリッド
とトランジスタとの間の電気的絶縁は、この場合、逆方
向に分極されるＰＮ接合によって得られる。
/絶縁された複数部品からアクティブ領域が形成された
従来技術とは相違して、本発明によるアクティブ領域
は、単一部品から形成される。グリッド材レイヤが分離
領域と重なる部分を持つことなくアクティブ領域の上に
一体として延伸するということは、グリッド誘電体が局
所的に薄くなる問題を防止する。更に、従来技術におい
て分離領域によって得られていたコントロールグリッド
とトランジスタとの間の電気的絶縁は、この場合、逆方
向に分極されるＰＮ接合によって得られる。
【００１１】本発明の１つの側面に従えば、この場合"
記憶トランジスタ"とも呼ばれるアクティブ領域の内側
のフローティング・グリッド・トランジスタは、継続的
に阻止されるバイポーラ・トランジスタによってコント
ロールグリッドから電気的に絶縁される。このバイポー
ラ・トランジスタの場合、そのベースの導電型はトラン
ジスタ・チャネルの導電型と同じではない。
記憶トランジスタ"とも呼ばれるアクティブ領域の内側
のフローティング・グリッド・トランジスタは、継続的
に阻止されるバイポーラ・トランジスタによってコント
ロールグリッドから電気的に絶縁される。このバイポー
ラ・トランジスタの場合、そのベースの導電型はトラン
ジスタ・チャネルの導電型と同じではない。
【００１２】従って、バイポーラ・トランジスタのベー
ス領域が例えば基板領域の一部であってもよい。
ス領域が例えば基板領域の一部であってもよい。
【００１３】記憶トランジスタのフローティング・グリ
ッドがアクティブ領域から突き出て分離領域の一部に重
なることを防ぐための１つの解決手段は、環状のグリッ
ドを提供することである。具体的に述べれば、本発明の
１つの側面に従えば、アクティブ領域は、第１の型の導
電性を持つ第１の半導体領域および第１の型とは異なる
第２の型の導電性を持つ第２の半導体領域を備える。ト
ランジスタは、第１の半導体領域に形成され、グリッド
のポリシリコン領域の環状部分から構成される環状フロ
ーティング・グリッドを有する。コントロールグリッド
は第２の半導体領域に形成され、グリッド材の領域は、
コントロールグリッドの上に位置する第２の部分および
環状部分と第２の部分とを接続する接続部分を含む。
ッドがアクティブ領域から突き出て分離領域の一部に重
なることを防ぐための１つの解決手段は、環状のグリッ
ドを提供することである。具体的に述べれば、本発明の
１つの側面に従えば、アクティブ領域は、第１の型の導
電性を持つ第１の半導体領域および第１の型とは異なる
第２の型の導電性を持つ第２の半導体領域を備える。ト
ランジスタは、第１の半導体領域に形成され、グリッド
のポリシリコン領域の環状部分から構成される環状フロ
ーティング・グリッドを有する。コントロールグリッド
は第２の半導体領域に形成され、グリッド材の領域は、
コントロールグリッドの上に位置する第２の部分および
環状部分と第２の部分とを接続する接続部分を含む。
【００１４】記憶トランジスタとコントロールグリッド
との間のアクティブ領域において電気的絶縁がＰＮ接合
を介して提供されるという事実は、寄生ＭＯＳトランジ
スタを生成し、そのため、グリッド材レイヤの接続部分
によってグリッドが形成される。この場合、接続部分の
横断幅は、メモリ・セルが消去されつつある時の電流消
費を制限するように、本技術分野の技術のエッチング精
細度に応じて調整される。
との間のアクティブ領域において電気的絶縁がＰＮ接合
を介して提供されるという事実は、寄生ＭＯＳトランジ
スタを生成し、そのため、グリッド材レイヤの接続部分
によってグリッドが形成される。この場合、接続部分の
横断幅は、メモリ・セルが消去されつつある時の電流消
費を制限するように、本技術分野の技術のエッチング精
細度に応じて調整される。
【００１５】別の解決手段は、特定の注入領域（implan
ted area）を接続部分の下に配置することによって記憶
トランジスタとコントロールグリッドとの間に形成され
る寄生トランジスタのしきい電圧を減少させることを含
む。
ted area）を接続部分の下に配置することによって記憶
トランジスタとコントロールグリッドとの間に形成され
る寄生トランジスタのしきい電圧を減少させることを含
む。
【００１６】本発明の１つの側面に従えば、基板領域
は、第１の型の導電性(例えばＮボックス)を持ち、アク
ティブ領域の第１の半導体領域を組み入れたメインの半
導体ボックスから形成される。メインのボックスは、第
２の型の導電性(例えばＰボックス)を持ち、アクティブ
領域の第２の半導体領域を組み入れた二次ボックスを含
む。アクティブ領域の外側において、記憶トランジスタ
はボックスＰＮ接合によってコントロールグリッドから
電気的に絶縁される。
は、第１の型の導電性(例えばＮボックス)を持ち、アク
ティブ領域の第１の半導体領域を組み入れたメインの半
導体ボックスから形成される。メインのボックスは、第
２の型の導電性(例えばＰボックス)を持ち、アクティブ
領域の第２の半導体領域を組み入れた二次ボックスを含
む。アクティブ領域の外側において、記憶トランジスタ
はボックスＰＮ接合によってコントロールグリッドから
電気的に絶縁される。
【００１７】ボックスＰＮ接合を介する電気的絶縁は、
このタイプの接合が逆電圧において一層良好な動作を与
えるので、特に利点を有する。
このタイプの接合が逆電圧において一層良好な動作を与
えるので、特に利点を有する。
【００１８】本発明の１つの側面に従って、該メモリ素
子は、また、メモリ・セル書き込み（programming：プ
ログラミング）状態、メモリ・セル読み取り状態および
メモリ・セル消去状態を持つ分極手段を備える。
子は、また、メモリ・セル書き込み（programming：プ
ログラミング）状態、メモリ・セル読み取り状態および
メモリ・セル消去状態を持つ分極手段を備える。
【００１９】これら状態の各々において、分極手段は、
記憶トランジスタのソース、ドレイン、基板(メイン・
ボックス)、およびコントロールグリッドに対してあら
かじめ定められた電圧を加える機能を持つ。
記憶トランジスタのソース、ドレイン、基板(メイン・
ボックス)、およびコントロールグリッドに対してあら
かじめ定められた電圧を加える機能を持つ。
【００２０】更に、各状態において、記憶トランジスタ
基板に加えられる電圧の最高の絶対値がＮ型基板に関し
て得られ、あるいは、比較的低い絶対値がＰ型基板に関
して得られる。これは、絶縁バイポーラ・トランジスタ
が抑止されることを保証する。
基板に加えられる電圧の最高の絶対値がＮ型基板に関し
て得られ、あるいは、比較的低い絶対値がＰ型基板に関
して得られる。これは、絶縁バイポーラ・トランジスタ
が抑止されることを保証する。
【００２１】更に、書き込み状態において、基板電圧に
等しい電圧が、好ましくは、コントロールグリッドに加
えられる。これによってボックスのＰＮ接合に対する電
気的ストレスが制限される。更に、注入される電荷量は
一層大きい。
等しい電圧が、好ましくは、コントロールグリッドに加
えられる。これによってボックスのＰＮ接合に対する電
気的ストレスが制限される。更に、注入される電荷量は
一層大きい。
【００２２】更に、読み取り状態において、１Ｖという
絶対値に限定されたドレイン／ソース電圧差を選択する
ことに利点がある。これは、メモリ・セルの非常に遅い
再書き込みまたはブランク・メモリ・セルという望まし
くない寄生書き込みを防ぐ。
絶対値に限定されたドレイン／ソース電圧差を選択する
ことに利点がある。これは、メモリ・セルの非常に遅い
再書き込みまたはブランク・メモリ・セルという望まし
くない寄生書き込みを防ぐ。
【００２３】フローティング・グリッド記憶トランジス
タは、好ましくは、ＰＭＯＳトランジスタである。この
場合、本発明はＮＭＯＳ型記憶トランジスタにも適用可
能である。
タは、好ましくは、ＰＭＯＳトランジスタである。この
場合、本発明はＮＭＯＳ型記憶トランジスタにも適用可
能である。
【００２４】該メモリ素子は、いくつかのメモリ・セル
を含むメモリ平面を備えることができる。
を含むメモリ平面を備えることができる。
【００２５】従って、該メモリ素子は、ＥＥＰＲＯＭま
たはＦＬＡＳＨ型メモリを形成することができる。
たはＦＬＡＳＨ型メモリを形成することができる。
【００２６】本発明の更なる目的は、前述のようなデバ
イスからなる集積回路を提供することである。
イスからなる集積回路を提供することである。
【００２７】本発明の他の優位性および特徴は、これに
限定されないが実施の形態および図面により明確にされ
るであろう。
限定されないが実施の形態および図面により明確にされ
るであろう。
【００２８】
【発明の実施の形態】図１Ｂおよび図１Ｃは、図１Ａに
おけるそれぞれ線II-IIおよび線III-IIIに沿った断面図
である。図１Ｂおよび図１Ｃにおける参照符号ＳＢは、
半導体基板(例えばＰ型ドーピング・シリコン基板)を表
す。
おけるそれぞれ線II-IIおよび線III-IIIに沿った断面図
である。図１Ｂおよび図１Ｃにおける参照符号ＳＢは、
半導体基板(例えばＰ型ドーピング・シリコン基板)を表
す。
【００２９】アクティブ領域ＺＡは、この基板ＳＢの中
において単一体として形成され、例えばこの場合シャロ
ー・トレンチ型分離領域であるＳＴＩ分離領域によって
その両側面において境界を画定されている。
において単一体として形成され、例えばこの場合シャロ
ー・トレンチ型分離領域であるＳＴＩ分離領域によって
その両側面において境界を画定されている。
【００３０】このアクティブ領域ＺＡは、Ｎ型導電性の
第１の半導体領域を含む。この第１の半導体領域は、基
板ＳＢの中に形成される第１の半導体ボックスすなわち
メイン・ボックスＣＳ１内に組み込まれている。
第１の半導体領域を含む。この第１の半導体領域は、基
板ＳＢの中に形成される第１の半導体ボックスすなわち
メイン・ボックスＣＳ１内に組み込まれている。
【００３１】アクティブ領域ＺＡは、また、Ｐ型導電性
の第２の半導体領域ＲＧ２を含む。この第２の半導体領
域ＲＧ２は、メイン・ボックスＣＳ１に形成される第２
の半導体ボックスすなわち２次ボックスＣＳ２内に組み
込まれている。
の第２の半導体領域ＲＧ２を含む。この第２の半導体領
域ＲＧ２は、メイン・ボックスＣＳ１に形成される第２
の半導体ボックスすなわち２次ボックスＣＳ２内に組み
込まれている。
【００３２】ボックスＣＳ２は、Ｎ型導電性のＮ−ＩＳ
Ｏ埋込みレイヤによって基板ＳＢの残り部分から分離さ
れている。
Ｏ埋込みレイヤによって基板ＳＢの残り部分から分離さ
れている。
【００３３】ボックスＣＳ１は、また、ボックスＣＳ１
を分極させる接触を可能にするため、Ｎ＋注入型領域Ｂ
Ｋを含む。
を分極させる接触を可能にするため、Ｎ＋注入型領域Ｂ
Ｋを含む。
【００３４】例えばポリシリコンのグリッド材のレイヤ
は、アクティブ領域の上に設けられ、例えば二酸化珪素
であるグリッド酸化物を介してアクティブ領域ＺＡの上
部表面上に支持される。
は、アクティブ領域の上に設けられ、例えば二酸化珪素
であるグリッド酸化物を介してアクティブ領域ＺＡの上
部表面上に支持される。
【００３５】この単一グリッド材レイヤは、いかなる位
置においても分離領域ＳＴＩのいかなる部分とも重なる
ことなくアクティブ領域ＺＡの上に延伸している。
置においても分離領域ＳＴＩのいかなる部分とも重なる
ことなくアクティブ領域ＺＡの上に延伸している。
【００３６】グリッド材レイヤは、全体としてフローテ
ィング・グリッドを形成しているが、ボックスＣＳ１の
上に位置する第１の環状部分ＦＧを含む。グリッド材の
この第１の部分は１つのトランジスタのグリッドＦＧを
規定する。このグリッドＦＧに関して、Ｐ＋型注入領域
から形成されるソースＳが、フローティング・グリッド
の外側において、ボックスＣＳ１に配置され、同じくＰ
＋型注入領域に形成されるドレインＤが、グリッドＦＧ
の環形状の内側において、ボックスＣＳ１に配置され
る。
ィング・グリッドを形成しているが、ボックスＣＳ１の
上に位置する第１の環状部分ＦＧを含む。グリッド材の
この第１の部分は１つのトランジスタのグリッドＦＧを
規定する。このグリッドＦＧに関して、Ｐ＋型注入領域
から形成されるソースＳが、フローティング・グリッド
の外側において、ボックスＣＳ１に配置され、同じくＰ
＋型注入領域に形成されるドレインＤが、グリッドＦＧ
の環形状の内側において、ボックスＣＳ１に配置され
る。
【００３７】このように形成されるＰＭＯＳトランジス
タは、本明細書の以下の記述において、メモリ・セル電
荷記憶トランジスタとも呼ばれる。
タは、本明細書の以下の記述において、メモリ・セル電
荷記憶トランジスタとも呼ばれる。
【００３８】グリッド材レイヤは、また、ボックスＣＳ
２の垂直に上に配置された、本ケースでは矩形である第
２の部分Ｐ２を含む。
２の垂直に上に配置された、本ケースでは矩形である第
２の部分Ｐ２を含む。
【００３９】グリッド材レイヤの第２の部分Ｐ２の下に
位置するボックスＣＳ２の領域は、メモリ・セルのコン
トロールグリッドＣＧを形成する。従って、このコント
ロールグリッドは、このグリッド材レイヤの第２の部分
Ｐ２を介して、また、グリッドＦＧと第２の部分Ｐ２を
接続しているグリッド材レイヤの接続部分ＰＬを介し
て、グリッドＦＧに容量的に接続している。
位置するボックスＣＳ２の領域は、メモリ・セルのコン
トロールグリッドＣＧを形成する。従って、このコント
ロールグリッドは、このグリッド材レイヤの第２の部分
Ｐ２を介して、また、グリッドＦＧと第２の部分Ｐ２を
接続しているグリッド材レイヤの接続部分ＰＬを介し
て、グリッドＦＧに容量的に接続している。
【００４０】コントロールグリッドＣＧの適切な分極を
可能にするように接触が行われるようにするため、ボッ
クスＣＳ２は、第２の部分Ｐ２の周囲に位置するＰ＋注
入領域を備える。
可能にするように接触が行われるようにするため、ボッ
クスＣＳ２は、第２の部分Ｐ２の周囲に位置するＰ＋注
入領域を備える。
【００４１】グリッド材レイヤの第２の部分Ｐ２の形状
は任意である点に注意されたい。本例においては、この
形状は、矩形で、接続部分ＰＬより幅広く示されてい
る。この幅を接続部分ＰＬと同じにすることも可能であ
り、また、例えばＨ型のような別の形状とすることも可
能である。
は任意である点に注意されたい。本例においては、この
形状は、矩形で、接続部分ＰＬより幅広く示されてい
る。この幅を接続部分ＰＬと同じにすることも可能であ
り、また、例えばＨ型のような別の形状とすることも可
能である。
【００４２】動作において、コントロールグリッドＣＧ
はフローティング・グリッド記憶トランジスタから電気
的に絶縁されなければならない。
はフローティング・グリッド記憶トランジスタから電気
的に絶縁されなければならない。
【００４３】これは、図１Ａから図１Ｃに類似する図２
Ａから図２Ｃに示されているように、逆方向に分極され
るＰＮ接合を使用して実施される。
Ａから図２Ｃに示されているように、逆方向に分極され
るＰＮ接合を使用して実施される。
【００４４】これらの図に示されているように、アクテ
ィブ領域ＺＡの内部において、フローティング・グリッ
ド・トランジスタは、トランジスタ・ソース領域とＮ型
導電性を持つボックスＣＳ１との間に形成される第１の
ＰＮ接合Ｊ１およびボックスＣＳ２とボックスＣＳ１と
の間に形成されるＰＮ接合Ｊ２によって、コントロール
グリッドから絶縁されている。
ィブ領域ＺＡの内部において、フローティング・グリッ
ド・トランジスタは、トランジスタ・ソース領域とＮ型
導電性を持つボックスＣＳ１との間に形成される第１の
ＰＮ接合Ｊ１およびボックスＣＳ２とボックスＣＳ１と
の間に形成されるＰＮ接合Ｊ２によって、コントロール
グリッドから絶縁されている。
【００４５】当業者に認められることであろうが、これ
ら２つの接合タイプＪ１およびＪ２は、両者の組み合わ
せで、バイポーラ・トランジスタＢＩＰを形成するが、
このバイポーラ・トランジスタＢＩＰは、後段で記述さ
れる詳細のように、メモリ・セルの動作状態に関係な
く、継続的にブロックすなわち抑止される。このように
して、フローティング・グリッド・トランジスタとコン
トロールグリッドとの間の電気的絶縁がアクティブ領域
の内部に形成される。
ら２つの接合タイプＪ１およびＪ２は、両者の組み合わ
せで、バイポーラ・トランジスタＢＩＰを形成するが、
このバイポーラ・トランジスタＢＩＰは、後段で記述さ
れる詳細のように、メモリ・セルの動作状態に関係な
く、継続的にブロックすなわち抑止される。このように
して、フローティング・グリッド・トランジスタとコン
トロールグリッドとの間の電気的絶縁がアクティブ領域
の内部に形成される。
【００４６】また、フローティング・グリッド・トラン
ジスタとコントロールグリッドＣＧとの間の側面絶縁
が、逆方向に分極されるＰＮ接合によって形成される。
具体的には、これら接合は、ボックスＣＳ２とボックス
ＣＳ１との間に形成されるボックス接合Ｊ５を含む。
ジスタとコントロールグリッドＣＧとの間の側面絶縁
が、逆方向に分極されるＰＮ接合によって形成される。
具体的には、これら接合は、ボックスＣＳ２とボックス
ＣＳ１との間に形成されるボックス接合Ｊ５を含む。
【００４７】ＰＭＯＳ型フローティング・グリッド・ト
ランジスタおよびＰＮＰ型ＢＩＰバイポーラ絶縁トラン
ジスタを備えたこのようなメモリ・セルのための製造工
程は、最初に、既知の方法に従ったＰ型基板ＳＢにおけ
る側面ＳＴＩ分離領域の形成を含む。
ランジスタおよびＰＮＰ型ＢＩＰバイポーラ絶縁トラン
ジスタを備えたこのようなメモリ・セルのための製造工
程は、最初に、既知の方法に従ったＰ型基板ＳＢにおけ
る側面ＳＴＩ分離領域の形成を含む。
【００４８】次に、ボックスＣＳ１およびＣＳ２が既知
の方法で注入され、引き続いて、埋め込みＮ−ＩＳＯ絶
縁レイヤが形成される。
の方法で注入され、引き続いて、埋め込みＮ−ＩＳＯ絶
縁レイヤが形成される。
【００４９】次に、アクティブ領域ＺＡの表面に酸化物
レイヤを作成した後、グリッド材レイヤが堆積およびエ
ッチングされ、その結果、このグリッド材レイヤに、ト
ランジスタのフローティング・グリッド、接続部分ＰＬ
および第２の部分Ｐ２が形成される。次に、脱酸ステッ
プが実行され、続いて、ボックスＣＳ１およびＣＳ２に
形成される種々のＰ＋注入領域が生成される。Ｎ＋ドー
ピング領域ＢＫもまた注入によって生成される。
レイヤを作成した後、グリッド材レイヤが堆積およびエ
ッチングされ、その結果、このグリッド材レイヤに、ト
ランジスタのフローティング・グリッド、接続部分ＰＬ
および第２の部分Ｐ２が形成される。次に、脱酸ステッ
プが実行され、続いて、ボックスＣＳ１およびＣＳ２に
形成される種々のＰ＋注入領域が生成される。Ｎ＋ドー
ピング領域ＢＫもまた注入によって生成される。
【００５０】次のステップは、ソース、ドレイン領域、
およびコントロールグリッドのＰ＋接触部に対する従来
技術の珪素化合物化であるが、本実施形態においては、
フローティング・グリッドまたはアクティブ領域ＺＡの
表面接合に珪素化合物を適用しないことを確実にするた
め適切なマスクが使用される。これによって、いかなる
金属的ショートも防止される。更に、珪素化合物がフロ
ーティング・グリッドに適用されないので、データ保存
は一層良好である。
およびコントロールグリッドのＰ＋接触部に対する従来
技術の珪素化合物化であるが、本実施形態においては、
フローティング・グリッドまたはアクティブ領域ＺＡの
表面接合に珪素化合物を適用しないことを確実にするた
め適切なマスクが使用される。これによって、いかなる
金属的ショートも防止される。更に、珪素化合物がフロ
ーティング・グリッドに適用されないので、データ保存
は一層良好である。
【００５１】次に、製造工程は、ソースＳ/ドレインＤ
領域、ＢＫ領域およびコントロールグリッドＣＧ上の従
来の接点製造によって完了する。
領域、ＢＫ領域およびコントロールグリッドＣＧ上の従
来の接点製造によって完了する。
【００５２】以下、特に図３を参照して、本発明に従っ
たメモリ・セルの動作を記述する。
たメモリ・セルの動作を記述する。
【００５３】本発明に従ったメモリ素子は、例えば制御
ロジックに接続された電圧ソースであるＭＰＬ分極手段
を含む。この分極手段は、メモリ・セルの書き込み状
態、このメモリ・セルの読み取り状態およびこのメモリ
・セルの消去状態を有する。
ロジックに接続された電圧ソースであるＭＰＬ分極手段
を含む。この分極手段は、メモリ・セルの書き込み状
態、このメモリ・セルの読み取り状態およびこのメモリ
・セルの消去状態を有する。
【００５４】各状態において、分極手段は、記憶トラン
ジスタのソース、ドレインおよび基板(この場合ボック
スＣＳ１から形成される基板)に対して、また、コント
ロールグリッドに対して、あらかじめ定められた電圧を
加える機能を持つ。
ジスタのソース、ドレインおよび基板(この場合ボック
スＣＳ１から形成される基板)に対して、また、コント
ロールグリッドに対して、あらかじめ定められた電圧を
加える機能を持つ。
【００５５】メモリ・セルを電気的にプログラムするこ
とが必要とされる時、換言すれば、フローティング・グ
リッドに電荷を格納することが必要とされる時に、例え
ば５Ｖに等しい電圧が記憶トランジスタのソースに加え
られ、０Ｖに等しい電圧がドレインに加えられる。更
に、トランジスタ基板が５Ｖにおいて分極され、コント
ロールグリッドには例えば０Ｖから５Ｖの間の可変電圧
が加えられる。
とが必要とされる時、換言すれば、フローティング・グ
リッドに電荷を格納することが必要とされる時に、例え
ば５Ｖに等しい電圧が記憶トランジスタのソースに加え
られ、０Ｖに等しい電圧がドレインに加えられる。更
に、トランジスタ基板が５Ｖにおいて分極され、コント
ロールグリッドには例えば０Ｖから５Ｖの間の可変電圧
が加えられる。
【００５６】かくして、(印加されたグリッド／ソース
電圧が記憶トランジスタの導通を励起させることができ
るほど十分に高いと仮定して)トランジスタが導通状態
となり、そのため、このトランジスタの飽和状態が生成
され、ソースからホール電流が発生する。これらホール
は、結晶体網（crystalline network）と衝突して、ホ
ット・ホールおよびホット・エレクトロンを形成する。
ホット・エレクトロンはフローティング・グリッドに引
き入れられ、そのため、フローティング・グリッドの電
位がコントロールグリッドに加えられた電位に比較して
若干低下する。
電圧が記憶トランジスタの導通を励起させることができ
るほど十分に高いと仮定して)トランジスタが導通状態
となり、そのため、このトランジスタの飽和状態が生成
され、ソースからホール電流が発生する。これらホール
は、結晶体網（crystalline network）と衝突して、ホ
ット・ホールおよびホット・エレクトロンを形成する。
ホット・エレクトロンはフローティング・グリッドに引
き入れられ、そのため、フローティング・グリッドの電
位がコントロールグリッドに加えられた電位に比較して
若干低下する。
【００５７】この場合注意されるべき点であるが、グリ
ッド／ソース電圧が低下するにつれて、フローティング
・グリッドの電位がドレインに関して増加し、フローテ
ィング・グリッドにホット・エレクトロンを引きつけて
いる電界もまた一層高くなる。
ッド／ソース電圧が低下するにつれて、フローティング
・グリッドの電位がドレインに関して増加し、フローテ
ィング・グリッドにホット・エレクトロンを引きつけて
いる電界もまた一層高くなる。
【００５８】電流強度と電界強度との間で妥協点を設定
することは可能である。従って、ボックスＪ５のダイオ
ードに対する電気的ストレスを最小限にとどめかつ電荷
の一層大きい注入を可能にするように、コントロールグ
リッドに加えられる電圧ＶＣＧは、好ましくは、基板に
印加される電圧ＶＢＫと等しいように選択される。
することは可能である。従って、ボックスＪ５のダイオ
ードに対する電気的ストレスを最小限にとどめかつ電荷
の一層大きい注入を可能にするように、コントロールグ
リッドに加えられる電圧ＶＣＧは、好ましくは、基板に
印加される電圧ＶＢＫと等しいように選択される。
【００５９】更に、この状態において、トランジスタ基
板に加えられる電圧ＶＢＫの絶対値が最高電圧に等しい
と認められることであろう。バイポーラ絶縁トランジス
タＢＩＰのベースは基板の一部であるので、トランジス
タＢＩＰはブロック(阻止)状態にある。
板に加えられる電圧ＶＢＫの絶対値が最高電圧に等しい
と認められることであろう。バイポーラ絶縁トランジス
タＢＩＰのベースは基板の一部であるので、トランジス
タＢＩＰはブロック(阻止)状態にある。
【００６０】読み取り状態においては、メモリ・セルの
非常に遅い再書き込みを防ぐため、ドレイン／ソース電
圧差は意図的に−１Ｖに限定される。例えば、ソースの
電圧は３．３Ｖ、ドレインの電圧は２．３Ｖに選択され
る。基板ＢＫは３．３Ｖにおいて分極され、コントロー
ルグリッドＣＧは、０Ｖと３．３Ｖとの間で変化する電
圧において分極されることができる。
非常に遅い再書き込みを防ぐため、ドレイン／ソース電
圧差は意図的に−１Ｖに限定される。例えば、ソースの
電圧は３．３Ｖ、ドレインの電圧は２．３Ｖに選択され
る。基板ＢＫは３．３Ｖにおいて分極され、コントロー
ルグリッドＣＧは、０Ｖと３．３Ｖとの間で変化する電
圧において分極されることができる。
【００６１】このようにして、書き込み中にメモリ・セ
ルにゼロが書き込みされる場合、すなわち、他のいかな
る書き込みも行われない場合、読み取りの間トランジス
タは阻止される。
ルにゼロが書き込みされる場合、すなわち、他のいかな
る書き込みも行われない場合、読み取りの間トランジス
タは阻止される。
【００６２】しかしながら、書き込みの際メモリ・セル
に例えば"１"が書き込みされる場合、すなわち、フロー
ティング・グリッドに電荷が格納される場合、トランジ
スタは読み取りの間導通状態となる。このように、セル
に書き込まれるすなわち書き込みされる論理値は、読み
取り状態において電流が存在するか否かを検出すること
によって決定することができる。この読み取り状態にお
いてもまた、トランジスタ基板に適用される電圧は最も
高いものであり、このため、バイポーラ分離トランジス
タＢＩＰが阻止され、アクティブ領域の内部においてコ
ントロールグリッドに関する電気的絶縁が形成される。
に例えば"１"が書き込みされる場合、すなわち、フロー
ティング・グリッドに電荷が格納される場合、トランジ
スタは読み取りの間導通状態となる。このように、セル
に書き込まれるすなわち書き込みされる論理値は、読み
取り状態において電流が存在するか否かを検出すること
によって決定することができる。この読み取り状態にお
いてもまた、トランジスタ基板に適用される電圧は最も
高いものであり、このため、バイポーラ分離トランジス
タＢＩＰが阻止され、アクティブ領域の内部においてコ
ントロールグリッドに関する電気的絶縁が形成される。
【００６３】メモリ・セルを電気的に消去するため、例
えば１１Ｖに等しい電圧が、ソース、ドレインおよび基
板に加えられ、０Ｖの電圧がコントロールグリッドに加
えられ、そのため、フローティング・グリッド上の電圧
は約１Ｖとなる。この結果、電界の反転が生じ、従っ
て、電子の排出につながる。
えば１１Ｖに等しい電圧が、ソース、ドレインおよび基
板に加えられ、０Ｖの電圧がコントロールグリッドに加
えられ、そのため、フローティング・グリッド上の電圧
は約１Ｖとなる。この結果、電界の反転が生じ、従っ
て、電子の排出につながる。
【００６４】この場合注意されるべき点であるが、ソー
スの電圧がドレイン上の電圧に等しいので、電流の消費
はほとんどない。
スの電圧がドレイン上の電圧に等しいので、電流の消費
はほとんどない。
【００６５】図１Ａおよび図１Ｂを再度参照すると、以
上記述したとおり、このメモリ・セルの構成によって、
フローティング・グリッド・トランジスタのＰ＋ドーピ
ング・ソース領域とドレイン領域との間に寄生ＭＯＳト
ランジスタが先ず形成され、次にＰドーピング・ボック
スＣＳ２が形成される。この寄生トランジスタのチャネ
ルは、グリッド材レイヤの接続部分ＰＬの下部におい
て、Ｎドーピング・ボックスボックスＣＳ１の中に形成
される。
上記述したとおり、このメモリ・セルの構成によって、
フローティング・グリッド・トランジスタのＰ＋ドーピ
ング・ソース領域とドレイン領域との間に寄生ＭＯＳト
ランジスタが先ず形成され、次にＰドーピング・ボック
スＣＳ２が形成される。この寄生トランジスタのチャネ
ルは、グリッド材レイヤの接続部分ＰＬの下部におい
て、Ｎドーピング・ボックスボックスＣＳ１の中に形成
される。
【００６６】この結果、メモリ・セルが消去される間、
グリッド／ソースの間の大きな電圧差という条件の下で
の寄生ＭＯＳトランジスタの導通のため、寄生漏洩電流
が発生する。
グリッド／ソースの間の大きな電圧差という条件の下で
の寄生ＭＯＳトランジスタの導通のため、寄生漏洩電流
が発生する。
【００６７】電流消費を最小にするためいくつかの解決
手段を採用することができる。
手段を採用することができる。
【００６８】１つの解決手段は、接続部分ＰＬの横断幅
ＬＴ、すなわち、この寄生トランジスタのチャネルの幅
を最小にするものである。従って、本発明においては、
本技術分野で使用されるエッチング技術の精度に等しい
横断幅ＬＴが選択される。すなわち、０．１８μｍ技術
の場合０．１８μｍに等しい幅ＬＴが選択される。
ＬＴ、すなわち、この寄生トランジスタのチャネルの幅
を最小にするものである。従って、本発明においては、
本技術分野で使用されるエッチング技術の精度に等しい
横断幅ＬＴが選択される。すなわち、０．１８μｍ技術
の場合０．１８μｍに等しい幅ＬＴが選択される。
【００６９】別の解決手段は、最初の解決策と矛盾する
ものではないが、グリッド材レイヤを形成する前に特定
のＺＩＳ注入によって、この寄生トランジスタのしきい
電圧を修正するものである。これは、この領域における
ボックスＣＳ１のドーピングを修正し、寄生ＭＯＳトラ
ンジスタのしきい電圧を修正し、この寄生トランジスタ
の導通を制限することによって達成される。
ものではないが、グリッド材レイヤを形成する前に特定
のＺＩＳ注入によって、この寄生トランジスタのしきい
電圧を修正するものである。これは、この領域における
ボックスＣＳ１のドーピングを修正し、寄生ＭＯＳトラ
ンジスタのしきい電圧を修正し、この寄生トランジスタ
の導通を制限することによって達成される。
【００７０】書き込み状態における電圧ＶＢＫに等しい
電圧ＶＣＧの使用は書き込み状態におけるこの寄生トラ
ンジスタの導通電流を最小にする点にも注意されたい。
電圧ＶＣＧの使用は書き込み状態におけるこの寄生トラ
ンジスタの導通電流を最小にする点にも注意されたい。
【００７１】不揮発性のプログラム可能かつ電気的に消
去可能なメモリ・セルは、上述においてＰＭＯＳトラン
ジスタを使用しているが、ＮＭＯＳトランジスタを使用
することもまた可能である。
去可能なメモリ・セルは、上述においてＰＭＯＳトラン
ジスタを使用しているが、ＮＭＯＳトランジスタを使用
することもまた可能である。
【００７２】更に、ＥＥＰＲＯＭ型メモリを形成するた
めにビットごとに消去可能なメモリ平面を形成するよう
に、あるいは、ＦＬＡＳＨ型メモリを形成するためにバ
ンクまたはページごとに消去可能なメモリを形成するよ
うに、いくつかのメモリ・セルを使用することができ
る。
めにビットごとに消去可能なメモリ平面を形成するよう
に、あるいは、ＦＬＡＳＨ型メモリを形成するためにバ
ンクまたはページごとに消去可能なメモリを形成するよ
うに、いくつかのメモリ・セルを使用することができ
る。
【図１】本発明のメモリ素子の１つの実施形態を示す概
略図。
略図。
【図２】本発明に従ったＰＮ接合による電気的絶縁を示
す概略図。
す概略図。
【図３】本発明に従ったメモリ素子の１つの機能として
該メモリ素子の電極に適用される分極を示すブロック
図。
該メモリ素子の電極に適用される分極を示すブロック
図。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 フィリップ・ジェンドリエ
フランス国 38000 グルノーブル、リ
ュ・オベール・ジュバエ ３
(72)発明者 リチャード・フォーネル
フランス国 38660 ランビン、シュマ
ン・ドュ・フォンタネット 171
Ｆターム(参考） 5F083 EP02 EP22 ER02 ER22 NA01
5F101 BA01 BB06 BC11 BE02 BE05
BE07
Claims (14)
- 【請求項１】不揮発性の書き込み可能かつ電気的に消去
可能な、単一のグリッド材レイヤを有するメモリ・セル
と、 基板領域に形成されかつ分離領域によって境界を画定さ
れたアクティブ半導体領域の内側に配置されたフローテ
ィング・グリッド・トランジスタおよびコントロールグ
リッドと、 を備える半導体メモリ素子であって、 前記フローティング・グリッド・トランジスタを形成す
る前記グリッド材レイヤ（FG,PL,P2）は、前記分離領域
（STI）と重なる部分を有することなく、アクティブ領
域（ZA）の上に一体的に延び、 前記フローティング・グリッド・トランジスタは、逆方
向に分極されるＰＮ接合によって前記コントロールグリ
ッド（CG）から電気的に絶縁される、半導体メモリ素
子。 - 【請求項２】前記アクティブ領域の内部において、ベー
スの導電型が前記トランジスタ・チャネルの導電型と同
じでなく、継続的に阻止されるバイポーラ・トランジス
タによって、記憶トランジスタが前記コントロールグリ
ッドから電気的に絶縁される、請求項１に記載の半導体
メモリ素子。 - 【請求項３】前記バイポーラ・トランジスタのベース領
域が基板領域の一部である、請求項２に記載の半導体メ
モリ素子。 - 【請求項４】前記アクティブ領域（ZA）は、第１の型の
導電性を持つ第１の半導体領域および前記第１の型とは
異なる第２の型の導電性を持つ第２の半導体領域を備
え、 前記フローティング・グリッド・トランジスタは、前記
第１の半導体領域に形成され、グリッドのポリシリコン
領域の環状部分から構成される環状グリッドを有し、 前記コントロールグリッドは前記第２の半導体領域に形
成され、 グリッド材の領域は、前記コントロールグリッドの上に
位置する第２の部分および前記環状部分と前記第２の部
分とを接続する接続部分を含む、請求項１乃至請求項３
に記載の半導体メモリ素子。 - 【請求項５】前記フローティング・グリッド・トランジ
スタのソース（S）およびドレイン（D）は、前記第１の
半導体領域の内部において前記第２の型の導電性（P+）
を持つ２つの領域から形成され、 前記接続部分（PL）の横断幅（LT）は使用される技術の
エッチング精細度に等しい、請求項４に記載の半導体メ
モリ素子。 - 【請求項６】前記フローティング・グリッド・トランジ
スタのソース（S）およびドレイン（D）は、前記第１の
半導体領域の内部において前記第２の型の導電性を持つ
２つの領域から形成され、 前記第１の半導体領域が、前記記憶トランジスタと前記
コントロールグリッドとの間に形成される寄生トランジ
スタのしきい電圧を修正するように前記接続部分（PL）
の下に配置された特定の注入領域（ZIS）を含む、請求
項４または請求項５に記載の半導体メモリ素子。 - 【請求項７】前記基板領域は、前記第１の型の導電性を
持ち、前記アクティブ領域の第１の半導体領域（RG1）
を組み入れたメインの半導体ボックス（CS1）から形成
され、 前記メインの半導体ボックスは、前記第２の型の導電性
を持ち前記アクティブ領域の前記第２の半導体領域（RG
2）を組み入れた二次ボックス（CS2）を含み、 前記アクティブ領域の外側において、前記記憶トランジ
スタはボックスのＰＮ接合（J5）によって前記コントロ
ールグリッドから電気的に絶縁される、請求項４乃至請
求項６に記載の半導体メモリ素子。 - 【請求項８】前記半導体メモリ素子が、メモリ・セル書
き込み状態、メモリ・セル読み取り状態およびメモリ・
セル消去状態を持つ分極手段を更に備え、 前記状態の各々において、前記分極手段が、前記記憶ト
ランジスタのソース、ドレイン、基板、および前記コン
トロールグリッドに対して所定の電圧を加える機能を持
ち、 前記記憶トランジスタの基板に印加される電圧の最高の
絶対値がＮ型基板に関して得られ、あるいは、より低い
電圧の絶対値がＰ型基板に関して得られる、請求項１乃
至請求項７に記載の半導体メモリ素子。 - 【請求項９】書き込み状態において、前記コントロール
グリッドに加えられる電圧（VCG）が基板電圧（VBK）に
等しい、請求項８に記載の半導体メモリ素子。 - 【請求項１０】読み取り状態において、ドレインとソー
スとの電圧差が１Ｖという絶対値に限定される、請求項
８または請求項９に記載の半導体メモリ素子。 - 【請求項１１】前記フローティング・グリッドの記憶ト
ランジスタがＰＭＯＳトランジスタである、請求項１乃
至請求項１０に記載の半導体メモリ素子。 - 【請求項１２】複数のメモリ・セルを含むメモリ平面を
備える、請求項１乃至請求項１１に記載の半導体メモリ
素子。 - 【請求項１３】ＥＥＰＲＯＭまたはＦＬＡＳＨ型メモリ
を形成する、請求項１乃至請求項１２に記載の半導体メ
モリ素子。 - 【請求項１４】請求項１乃至請求項１３に記載の半導体
メモリ素子を備える集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0202853A FR2837023B1 (fr) | 2002-03-06 | 2002-03-06 | Memoire non volatile programmable et effacable electriquement a une seule couche de materiau de grille |
| FR0202853 | 2002-03-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003273257A true JP2003273257A (ja) | 2003-09-26 |
Family
ID=27741448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003057906A Pending JP2003273257A (ja) | 2002-03-06 | 2003-03-05 | 単一グリッド材レイヤを有する不揮発性の書き込み可能かつ電気的消去可能なメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6940119B2 (ja) |
| EP (1) | EP1343208A1 (ja) |
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