DE102005040847B4 - Single-Poly-EPROM-Baustein und Verfahren zur Herstellung - Google Patents

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Abstract

Single-Poly-EPROM-Baustein, umfassend – eine Source (16), – einen Drain (18), – ein Steuergate (12), wobei sich das Steuergate (12) seitlich eines Kanals zwischen der Source (16) und dem Drain (18) befindet, – ein Floating-Gate (10), wobei sich das Floating-Gate (10) über dem Kanal und über dem Steuergate (12) befindet, – ein zusätzliches Gate (40) über dem Floating-Gate (10), wobei das zusätzliche Gate (40) mit dem Steuergate (12) elektrisch verbunden ist, und das zusätzliche Gate von dem Floating-Gate (10) elektrisch isoliert ist, dadurch gekennzeichnet, dass das Floating-Gate (10) eine fingerförmige oder mäandernde Form aufweist, und das zusätzliche Gate (40) Teilstücke über und Teilstücke zwischen den finger- oder mäanderförmigen Bereichen des Floating-Gates (10) umfasst, wobei das zusätzliche Gate (40) und das Floating-Gate (10) durch eine Isolierschicht voneinander getrennt bleiben.

Description

  • Die vorliegende Erfindung betrifft einen Single-Poly-EPROM-Baustein und ein Verfahren zur Herstellung eines Single-Poly-EPROM-Bausteins.
  • Der Begriff EPROM steht für elektronisch programmierbarer Festwertspeicher („Electronically Programmable Read Only Memory”). Im Gegensatz zu Direktzugriffsspeicher (RAM, „Random Access Memory”) stellt der EPROM einen Speicher dar, der Informationen selbst dann behält, wenn die Stromversorgung für den Speicher abgeschaltet wird. Der EPROM-Baustein umfasst einen Feldeffekttransistor mit einer Source, einem Drain und einem Leitkanal zwischen der Source und dem Drain. Außerdem weist der Feldeffekttransistor eine Floating-Gate-Struktur über dem Kanal auf. Das Floating-Gate ist elektrisch isoliert. Informationen werden durch das Anlegen von Ladungen an dem Floating-Gate gespeichert. Auf Grund dessen Isolierung bleiben die Ladungen selbst dann in dem Floating-Gate, wenn die Stromversorgung abgeschaltet wird. Die Ladungen in dem Floating-Gate beeinflussen den Leitkanal zwischen der Source und dem Drain des Feldeffekttransistors. Die Informationen können aus dem Speicherbaustein ausgelesen werden, indem der zwischen der Source und dem Drain fließende Strom gemessen wird.
  • Ein weiterentwickelter EPROM-Baustein namens Single-Poly-EPROM-Baustein ist in der beigefügten 1 bildlich dargestellt. In 1 wird eine Draufsicht des Single-Poly-EPROM-Bausteins gezeigt. Der Single-Poly-EPROM-Baustein gemäß 1 umfasst ein Floating-Gate 10, ein Steuergate 12, eine Source 16 und ein Drain 18. Die Source 16, der Drain 18 und das Floating-Gate 10 bilden einen Feldeffekttransistor, der normalerweise „Lesetransistor” genannt wird, wobei das Floating-Gate 10 das Gate des Feldeffekttransistors darstellt. Der Kanal zwischen der Source 16 und dem Drain 18 wird in 1 von einem Teil des Floating-Gates 10 bedeckt. Ein rückwärtiger Gatekontakt 14b, ein Drain-Kontakt 14D und ein Source-Kontakt 14S sind mit einem rückwärtigen Gate 20, der Source 18 bzw. dem Drain 16 verbunden. Die Besonderheit des Single-Poly-EPROM-Bausteins ist, dass das Steuergate 12 nicht durch eine leitende Schicht auf dem Floating-Gate 10 gebildet wird, sondern durch einen dotierten Halbleiterbereich, der unter einem Teil des Floating-Gates 10 liegt. Das Floating-Gate 10 besteht aus einer Polysiliziumschicht sowohl auf dem Kanal des Feldeffekttransistors als auch auf dem Steuergate 12. Zwei Steuergatekontakte 14C sind mit dem Steuergate 12 verbunden (obwohl für die Funktionalität ein einfaches Steuergate ausreicht).
  • 2 zeigt einen schematischen Querschnitt des Single-Poly-EPROM-Bausteins gemäß 1. Das Floating-Gate 10 befindet sich sowohl über dem Steuergate 12 als auch über dem Kanal zwischen der Source 16 und dem Drain 18. Ein in 2 gezeigtes rückwärtiges Gate 20 hat denselben Zweck wie in Standard-MOS-Transistoren. Das Referenzsymbol C1 stellt die Kapazität zwischen dem Floating-Gate 10 und dem Steuergate 12 des in 2 gezeigten Single-Poly-EPROM-Bausteins dar. Single-Poly-EPROM-Bausteine können entweder durch Hot-Carrier-Injection oder Fowler-Nordheim-Tunneling programmiert werden. Ein dünnes Gateoxid wird als Isolator zwischen dem Floating-Gate 10 und dem Kanalbereich bereitgestellt. Der Kanalbereich kann für die Tunnelung zwischen dem Floating-Gate 10 und der Source 16/dem Drain 18 verwendet werden.
  • In einem herkömmlichen Single-Poly-EPROM wird das Floating-Gate 10 durch eine große (N-)Wannendiffusion, die sich unter einem großen Teilbereich des schwebenden Polys befindet, d. h. durch das Steuergate 12 gemäß 1, gesteuert. Diese Fläche muss groß sein, da sich der ungefähre Kopplungsgrad aus dem Überlappungsbereich geteilt durch den aktiven Bereich des Lesetransistors ergibt. Deshalb bedecken Single-Poly-EPROM-Zellen normalerweise eine große Siliziumfläche, die 5- bis 20-mal größer als Doppel-Poly-EPROMs ist.
  • DE 42 00 620 A1 offenbart eine Doppel-Poly-EEPROM-Zelle. Das Steuergate ist, wie in Doppel-Poly-Verfahren üblich, über dem Floating-Gate in einer zweiten Polysiliciumschicht ausgebildet. Floating-Gate und Steuergate sind durch eine dünne Isolationsschicht voneinander getrennt. Um die Koppelkapazität zu erhöhen, ist eine Oberflächenzone des Halbleitersubstrats unter dem Floating-Gate so dotiert, daß diese Zone leitfähig wird. Diese Oberflächenzone ist elektrisch mit dem Steuergate verbunden.
  • US 6 747 308 B2 offenbart ein Single-Poly-EEPROM mit einem Floating-Gate, das eine Fingerstruktur aufweist. Ein Steuergate hat ebenfalls eine Fingerstruktur, wobei die Finger des Steuergates zwischen, bzw. neben den Fingern des Floating-Gates in der gleichen Polysiliciumschicht liegen. Die Koppelkapazität bildet sich zwischen den Fingern aus.
  • Die gattungsbildende US 6 794 236 B1 offenbart ein Single-Poly-EEPROM mit einem Steuergate, einem Floating-Gate und einer isoliert über dem Floating-Gate liegenden zusätzlichen Kondensatorplatte, die elektrisch mit dem Steuergate verbunden ist.
  • Es ist Aufgabe der Erfindung, einen Single-Poly-EPROM bereitzustellen, der einen höheren Kopplungsgrad zwischen Steuergate und Floating-Gate ohne Vergrößerung der benötigten Siliciumfläche bereitstellt.
  • Die Erfindung betrifft einen Single-Poly-EPROM mit den Merkmalen des Anspruchs 1, umfassend eine Source, einen Drain, ein Steuergate, ein Floating-Gate und ein zusätzliches Gate. Das Steuergate befindet sich seitlich eines Kanals zwischen der Source und dem Drain. Das Floating-Gate befindet sich über dem Kanal und über dem Steuergate. Das zusätzliche Gate befindet sich über dem Floating-Gate, wobei das zusätzliche Gate elektrisch mit dem Steuergate verbunden ist, und das zusätzliche Gate und das Floating-Gate durch eine Isolierschicht voneinander getrennt sind. Das Floating-Gate hat eine fingerförmige oder mäandernde Form.
  • Das zusätzliche Gate umfasst Teilbereiche über und Teilbereiche zwischen den Fingern des Floating-Gates, wobei das zusätzliche Gate und das Floating-Gate voneinander durch eine Isolierschicht getrennt sind.
  • Das Floating-Gate und das zusätzliche Gate weisen somit eine miteinander verschachtelte Struktur auf.
  • Dieser Ansatz fügt über dem schwebenden Poly, d. h. dem Floating-Gate, vorzugsweise eine weitere Kapazität hinzu und verbindet sie mit demselben Potential wie das Steuergate. Dies führt zu einem höheren Kopplungsgrad zwischen dem Floating-Gate und dem Steuergate.
  • In einem Single-Poly-Verfahren kann die zusätzliche obere Kapazität durch TiN aufgebaut werden, und die von der oberen Schicht und dem Floating-Gate gebildete Kapazität kann auf dieselbe Weise hergestellt werden wie eine herkömmliche TiN-Poly-Kapazität. Ein Vorteil dieses Ansatzes besteht darin, dass die zusätzliche Kapazität zu dem Kopplungsgrad beiträgt, und somit hat die sich ergebende Struktur einen höheren Kopplungsgrad für dieselbe Siliziumfläche. Deshalb werden weder eine Änderung an noch ein zusätzlicher Schritt in dem Verfahren benötigt.
  • Ein weiterer Vorteil der dargelegten Lösung ist es, dass ein Single-Poly-(E)EPROM hergestellt werden kann, der denselben Kopplungsgrad bereitstellt aber eine kleinere Fläche als der herkömmliche (E)EPROM braucht.
  • In einem weiteren Ausführungsbeispiel handelt es sich bei dem EPROM-Baustein um einen löschbaren EPROM-(EEPROM-)Baustein.
  • Gemäß einem weiteren Ausführungsbeispiel umfasst das Floating-Gate eine Gateoxid- und eine Polysiliziumschicht. Des Weiteren kann das Steuergate als N-Wanne in einem Substrat ausgeführt sein. Außerdem kann das zusätzliche Gate aus TiN bestehen.
  • Ein Vorteil dieses Ansatzes besteht darin, dass die Polysilizium-Seitenwände zu der effektiven Kondensatorfläche beitragen können, erstens zwischen der oberen Schicht und der unteren Poly-Schicht und zweitens zwischen der unteren Poly-Schicht und der Wannendiffusion. Somit können die Kapazität des Steuergates und folglich der Kopplungsgrad weiter erhöht werden. Je nach der Dicke des Polys und dem Poly-Finger-Abstand der mäandernden Form können die Nettokondensatorwerte verdoppelt werden.
  • Die Erfindung betrifft ferner ein Verfahren zur Herstellung eines Single-Poly-EPROM-Bausteins gemäß Anspruch 6.
  • In einem weiteren Ausführungsbeispiel wird das Steuergate dotiert bevor die zusätzliche Gateschicht gebildet wird.
  • Dieses Herstellungsverfahren ermöglicht eine wirtschaftliche Änderung bestehender Verfahren. Die Reihenfolge der Abgrenzung der CMOS-Transistor-Gates und der Poly-Kondensatorschichten muss geändert werden. Das CMOS-Gate wird früher abgegrenzt, und die obere Kondensatorschicht wird am Schluss geätzt. Zu diesem Zeitpunkt werden die Gates durch den Kondensatorisolator geschützt, der ein gutes selektives Ätzverhalten bereitstellt.
  • Ausführungsbeispiele der Erfindung werden in den folgenden Figuren gezeigt und veranschaulicht.
  • 1 ist eine schematische Draufsicht eines herkömmlichen Single-Poly-EPROM-Bausteins;
  • 2 ist ein schematischer Querschnitt des in 1 gezeigten Single-Poly-EPROM-Bausteins;
  • 3 stellt schematisch eine Draufsicht eines nicht erfindungsgemäßen Single-Poly-EPROM-Bausteins dar;
  • 4 zeigt einen schematischen Querschnitt des Single-Poly-EPROM Bausteins gemäß 3;
  • 5 stellt schematisch eine Draufsicht eines Single-Poly-EPROM-Bausteins gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar, wobei das Floating-Gate eine fingerförmige Form aufweist;
  • 6 zeigt einen schematischen Querschnitt des Single-Poly-EPROM-Bausteins gemäß 5;
  • 7 zeigt eine schematische Querschnittsansicht durch die Finger des Floating-Gates des in 5 gezeigten Ausführungsbeispiels;
  • 8 und 9 zeigen schematische Querschnitte der Schritte eines Verfahrens zur Herstellung eines Single-Poly-EPROM-Bausteins.
  • Der Single-Poly-EPROM-Baustein gemäß dem nicht erfindungsgemäßen Ausführungsbeispiel der 3 umfasst ein zusätzliches Gate 40, ein Floating-Gate 10 und ein Steuergate 12. Ein Teilstück des Floating-Gates 10 befindet sich zwischen dem zusätzlichen Gate 40 und dem Steuergate 12. Anders ausgedrückt ist dieses Teilstück des Floating-Gates 10 zwischen dem Steuergate 12 und dem zusätzlichen Gate 40 sandwichartig angeordnet. Sowohl das zusätzliche Gate 40 als auch das Steuergate 12 haben Kontakte, nämlich einen zusätzlichen Gatekontakt 14A und einen Gatekontakt 14C, wobei das Floating-Gate 10 vollständig isoliert ist. Des Weiteren umfasst der Single-Poly-EPROM-Baustein gemäß 3 eine Source 16 und einen Drain 18. Ein Kanal zwischen der Source 16 und dem Drain 18 wird von einem Teilstück des Floating-Gates 10 bedeckt. Deshalb steuert das Floating-Gate 10 die Leitfähigkeit des Kanals. Das Floating-Gate 10, der Drain 18 und die Source 16 bilden einen Feldeffekttransistor.
  • Vorzugsweise handelt es sich bei dem Feldeffekttransistor um einen Metalloxid-Halbleiter-FET mit einer N-Wanne (Anreicherungs-MOSFET). In diesem Fall sind sowohl der Drain 18 als auch die Source 16 n-dotiert. Der Kanal zwischen der Source 16 und dem Drain 18 ist p-dotiert. Eine Siliziumdioxidschicht isoliert das Floating-Gate 10 von dem N-Kanal. Das Floating-Gate 10 besteht aus Polysilizium.
  • Das zusätzliche Gate 40 besteht aus einer TiN-Schicht (obwohl jede leitende Schicht verwendet werden kann).
  • Siliziumdioxidschichten isolieren das zusätzliche Gate 40 von dem Floating-Gate 10 und das Steuergate 12 von dem Floating-Gate 10. Die Source 16, der Drain 18 und das Steuergate 12 stellen n-dotierte Flächen innerhalb einer massiven p-dotierten Fläche 15 dar. Ein rückwärtiges Gate 20 ist mit der massiven Fläche 15 verbunden. Der Zweck eines rückwärtigen Gates 20 ist derselbe wie in herkömmlichen integrierten MOSFET-Bausteinen.
  • Der zusätzliche Gatekontakt 14A und ein Gatekontakt 14C sind durch die Struktur 301 elektrisch miteinander verbunden, wodurch das zusätzliche Gate 40 mit dem Steuergate 12 verbunden wird. Dies führt zu einem höheren Kopplungsgrad zwischen dem Floating-Gate und dem Steuergate.
  • 4 zeigt schematisch einen Querschnitt des in 3 gezeigten Single-Poly-EPROM-Bausteins. Das Steuergate 12 befindet sich seitlich des Drains 18. Beide Flächen sind n-dotiert. Das Floating-Gate 10 besteht aus Polysilizium und befindet sich sowohl über dem in 4 gezeigten Drain 18 als auch über dem in 4 gezeigten Steuergate 12. Das Floating-Gate 10 ist von dem Steuergate 12 elektrisch isoliert. Das Referenzsymbol C1 stellt eine Kapazität zwischen dem Steuergate 12 und dem Floating-Gate 10 dar. Des Weiteren befindet sich das zusätzliche Gate 40 über dem Floating-Gate 10, und das zusätzliche Gate 40 ist von dem Floating-Gate 10 durch eine vorzugsweise dünne Isolierschicht elektrisch isoliert. Das Referenzsymbol C2 stellt die Kapazität zwischen dem zusätzlichen Gate 40 und dem Floating-Gate 10 dar. Die Kapazitäten C1 und C2 sind miteinander in Reihe geschaltet. Das zusätzliche Gate 40 und das Steuergate 12 sind elektrisch miteinander verbunden und stellen ein gemeinsames Steuergate 401 dar.
  • 5 zeigt ein erfindungsgemäßes Floating-Gate 10 mit einer fingerförmigen Form 501. Diese fingerförmige Form ermöglicht es, dass die Polysilizium-Seitenwände des Floating-Gates 10 zu der effektiven Kondensatorfläche beitragen. Dies erhöht die Gate-Kapazität sowie den Kopplungsgrad.
  • 6 zeigt schematisch einen Querschnitt des Single-Poly-EPROM-Bausteins gemäß 5. Diese 6 ist ähnlich wie 4, außer dass das Floating-Gate 10 (in dieser Querschnittsansicht) mehrere Floating-Gate-Finger 10a, 10b und 10c umfasst, von denen jeder zu der Gesamtkapazität und dem Kopplungsgrad beiträgt.
  • In 7 wird eine Querschnittsansicht durch die Finger des Floating-Gates 10 gezeigt. Eine n-dotierte Wanne (NWELL) 704 ist innerhalb eines Siliziumsubstrats 705 angeordnet. Die Flächen 702 sind N+ dotiert. Die schwebende Polyschicht des Floating-Gates 10 wird von einem Isolator 701 abgedeckt, über dem das zusätzliche Gate 40 angeordnet ist. Das zusätzliche Gate 40 umfasst Teilstücke über und Teilstücke zwischen den Fingern des Floating-Gates 10, wobei sowohl das zusätzliche Gate 40 als auch das Floating-Gate 10 durch den Isolator 701 voneinander getrennt sind. Zwischen den Fingern ist das zusätzliche Gate 40 von den N+ Flächen 702 durch einen Gateoxidisolator 707 isoliert. Das Steuergate ist mit einer N+ Fläche 706 und dem zusätzlichen Gate 40 verbunden. Das Floating-Gate 10 ist von der NWELL 704 durch eine Isolierschicht 703 isoliert, bei der es sich vorzugsweise um einen dünnen Nichtleiter wie ein herkömmliches Gateoxid handelt.
  • 8 und 9 zeigen die Schritte eines Verfahrens zur Herstellung eines Single-Poly-EPROM-Bausteins.
  • Der Schritt 800 zeigt ein Siliziumsubstrat 802 mit einer N-Wannenfläche 803. Ein Gateoxid 804 wird über dem Substrat 802 mit der N-Wannenfläche 803 angeordnet, und eine Polysiliziumschicht 805 wird über dem Oxid 804 angeordnet.
  • In dem Schritt 810 wird eine Photoresistschicht 811 über der Polysiliziumschicht 805 gebildet, wobei die Photoresistschicht so angeordnet ist, dass sich ein Teilstück ohne Photoresist mit einem Photoresistteilstück abwechselt.
  • Als nächstes werden die Siliziumschicht 805 und das Gateoxid 804 in Schritt 820 gemustert, indem die Photoresistschicht 811 und in den Bereichen, wo keine Photoresistschicht 811 aufgetragen wurde, ein entsprechendes Teilstück der Siliziumschicht 805 und des Gateoxids 804 entfernt werden. Somit legt dieser Schritt 820 Flächen 821 mit einem Gateoxid 804 und einer Siliziumschicht 805 und Flächen 822 ohne beide derartige Schichten offen. Des Weiteren werden die Flächen 822 n+ dotiert.
  • In einem nachfolgenden Schritt 830 (siehe 9) wird eine zweite Isolierschicht 831 über der durch Schritt 820 erhaltenen Struktur gebildet.
  • In einem Schritt 840 wird eine obere TiN-Plattenschicht 841 über der zweiten Isolierschicht 831 und in den Aussparungen gebildet.
  • In einem letzten Schritt 850 wird die obere Plattenschicht 841 mit einer Fläche 851 mit N+ Dotierung elektrisch verbunden, wodurch das Steuergate 852 gebildet wird.

Claims (7)

  1. Single-Poly-EPROM-Baustein, umfassend – eine Source (16), – einen Drain (18), – ein Steuergate (12), wobei sich das Steuergate (12) seitlich eines Kanals zwischen der Source (16) und dem Drain (18) befindet, – ein Floating-Gate (10), wobei sich das Floating-Gate (10) über dem Kanal und über dem Steuergate (12) befindet, – ein zusätzliches Gate (40) über dem Floating-Gate (10), wobei das zusätzliche Gate (40) mit dem Steuergate (12) elektrisch verbunden ist, und das zusätzliche Gate von dem Floating-Gate (10) elektrisch isoliert ist, dadurch gekennzeichnet, dass das Floating-Gate (10) eine fingerförmige oder mäandernde Form aufweist, und das zusätzliche Gate (40) Teilstücke über und Teilstücke zwischen den finger- oder mäanderförmigen Bereichen des Floating-Gates (10) umfasst, wobei das zusätzliche Gate (40) und das Floating-Gate (10) durch eine Isolierschicht voneinander getrennt bleiben.
  2. Single-Poly-EPROM-Baustein gemäß Anspruch 1, bei dem der EPROM-Baustein ein elektrisch löschbarer Single-Poly-EPROM-Baustein ist.
  3. Single-Poly-EPROM-Baustein gemäß einem der vorhergehenden Ansprüche, bei dem das Floating-Gate (10) ein Gateoxid und eine Polysiliziumschicht umfasst.
  4. Single-Poly-EPROM-Baustein gemäß einem der vorhergehenden Ansprüche, bei dem das Steuergate (12) als N-Wanne in einem Substrat angeordnet ist.
  5. Single-Poly-EPROM-Baustein gemäß einem der vorhergehenden Ansprüche, bei dem das zusätzliche Gate (40) aus TiN besteht.
  6. Verfahren zur Herstellung eines Single-Poly-EPROM-Bausteins, umfassend die folgenden Schritte: a) Bildung einer ersten Isolierschicht (804) über einem Substrat (802), das einen Bereich mit einem Steuergate umfasst; b) Bildung einer leitenden Floating-Gate-Schicht (805) über der ersten Isolierschicht (804); c) Musterung der ersten isolierschicht (804) und der leitenden Floating-Gate-Schicht (805) in eine fingerförmige oder mäandernde Form, so dass eine Struktur mit Aussparungen entsteht, in denen weder die erste isolierschicht (804) noch die Floating-Gate-Schicht (805) vorhanden ist; d) Bildung einer zweiten Isolierschicht (831) über der durch Schritt c) erhaltenen Struktur und den Aussparungen; e) Bildung einer zusätzlichen Gateschicht (841) über der zweiten Isolierschicht (831); f) Elektrische Verbindung der zusätzlichen Gateschicht (841) und des Steuergates.
  7. Verfahren zur Herstellung eines Single-Poly-EPROM-Bausteins gemäß Anspruch 6, bei dem das Steuergate vor Schritt d) dotiert wird.
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