DE10333549B3

DE10333549B3 - Charge-Trapping-Speicherzelle

Info

Publication number: DE10333549B3
Application number: DE10333549A
Authority: DE
Inventors: Josef Dr. Willer; Frank Dr. Lau
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-07-23
Filing date: 2003-07-23
Publication date: 2005-01-13
Anticipated expiration: 2023-07-24
Also published as: US7087500B2; CN100382323C; US20050045963A1; CN1577865A

Abstract

Der Kanalbereich ist zwischen Source-/Drain-Bereichen an der Oberseite eines Halbleiterkörpers (1) vorhanden und quer zur Längsrichtung mit einer in dem Halbleitermaterial ausgebildeten Wölbung (7) versehen. Diese Wölbung ist insbesondere halbzylinderförmig. Damit wird eine gleichmäßige Verteilung der Stärke eines radial gerichteten elektrischen Feldes erreicht und Feldstärkespitzen an seitlichen Kanten des Kanalbereiches vermieden. Zwischen dem Kanalbereich und der Gate-Elektrode als Teil einer Wortleitung (10, 11) befindet sich eine ONO-Speicherschichtfolge (9).

Description

Speichertransistoren mit dielektrischer Speicherschichtfolge werden üblicherweise als planare Transistoren oder als Grabentransistoren ausgeführt. Die Struktur dieser Transistoren entspricht daher der Struktur von Standard-NMOS-Transistoren. Das Gate-Dielektrikum ist dabei nur durch eine Speicherschichtfolge ersetzt, die eine Speicherschicht zwischen Begrenzungsschichten umfasst, in der beim Programmieren der Speicherzelle Ladungsträger aus dem Kanal eingefangen werden. Bei diesem Aufbau der Speicherzelle tritt das Problem auf, dass wegen der geforderten Datenhaltung (retention time) und ausreichend hohen Anzahl von Programmier-/Löschzyklen die Dicken der dielektrischen Schichten verglichen mit dem Gate-Oxid herkömmlicher Transistoren relativ groß sind; zum Beispiel werden Speicherschichtfolgen aus einem kanalseitigen Bottom-Oxid einer typischen Dicke von 6 nm, einer Siliziumnitrid-Speicherschicht einer Dicke von typisch 6 nm und einem Top-Oxid auf der Seite der Gate-Elektrode mit einer Dicke von typisch 12 nm eingesetzt. Die Nachteile eines derart dicken Gate-Dielektrikums sind eine schlechte Gate-Steuerung, verbunden mit einer schlechten Steilheit der Steuerkurve, eine hohe Einsatzspannung und eine ungünstige Skalierbarkeit.

In der Veröffentlichung von T. Park et al.: "Fabrication of Body-Tied FinFETs (Omega MOSFETs) Using Bulk Si Wafers", CD „IEEE 2003 Symposium on VLSI Technology & 2003 Symposium on VLSI Circuits", Eintrag T10A_3.pdf (Juni 2003) sind DRAM-Zellentransistoren beschrieben, bei denen der Kanal in einem rippenförmigen aktiven Bereich vorhanden ist, der von der Gate-Elektrode brückenartig überspannt oder zangenartig umfasst wird. Der obere Anteil des Kanalbereiches ist herstellungsbedingt verrundet, was als Vorteil wegen der dadurch bewirkten Unterdrückung unerwünschter Leckströme längs der im Wesentlichen ebenen Seitenkanäle angesehen wird.

In der DE 100 39 441 A1 sind eine Speicherzelle, eine Speicherzellenanordnung und ein Herstellungsverfahren beschrieben. Der Speichertransistor dieser Speicherzelle ist an einer Oberseite eines Halbleiterkörpers mit einer Gate-Elektrode versehen, die in einem Graben zwischen einem Source-Bereich und einem Drain-Bereich angeordnet ist, die in dem Halbleitermaterial ausgebildet sind. Die Gate-Elektrode ist von dem Halbleitermaterial durch dielektrisches Material getrennt. Zumindest zwischen dem Source-Bereich und der Gate-Elektrode und zwischen dem Drain-Bereich und der Gate-Elektrode ist eine Oxid-Nitrid-Oxid-Schichtfolge vorhanden, die für das Einfangen von Ladungsträgern an Source und Drain vorgesehen ist.

In der DE 101 62 261 A1 ist eine Speicherzelle mit Grabentransistor beschrieben, bei der die Grabentiefe derart optimiert wird, dass die Orte für Elektronen- und Löcherinjektionen in die Speicherschicht, die zwischen den Grabenwänden und der Gate-Elektrode in Begrenzungsschichten angeordnet ist, zusammenfallen. Die Junctions, an denen die Dotierung des Source-Bereichs und des Drain-Bereichs in das entgegengesetzte Vorzeichen des Leitfähigkeitstyps des Halbleiterkörpers übergeht und die den Kanalbereich begrenzen, stoßen an einen gekrümmten Bereich des Grabenbodens oder an einen gekrümmten unteren Bereich der seitlichen Grabenwände an.

Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Charge-Trapping-Speicherzelle anzugeben, die auch bei Ausführungsformen im Sub-100-nm-Bereich eine ausreichend gute Gate-Steuerung bietet.

Diese Aufgabe wird mit der Charge-Trapping-Speicherzelle mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Der Charge-Trapping-Speicherzelle liegt die Erkenntnis zugrunde, dass das an sich bekannte Phänomen eines Corner-Devices mit einer deutlichen Überhöhung des elektrischen Feldes an den seitlichen Rändern des Transistorkanales auftritt. Dort ist die Speicherzelle nämlich durch Isolationsbereiche begrenzt, weswegen an den Rändern der durch das Halbleitermaterial gebildeten aktiven Bereiche Kanten vorhanden sind. Das Halbleitermaterial ist dort dotiert, wenn auch nur in der für Wannengebiete üblichen geringen Dotierstoffkonzentration von typisch 10¹⁷ cm^–3, und daher leitfähig. Das elektrische Feld steht somit im Wesentlichen senkrecht auf der Leiteroberfläche, so dass an den Kanten des Halbleitermaterials eine sehr hohe Feldstärke auftritt.

Erfindungsgemäß wird die Charge-Trapping-Speicherzelle so ausgebildet, dass im Kanalbereich eine weitgehend homogene Verteilung des Betrages des elektrischen Feldes vorhanden ist. Das wird dadurch erreicht, dass die Oberseite des Kanalbereiches, die der Gate-Elektrode zugewandt ist, in der Richtung quer zu der Längsrichtung des Kanals (das heißt, quer zu der Verbindung zwischen den Source- und Drain-Bereichen) gewölbt ist und dabei vorzugsweise die Form eines Mantels eines Halbzylinders einnimmt. Durch die weitgehend gleichmäßige Krümmung wird eine Homogenisierung des elektrischen Feldes erreicht, das überall bezüglich der Zylinderform radial gerichtet ist und vorzugsweise überall zumindest näherungsweise denselben Betrag aufweist.

Als Folge der elektrostatischen Eigenschaften dieser Zylindersymmetrie des Kanalbereiches ergeben sich deutlich verbesserte Transistoreigenschaften. Es wurde nachgewiesen, dass bei sonst gleichen Parametern die maximale Elektronenkonzentration im Kanal bei der zylindrisch gewölbten Kanaloberseite fast zweimal so hoch ist wie im planaren Fall; das heißt, es liegt ein deutlich flacherer Kanal vor. Als Gate-Spannung wurde dabei 9 Volt angenommen, als Source-Spannung 0 Volt. Die Breite des aktiven Transistorgebiets zwischen den isolierenden Begrenzungen, d. h. die Kanalweite, wurde mit 120 nm, die Dotierung des Wannengebiets mit 2 × 10¹⁷ cm^–3 angenommen. Die Programmierspannung kann im Falle von Programmierung durch heiße Elektronen (CHE, channel hot electrons) von typisch 9 Volt bei planaren Kanalbereichen auf ca. 6 Volt bei der zylindersymmetrischen Anordnung, bei gleicher Elektronenkonzentration im Kanal, zurückgenommen werden.

Mit der erfindungsgemäßen Charge-Trapping-Speicherzelle ist es möglich, die Abmessungen der Speicherzelle weiter zu reduzieren bei gleichzeitig verbesserter Gate-Steuerung. Die Gate-Steuerung ist dabei nicht mehr durch die elektrostatischen Eigenschaften eines planaren Kondensators mit entsprechenden Feldern im planaren Dielektrikum (d. h. konstante Feldstärke) bestimmt, sondern durch die Eigenschaften eines Zylinderkondensators mit radialsymmetrischer Feldabhängigkeit.

Es folgt eine genauere Beschreibung von Beispielen der Charge-Trapping-Speicherzelle anhand der 1 bis 6.
Die 1 zeigt ein Zwischenprodukt der Herstellung der Speicherzelle nach der Strukturierung von Pad-Oxid und Pad-Nitrid.
Die 2 zeigt den Querschnitt gemäß der 1 nach dem Ätzen von Isolationsgräben.
Die 3 zeigt den Querschnitt der 2 nach einer Oxidfüllung der Gräben.
Die 4 zeigt den Querschnitt der 3 nach einem Rückätzen der Oxidfüllung.
Die 5 zeigt den Querschnitt der 4 nach dem Aufbringen einer für Wortleitungen vorgesehenen Schichtfolge.
Die 6 zeigt die Anordnung der Isolationsgräben und Wortleitungen im Schema in Aufsicht.
Die Struktur der Charge-Trapping-Speicherzelle wird im Folgenden anhand eines bevorzugten Herstellungsverfahrens beschrieben. Die 1 zeigt im Querschnitt einen Halbleiterkörper 1 oder ein Substrat aus Halbleitermaterial. Auf eine im Wesentlichen ebene Oberseite wird in herkömmlicher Weise eine dünne Schicht als Pad-Oxid und darauf eine Schicht als Pad-Nitrid aufgebracht. Mittels einer geeigneten Maskentechnik (Lithographie) werden diese Schichten so strukturiert, dass das Pad-Oxid 2 und das Pad-Nitrid 3 im Bereich herzustellender STI-Isolationen (shallow trench isolations) entfernt sind. Diese STI-Isolationen sind zur Isolation von Reihen von Speicherzellen eines Speicherzellenfeldes voneinander vorgesehen. Die Strukturierung von Pad-Oxid 2 und Pad-Nitrid 3 geschieht zum Beispiel mittels RIE (reactive ion etching). Der Ätzschritt wird vorzugsweise so ausgeführt, dass das freigelegte Halbleitermaterial des Halbleiterkörpers 1 unter Verwendung derselben Maske geätzt wird, so dass Gräben in dem Halbleitermaterial gebildet werden.
Die 2 zeigt den Querschnitt gemäß der 1, nachdem in den Bereichen, in denen das Pad-Oxid 2 und das Pad-Nitrid 3 entfernt wurden, die Gräben 4 in das Halbleitermaterial geätzt wurden. In der 2 ist der Querschnitt quer zur Längsrichtung der Gräben dargestellt. Die Gräben verlaufen also senkrecht zur Zeichenebene mit zumindest annähernd gleich bleibendem Querschnitt. Es schließt sich ein weiterer Ätzschritt als Pull-back an, mit dem die verbliebenen streifenförmigen Anteile des Pad-Nitrids 3 seitlich rückgeätzt und somit die Nitrid-Streifen verschmälert werden. Dieser Pull-back-Etch ist zwar nicht unbedingt erforderlich; er trägt jedoch wesentlich zu der gewünschten Abrundung der Kanten des Halbleitermateriales in nachfolgenden Herstellungsschritten bei. Er ist daher besonders bevorzugt. Danach wird ein thermisches Oxid als Liner in einer an sich bekannten Weise aufgewachsen. Es handelt sich dabei um eine dünne Oxidschicht, die das Halbleitermaterial an der Oberseite bedeckt. Durch die Dicke dieser Schicht aus thermischem Oxid und die Prozessführung bei deren Herstellung können ebenfalls die Ausmaße der Abrundung der Kanten des Halbleitermateriales entscheidend beeinflusst werden. Die Gräben werden dann mit Oxid aufgefüllt, das auf der Oberseite planarisierend bis zur Oberseite des Pad-Nitrids 3 entfernt wird. Das kann z. B. mittels CMP (chemical mechanical polishing) geschehen.
Die 3 zeigt den der 2 entsprechenden Querschnitt nach diesen Verfahrensschritten. Es ist in der 3 erkennbar, dass durch den Pull-back-Ätzschritt die verbliebenen streifenförmigen Anteile des Pad-Nitrids 3 seitlich etwas rückgeätzt sind. Die Flanken 5 der streifenförmigen Anteile des Pad-Nitrids 3 befinden sich daher gegenüber den Wänden der Gräben etwas in Richtung auf die dazwischen vorhandenen Stege aus Halbleitermaterial zurückversetzt. Durch den Pull-back-Ätzschritt und die Herstellung des Liners aus thermischem Oxid sind die Wölbungen 7 an den Kanten der Halbleiterstege ausgebildet worden. Es folgt noch eine Lithographie zur Implantation von Dotierstoff zur Ausbildung der dotierten Wanne 8. Nach einer selektiven Ätzung des Nitrids und einer vorzugsweise nasschemischen Rückätzung der Oxidfüllung 6 erhält man die Struktur, die in der 4 dargestellt ist.
In der 4 sind deutlich die oberseitigen Wölbungen der Stege aus Halbleitermaterial erkennbar. Diese Wölbungen 7 bilden eine oberseitige Verrundung, die zum Beispiel die Form des Mantels eines Halbzylinders haben kann. In der 4 sind die Wölbungen 7 allerdings etwas flacher dargestellt, da es im Wesentlichen darauf ankommt, dass an den seitlichen Rändern der Kanalbereiche keine scharfen Kanten vorhanden sind. Die verbliebenen Anteile 6' der Oxidfüllung bilden die STI-Isolationen zwischen Reihen von Speicherzellen. Die Längsrichtungen der Kanalbereiche verlaufen parallel zu den STI-Isolationen, d. h. senkrecht zur Zeichenebene. Da die Kanäle der Speichertransistoren unmittelbar unterhalb der Oberseite des Halbleitermateriales ausgebildet werden, sind die Kanalbereiche wegen der vorhandenen Wölbungen 7 in Querrichtung gewölbt und somit gegenüber einem in der durch die Oberseite des Halbleiterkörpers 1 oder Substrates gebildeten Ebene vorhandenen planaren Kanalbereich verbreitert, so dass die Kanalweite entsprechend größer ist. Gegebenenfalls können daher die seitlichen Abmessungen der Halbleiterstege entsprechend verringert und damit auch die seitlichen Abmessungen der Speicherzellen verringert werden.
Zum Zweck einer klaren Abgrenzung der Ausführungsbeispiele der Charge-Trapping-Speicherzelle gegenüber dem Stand der Technik kann als untere Grenze für die Abmessung der Wölbung 7 angenommen werden, dass sie mindestens zwei Drittel der Kanalweite umfasst. Die Kanalweite wird hierbei an der gekrümmten Oberseite des Halbleitermaterials gemessen, und zwar über dem Bereich, der von der später aufzubringenden Gate-Elektrode gesteuert wird. Dieser Bereich endet an der Oberseite der Anteile 6' der Oxidfüllung. Es ist ausreichend, wenn die Oberseite des Kanalbereiches nur bereichsweise ausreichend gleichmäßig gekrümmt und höchstens bis zu einem Drittel der Kanalweite planar ausgebildet ist, vorzugsweise in einem mittleren Bereich des Kanals, und dort mit der Ebene der Oberseite des Halbleiterkörpers 1 zusammenfällt. Eine das Halbleitermaterial oberseitig berührende Ebene kann hierbei als durch die Oberseite bestimmte Ebene aufgefasst werden. Bei bevorzugten Ausführungsbeispielen kann die Wölbung 7 als mindestens so stark ausgeprägt angenommen werden, dass ein maximaler Höhenunterschied zweier Punkte an der Oberseite des Kanalbereichs bezüglich dieser durch die Oberseite des Halbleiterkörpers 1 oder Substrates bestimmten Ebene, gemessen in einer zu dieser Ebene senkrechten Richtung, mindestens ein Drittel der Abmessung einer Projektion der Oberseite des Kanalbereichs in diese Ebene beträgt.
Das kann anhand des in der 5 gestrichelt eingezeichneten Bereiches des Querschnitts verdeutlicht werden. Die obere gerundete Begrenzung dieses gestrichelten Bereiches bildet die Oberseite des Kanalbereiches. Eine Projektion dieser Oberseite des Kanalbereiches in einer Richtung senkrecht zu der Ebene der Oberseite des Halbleiterkörpers bildet die Oberseite des Kanalbereiches auf die untere Begrenzung des in der 5 gestrichelt eingezeichneten Bereiches ab. Bei bevorzugten Ausführungsbeispielen beträgt daher die maximale senkrechte Abmessung des schraffierten Bereiches mindestens ein Drittel der unteren Begrenzungsstrecke des schraffierten Bereiches. Die Wölbung 7 ist somit ausreichend stark, um eine hinreichend homogene Verteilung der Stärke des elektrischen Feldes zu bewirken. Betrag und Richtung der auftretenden elektrischen Feldstärke im Kanalbereich ändern sich über die Kanalweite ausreichend schwach, um die eingangs erläuterten Phänomene des Corner-Devices zu vermeiden.
Es kann dann eine Speicherschichtfolge 9 auf die Oberseite abgeschieden werden, die das Speichermedium der Speicherzelle bildet. Die Speicherschichtfolge 9 umfasst eine eigentliche Speicherschicht zwischen Begrenzungsschichten. Die Begrenzungsschichten sind zum Beispiel ein Oxid des Halbleitermateriales, insbesondere Siliziumdioxid. Für die Speicherschicht kommen Siliziumnitrid, Tantaloxid, Hafniumsilikat, Titanoxid, Zirkonoxid, Aluminiumoxid, intrinsisch leitendes Silizium oder Germanium in Frage. Die Speicherschichtfolge kann insbesondere nach Art der ONO-Schicht einer SONOS-Speicherzelle gebildet sein.
Danach werden die für die Wortleitungen vorgesehenen Schichten, die auch jeweilige Gate-Elektroden bilden, abgeschieden. Das ist zum Beispiel ein Polysiliziumschicht 10, eine Wolframsilizidschicht 11 und eine zur Hartmaske strukturierte Nitridschicht 12, mit deren Hilfe die Polysiliziumschicht 10 und die Wolframsilizidschicht 11 zu streifenförmigen, parallel im Abstand zueinander angeordneten Wortleitungen strukturiert werden. Die Wortleitungen verlaufen bei diesem Ausführungsbeispiel quer zu den Längsrichtungen der STI-Isolationen.
Ebenfalls unter Verwendung der durch die Nitridschicht 12 gebildeten Hartmaskenschicht erfolgt dann eine Implantation von Dotierstoff, um selbstjustiert die Source-/Drain-Gebiete herzustellen. An den Flanken der Wortleitungen können zusätzlich Spacer aus dielektrischem Material angebracht werden, um den Abstand zwischen den Gate-Elektroden und den Source-/Drain-Gebieten besser einstellen zu können und damit die Transistoreigenschaften besser vorbestimmen zu können. Danach folgen Prozessschritte, um die Source-/Drain-Bereiche zu kontaktieren und die Gate-Elektroden anzuschließen. Derartige Prozessschritte sind von der Herstellung von Halbleiterspeichern an sich bekannt.
In der 6 ist eine Aufsicht auf das Schema der STI-Isolationen 13, der Wortleitungen 15 und der selbstjustiert dazu ausgebildeten Source-/Drain-Gebiete 14 dargestellt.

1: Halbleiterkörper
2: Pad-Oxid
3: Pad-Nitrid
4: Graben
5: Flanke
6: Oxidfüllung
6': restlicher Anteil der Oxidfüllung
7: Wölbung
8: dotierte Wanne
9: Speicherschichtfolge
10: Polysiliziumschicht
11: Wolframsilizidschicht
12: Nitridschicht
13: STI-Isolation
14: Source-/Drain-Bereich
15: Wortleitung

Claims

Charge-Trapping-Speicherzelle, bei der an einer Oberseite eines Halbleiterkörpers (1) oder Substrates zwischen STI-Isolationen (13) ein aktiver Bereich vorhanden ist, der einen Kanalbereich zwischen Source-/Drain-Bereichen (14) aufweist, und auf dem Kanalbereich eine für Charge-Trapping vorgesehene Speicherschichtfolge (9) und eine Gate-Elektrode angeordnet sind, wobei die Speicherschichtfolge (9) auch als Gate-Dielektrikum zwischen dem Kanalbereich und der Gate-Elektrode vorgesehen ist, dadurch gekennzeichnet, dass die Oberseite des Halbleiterkörpers (1) oder Substrates in dem Kanalbereich eine Wölbung (7) aufweist, die so ausgebildet ist, dass eine quer zu einer Verbindungslinie zwischen den Source-/Drain-Bereichen (14) gemessene und durch die STI-Isolationen (13) begrenzte Kanalweite im Vergleich zu einer ebenen Ausgestaltung des Kanalbereiches vergrößert ist, und diese Wölbung (7) mindestens zwei Drittel der Kanalweite umfasst.
Charge-Trapping-Speicherzelle nach Anspruch 1, bei der die Wölbung (7) jeweils ein randseitiges Drittel der Kanalweite umfasst.
Charge-Trapping-Speicherzelle nach Anspruch 1, bei der der Kanalbereich quer zu der Verbindungslinie zwischen den Source-/Drain-Bereichen (14) an jeder Stelle eine gekrümmte Oberseite besitzt.
Charge-Trapping-Speicherzelle nach Anspruch 3, bei der der Kanalbereich eine Oberseite in der Form eines Mantels eines Halbzylinders besitzt.
Charge-Trapping-Speicherzelle nach Anspruch 1 oder 2, bei der ein maximaler Höhenunterschied zweier Punkte an der Oberseite des Kanalbereichs bezüglich einer durch die Oberseite des Halbleiterkörpers (1) oder Substrates bestimmten Ebene, gemessen in einer zu dieser Ebene senkrechten Richtung, mindestens ein Drittel der Abmessung einer Projektion der Oberseite des Kanalbereiches in diese Ebene beträgt.
Charge-Trapping-Speicherzelle nach einem der Ansprüche 1 bis 5, bei der die Speicherschichtfolge (9) Begrenzungsschichten aus Oxid und eine dazwischen angeordnete Speicherschicht aus einem Material aus der Gruppe von Siliziumnitrid, Tantaloxid, Hafniumsilikat, Titanoxid, Zirkonoxid, Aluminiumoxid, intrinsisch leitendem Silizium und Germanium ist.