CN1577865A - 电荷捕捉记忆单元 - Google Patents
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Abstract
提供位于一半导体本体(1)顶部源极/漏极区域之间的沟道区域，其系横越于具有形成一凸起(7)的半导体材质之纵向。特别地，该凸起系为半圆柱形。这使得放射状电场之强度可均匀分布，且避免该沟道区域侧向边缘上的电场强度尖峰。一ONO储存层顺序(9)系位于该沟道区域与该栅极电极之间，以作为一字符线(10，11)的部分。
Description
技术领域
本发明涉及一种电荷捕捉记忆单元。
背景技术
具有介电储存层顺序的记忆晶体管通常系被归类为平面晶体管或沟渠晶体管。这些晶体管的结构系对应于标准NMOS晶体管的结构。在此范例中，该栅极介电层仅系以一储存层顺序置换，该储存层顺序系在边界层之间的储存层，其中在计划该记忆单元的过程中，来自通道的电荷载体系被捕捉。在此记忆单元结构中，问题在于由于所需要的数据保留(保留时间)与相当高的计划/抹除循环数目，相较于习知晶体管的栅极氧化物，该介电层的厚度相对大；例如，所使用的储存层顺序系包含具有典型厚度为6奈米的通道侧底部氧化物、具有典型厚度为6奈米的氮化硅储存层以及在该栅极侧上具有典型厚度为12奈米的顶部氧化物。厚的栅极介电缺点在于栅极控制较差、相关的控制曲线斜率较差、门坎电压高以及扩展性较差。
2003年6月T.Park等人于VLST技术文摘的技术论文2003论文集中所发表：「使用体型硅晶圆体制造连结的FinFETs(OmegaMOSFET)」，系描述DRAM单元晶体管，其中系藉由该栅极电极以桥状方式或钳子状的方式包围肋有源区域中的沟道。由于制造的规定，沟道区域的上部分系为圆的，其被认为是一种优点，这是由于可抑制沿着平面侧通道所不想得到的漏电流。
发明内容
本发明的目的系特用以改善电荷捕捉记忆单元，其可提供相当好的栅极控制，即使是在100奈米以下范围的实施例中。
本发明之目的可藉由具有权利要求1特征的电荷捕捉记忆单元而达成。进一步的修饰系如全力要求附属项中所述。
该电荷捕捉记忆单元系基于在晶体管通道的横向边缘中，发生具有明显升高的电场之角落装置现象。这是由于以绝缘区域区分该记忆单元，因而以半导体材质所形成的有源区域之边缘呈现边界。其中该半导体材质系被掺杂，虽然槽区域中的典型仅具有低掺质浓度为1017/立方公分且具有传导性。该电场系垂直于传导器表面，因而在该半导体材质的边缘产生非常高的电场强度。
根据本发明，所形成的电荷捕捉记忆单元中，在该沟道区域中电场强度系非常均匀分布。这是由于面对该栅极电极的沟道区域之顶部，其凸起方向系横越该通道的纵向(亦即横越该源极与漏极区域间的连接，且在此范例中，较佳系假设形成半圆柱的外表面。大致一致的曲率造成该电场的均质化，其系以圆柱形式成放射状至各处，且较佳系在各处具有至少大致同的强度。
主要改善的晶体管特性造成该沟道区域的圆柱对称的静电性质。已被解释为，已知的相同系数，沟道中最大的电子浓度在圆柱凸起通道顶部系为在平面的约两倍高；换句话说，存在明显较为平坦的通道。在此范例中，假设该栅极电压为9伏特，且该源极电压为0伏特。绝缘边界之间该主动晶体管区域之宽度，亦即通道宽度，系被假设为120奈米，且该槽区域的掺杂系被假设为2×1017/立方公分。藉由热电子(沟道热电子，CHE)装置所计划的范例中，可自平面沟道区域例子中典型的9伏特降至圆柱对称排列例子的约6伏特，其中已知该沟道中具有相同的电子浓度。
本发明之电荷捕捉记忆单元可更进一步减少该记忆单元与改善的栅极控制接合的尺寸。在此范例中，该栅极控制不再由具有在平面介电中对应场(亦即固定场强度)的平面电容器之静电性质所决定，而是由具有放射状对称场的圆柱电容器之性质所决定。
附图说明
电荷捕捉记忆单元的范例，请参阅第1图至第6图以及以下详细说明。
第1图系说明在图案化垫氧化物与垫氮化物后，制造该记忆单元的中间产物示意图。
第2图系根据第1图在蚀刻隔离沟渠后的结果横越面示意图。
第3图系说明第2图在以氧化物填充该沟渠后的结果横越面示意图
第4图系说明第3图在回蚀该氧化物填充后的结果横越面示意图。
第5图系说明第4图应用于供作字符线的层顺序的结果横越面示意图。
第6图系一平面图用以说明隔离沟渠与字符线的配置。
具体实施方式
请参阅一较佳制造方法，该电荷捕捉记忆单元的结构系如下所述。第1图系一横越面是意图，说明一半导体本体1或是由半导体材质所制成的基板。以一习用方式，将使用作为一垫氧化物层的一薄层于实质平面的顶部，以及使用作为一垫氮化物层的一层至该薄层。以合适的罩幕技术(微影蚀刻)，将这些层图案化，因而将所制造的STI隔离(浅沟渠隔离)区域中移除该垫氧化物2与该垫氮化物3。该STI隔离系供于一记忆单元数组中，将记忆单元彼此绝缘。垫氧化物2与垫氧化物3的图案化，例如可藉由RIE(反应离子蚀刻)而完成。较佳系进行该蚀刻步骤，使用相同的罩幕时科未被覆盖的该半导体本体1之半导体材质，因而在该半导体材质中形成沟渠。
第2图系根据第1图，说明该沟渠4已被蚀刻至该区域的该半导体材质中之横越示意图，其中该垫氧化物2与该垫氮化物3已被移除。第2图系说明横越该沟渠之纵向之横越面示意图。该沟渠垂直图示之平面。而后进行另一蚀刻步骤拉回，该垫氮化物3的条状残余系被侧向回蚀，该氮化物条状物因而变窄。虽然此拉回蚀刻并非绝对需要，但是其对于后续制造步骤中该半导体材质边缘所欲达到的圆化具有很大的贡献。所以，其系较佳的选择。而后，以一已知的方式成长一热氧化物作为一垫片。其系关于覆盖该顶部半导体材质的一薄氧化物层。在制造过程中以热氧化物所制的该层厚度与制程控制，系决定性地影响该半导体材质之边缘圆化的尺寸。而后以氧化物填充该沟渠，其系以在该顶部以平面化的方式移除至该垫氮化物3之顶部。此可藉由例如CMP(化学机械研磨)而完成。
第3图系对应于第2图经由这些方法步骤后的结果横越面示意图。如第3图中所示，藉由该拉回蚀刻步骤，该垫氮化物3的残余条状物部分系被侧向回蚀。所以，配置该垫氮化物3的条状物部分之侧壁5，因此其系以该半导体材质方向的沟渠之壁往回退。该拉回蚀刻步骤以及制造热氧化物所制的垫片，已在该半导体边缘形成该凸起7。另加微影蚀刻植入掺值以形成该掺杂槽8。该氮化物之选择性蚀刻与该氧化物填充6之较佳湿化学回蚀，产生如第4图所述之结构。
第4图中清楚显示该半导体材质所制成的网状物之顶部凸起。这些凸起7形成顶部圆化，藉此可形成如半圆柱之外表面。该凸起7有稍较平坦，然而，在第4图中，由于重点在于该沟道区域的侧向边缘上没有尖锐的边缘。该氧化物填充的残余部分6’系形成串联的记忆单元间该STI隔离。该沟道区域之纵向系与该STI隔离平行，亦即系与该图示之平面垂直。由于该记忆晶体管的沟道系直接形成于该半导体材质的顶部之下，由于该横越方向的该凸起7，故该沟道区域凸起，且关于该半导体本体1或基板的顶部所形成的平面中存在一平面沟道区域而加宽，所以该通道宽度系相对较大。所以，若适合，则该半导体网状物的侧向尺寸系被减小且该记忆单元的侧向尺寸亦可减小。
为了清楚区分实施例中该电荷捕捉记忆胞源与习知技艺之不同，可假设该凸起7之尺寸的较低限制，系包含该通道宽度的三分之二。在此范例中，在该半导体材质的顶部弯曲处测量该通道宽度，其系超过而后所使用的该栅极电极所控制的区域。此区域系结束于该氧化物填充之该部分6’的顶部。其可满足该沟道区域之顶部仅于区域中相当一致的弯曲，且以平面方式形成于该沟道宽度之三分之一高度，较佳系在该沟道的中心区域，以及与该半导体本体1的顶部之平面一致。在此范例中，接触该半导体材料顶部之平面系被解释为由该顶部所决定之一平面。在一较佳实施例中，该凸起7可被假设为在该沟道区域的顶部两点最大高度差，其相较于该半导体本体1或基板的顶部所决定之平面，系说明该沟道区域的顶部投射至该平面上的尺寸之三分之一。
用以解释此说法的基础在如第5图中虚线所示的横些面之区域所示。虚线区域上方的圆滑边界系形成该沟道区域之顶部。该沟道区域之此顶部投射方向系垂直于该半导体本体的顶部平面，将第5图中该沟道区域之顶部反映于虚线区域的下边界上。所以，在较佳实施例中，该区域的最大垂直尺寸系为该区域的下边接区域的至少三分之一。因此该凸起7系大到足以发生电场强度的均匀分布。在该沟道区域中该电场的强度与方向变得很弱势，以避免发生如背景说明中所述的角落装置之现象。
而后一储存层顺序9可被沉积于该顶部上，此形成该记忆单元之储存媒体。该储存顺序9系包含边界层之间的实际储存层。该边界层如该半导体材质之氧化物，特别是系氧化硅。氮化硅、氧化钽、硅酸铪、氧化钛、氧化锆、氧化铝、传导硅或锗皆可做为该储存层的材质。该储存层顺序可被形成于SONOS记忆单元的ONO层。
而后，沉积该层做为该字符线，其亦形成个别的栅极电极。例如，多晶硅层10、硅化钨层11与氮化物层12，其系被图案化而形成条状字符线彼此平行配置。在此实施例中，该字符线系横越该STI隔离之纵向。
而后植入掺质，使用该氮化物层12所形成的硬罩幕层，用自行对准的方式制造该源极/漏极区域。另提供介电材质所制成的间隔于该字符线的侧壁，以建立该栅极电极与该源极/漏极区域之间的距离，因而可预先决定该晶体管特性。而后进行接触该源极/漏极区域且连接该栅极电极之制程步骤。这些已知的制程步骤系为半导体内存的制造步骤。
第6图系说明该STI隔离13之平面概示图，其中该字符线15与该源极/漏极区域14系以自行对准的方式所形成。
组件符号标示
1 半导体本体
2 垫氧化物
3 垫氮化物
4 沟渠
5 侧壁
6 氧化物填充
6’该氧化物填充的残余部分
7 凸起
8 掺杂槽
9 储存层顺序
10 多晶硅层
11 硅化钨层
12 氮化物层
13 STI隔离
14 源极/漏极区域
15 字符线
Claims (6)
1.一电荷捕捉记忆单元，其包含
一有源区域，其具有一沟道区域于源极/漏极区域(14)之间，且其系位于STI隔离(13)间的一半导体本体(1)或基板之顶部上，以及
一储存层顺序(9)，其系用于电荷捕捉，且系与一栅极电极配置于该沟道区域上，该储存层顺序(9)亦被提供作为该沟道区域与该栅极电极之间的栅极介电质，
其中
该半导体本体(1)或基板的该顶部具有一凸起(7)于该沟道区域中，相较于该沟道区域之平面结构，该凸起之形成使得放大一通道宽度，其系以横越于该源极/漏极区域(14)之间的连接线而被测量且系藉由该STI隔离(13)而被限定，且该凸起(7)系包含至少三分之二的该通道宽度。
2.如权利要求1的电荷捕捉单元，其中在各情况中该凸起(7)系包含约为三分之一的该通道宽度。
3.如权利要求1的电荷捕捉单元，其中该沟道区域具有一弯曲的顶部，其位置系横越该源极/漏极区域(14)之间的连接线。
4.如权利要求3的电荷捕捉单元，其中该沟道区域具有一顶部，其形式系为一圆柱的一外表面。
5.如权利要求1或2的电荷捕捉单元，其中
关于由该半导体本体(1)或基板之顶部所决定的一平面，该沟道区域之顶部上两点最大高度差，系于垂直该平面之方向测量，系至少为该通道之顶部投射至该平面中之尺寸之三分之一。
6.如权利要求1至5中一项的电荷捕捉单元，其中
该储存层顺序(9)系包含氧化物所制的边界层，以及配置于其间的一储存层，其材质系选自于氮化硅、氧化钽、硅酸铪、氧化钛、氧化锆、氧化铝、本质上传导硅与锗其中之一。
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