CN1806334A - 非易失性存储器件 - Google Patents

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Abstract

一种非易失性存储器件(100)包括衬底(110)、绝缘层(120)、鳍(210)、许多介电层(310－330)和控制栅极(510/520)。绝缘层(120)形成在衬底(110)上，而鳍(210)则形成在绝缘层(120)上。介电层(310－330)形成在鳍(210)之上，而控制栅极(510/520)则形成在介电层(310－330)之上。介电层(310－330)可包括用作存储器件(100)的电荷储存结构的氧化物－氮化物－氧化物层。

Description

非易失性存储器件
技术领域
本发明涉及存储器件及制备存储器件的方法。本发明尤其适用于非易失性存储器件(non-volatile memory devices)。
背景技术
对于与非易失性存储器件有关的高密度和性能的不断需求要求有小的设计特征(design features)、高可靠性和增大的生产量。然而，设计特征的减小给传统制备方法的限制提出了挑战。例如，设计特征的减小使得存储器件很难满足本身所预期的数据保存需求，例如，10年的数据保存需求。
发明内容
根据本发明的实施提供了用鳍结构(fin structure)形成的非易失性存储器件。可在鳍结构之上形成氧化物-氮化物-氧化物(ONO)层，并在该ONO层之上形成多晶硅层。ONO层中的氮化物层可用作非易失性存储器件的浮置栅电极(floating gate electrode)。多晶硅层可用作控制栅极，并可通过ONO层的顶氧化物层而从浮置栅极分离。
本发明的额外优点和其它特征部分地在以下说明中指出，部分地在本领域的普通技术人员阅读了以下说明后将变得显而易见，或可从实施本发明中习得。可如所附权利要求中特别指出的那样来实现并得到本发明的优点及特征。
依照本发明，通过包括衬底、绝缘层、鳍结构、许多介电层和控制栅极的存储器件而部分地获得上述优点和其它优点。绝缘层形成在衬底上，而鳍结构形成在绝缘层上。介电层形成在鳍结构之上并用作电荷储存电介质，而控制栅极形成在介电层之上。
依照本发明的另一方面，提供了一种制备非易失性存储器件的方法。该方法包括在绝缘层上形成鳍，其中该鳍用作非易失性存储器件的衬底和位线。本方法还包括在该鳍之上形成许多介电层，该介电层用作电荷储存电介质。该方法进一步包括形成源区和漏区，在该介电层之上沉积栅极材料，并图案化(patterning)及蚀刻该栅极材料以形成控制栅极。
依照本发明的另一方面，提供了包括衬底、绝缘层、许多导电鳍、许多介电层和许多栅极的非易失性存储器阵列(memory array)。绝缘层形成在衬底上，而导电鳍形成在绝缘层上。导电鳍用作存储器阵列的位线。介电层形成在鳍之上，而栅极形成在介电层之上。栅极用作存储器阵列的字线。
由以下详细说明，本发明的其它优点和特征对于本领域技术人员而言将变得显而易见。所显示及说明的实施例示意了被认为是实施本发明的最佳模式。可对本发明的各明显方面进行修正，而都不偏离本发明。因此，附图在本质上应视为是示意性的，而非限制性的。
附图说明
参照附图，其中具有相同参考数字指示的元件表示相同的元件。
图1是显示依照本发明实施例可用来形成鳍的例示层的剖面图。
图2A是显示依照本发明例示实施例形成鳍的剖面图。
图2B是显示依照本发明例示实施例，图2A的鳍连同邻接鳍形成的源区和漏区的顶视图。
图3是显示依照本发明例示实施例在图2A的鳍上形成介电层的剖面图。
图4是显示依照本发明例示实施例在图3的器件上形成控制栅极材料的剖面图。
图5是显示依照本发明例示实施例而形成的例示非易失性存储器件的顶视图。
图6是显示依照本发明例示实施例而形成的例示非易失性存储器阵列的透视图。
图7A和7B是显示依照本发明另一实施例形成具有多个鳍的半导体器件的剖面图。
图8A至8C是显示依照本发明另一实施例形成具有多个鳍的半导体器件的剖面图，所述鳍具有小间距(pitch)。
图9A至9C是显示依照本发明另一实施例形成具有T形栅极的半导体器件的剖面图。
图10是显示依照本发明另一实施例用含氮环境形成半导体器件的剖面图。
图11A和11B是显示依照本发明另一实施例形成接触区的剖面图。
具体实施方式
以下参照附图详细说明本发明。不同图中相同的参考数字可识别相同或相似的元件。并且，以下详细说明并不限制本发明。而是，本发明的范围由所附的权利要求及其等价物所限定。
根据本发明的实施提供了诸如电可擦除可编程只读存储器(EEPROM)器件的非易失性存储器件以及制备这种器件的方法。存储器件可包括鳍场效应晶体管(FinFET)结构，介电层和控制栅极层形成在鳍之上。介电层的一层或多层可用作存储器件的浮置栅极。
图1显示依照本发明实施例形成的半导体器件100的剖面图。参照图1，半导体器件100可包括绝缘体上硅结构(silicon on insulator，SOI)，该绝缘体上硅结构包括硅衬底110、掩埋氧化物层(buried oxidelayer)120和掩埋氧化物层120上的硅层130。掩埋氧化物层120和硅层130可用传统方式形成在衬底110上。
在例示的实施中，掩埋氧化物层120可包括诸如SiO2的氧化硅(silicon oxide)，并可具有大约50至大约1000的厚度(have athickness ranging from about 50to about 1000)。硅层130可包括单晶硅或多晶硅，具有大约200至大约3000的厚度。可用硅层130来形成鳍结构，下文中将作更详细的说明。
在根据本发明的替代实施中，衬底110和层130可包括其它的半导体材料，诸如锗，或半导体材料的组合，诸如硅-锗。掩埋氧化物层120也可包括其它的介电材料。
可选地，可在硅层130之上形成介电层，诸如氮化硅层或氧化硅层(未显示)，以在后续蚀刻过程期间用作保护罩(protective cap)。
可沉积并图案化光刻胶材料以形成用于后续加工的光刻胶掩模140，如图1所示。可用任何传统的方式来沉积并图案化光刻胶材料。
然后可蚀刻半导体器件100。在例示的实施中，可用传统的方式来蚀刻硅层130，蚀刻终止于掩埋氧化物层120，如图2A所示。参照图2A，硅层130位于光刻胶掩模140之下的部分未被蚀刻，由此形成了由硅构成的鳍210。在例示的实施中，鳍210的宽度从大约100至大约3000。鳍210可用作半导体器件100的衬底和位线，如以下更详细的说明。
在形成鳍210期间，位线取用(pickup)或源区和漏区也可邻接鳍210的各个末端而形成。例如，可图案化并蚀刻硅层130以形成位线取用或源区和漏区。图2B显示依照本发明例示实施例的半导体器件100的顶视图，包括在掩埋氧化物层120上邻接鳍210而形成的源区220和漏区230。为了简化，图2B中并未显示掩埋氧化物层和光刻胶掩模。
然后可去除光刻胶掩模140。然后可在鳍210之上沉积许多膜。在例示的实施中，可在鳍210之上形成氧化物-氮化物-氧化物(ONO)膜。例如，如图3所示，可在鳍210之上形成氧化物层310。图3为沿着图2B中线AA的剖视图。在例示的实施中，可沉积或热生长氧化物层310到大约15至大约150的厚度。接着，如图3所示，可在氧化物层310之上形成氮化物层320。在例示的实施中，可沉积氮化物层320到大约10至大约180的厚度。然后如图3所示，可在氮化物层320之上形成另一氧化物层330。在例示的实施中，可沉积或热生长氧化物层330到大约15至大约200的厚度。层310-330形成了用于后续形成的存储器件的ONO电荷储存电介质。特别地，氮化物层320可用作存储器件的浮置栅极。
然后，如图4所示，可用传统方式在半导体100之上形成硅层410。硅层410可用作后续形成的控制栅电极的栅极材料。在例示的实施中，硅层410可包括多晶硅，用传统化学气相沉积(CVD)技术沉积到大约300至大约4000的厚度。或者，可使用其它半导体材料，诸如锗或硅和锗的组合，或者各种金属，作为栅极材料。
然后可图案化并蚀刻硅层410，以形成半导体器件100的控制栅极。例如，图5显示依照本发明的半导体器件100在形成控制栅电极之后的顶视图。参照图5，已图案化并蚀刻硅层410而形成位于鳍210各侧的控制栅电极510和520。ONO层310-330并未显示在图5中，但是位于控制栅电极510和520与鳍210之间。
然后可掺杂源区/漏区220和230。例如，可在源区/漏区220和230中注入n型或p型杂质。例如，诸如磷的n型掺杂剂可用大约1×1014原子/cm2至大约5×1015原子/cm2的剂量以及大约0.5KeV至大约100KeV的注入能量而注入。或者，诸如硼的p型掺杂剂可用相似的剂量和注入能量而注入。可根据特定的终端器件需求而选择特定的注入剂量和能量。本领域的普通技术人员能根据电路需求来最优化源极/漏极注入过程。在替代的实施中，可在形成半导体器件100的较早步骤掺杂源区/漏区220和230，诸如在形成ONO层310-330之前。此外，根据特定的电路需求，可在源极/漏极离子注入之前可选地形成侧壁隔片(sidewall spacer)，以控制源极/漏极结的位置。然后可进行激活退火(activation annealing)以激活源区/漏区220和230。
图5中所示所得到的半导体器件100具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构。也就是说，半导体器件100可包括硅鳍210，ONO介电层310-330和硅控制栅极510/520形成于其上。鳍210用作存储器件的衬底电极，而ONO层310-330可用作电荷储存结构。
半导体器件100可作为诸如EEPROM的非易失性存储器件而操作。可通过施加例如大约3伏特至20伏特的偏压至控制栅极510或520而实现编程。例如，若施加偏压至控制栅极510，则电子可从鳍衬底210隧穿进入ONO层310-330(也就是，电荷储存电极)。若施加偏压至控制栅极520，则可发生类似的过程。可通过施加例如大约-3伏特至-20伏特的偏压至控制栅极510/520而实现擦除。
因此，依照本发明，用FinFET结构形成了非易失性存储器件。有利地，半导体器件100具有控制栅极510和520形成在鳍210的各侧的双栅极结构。控制栅极510和520的每一个都可用于编程存储器件。此外，该FinFET结构使得所得到的存储器件100比传统存储器件能获得更大的电路密度。本发明也能容易地集成到传统的半导体制备过程中。
图5所示的半导体器件100的结构可用来形成SONOS型的非易失性存储器阵列。例如，图5中的半导体器件100包括可用来储存单位信息的存储器单元(memory cell)。依照例示的实施，可用与图5中所示的存储器单元相似的许多存储器单元来形成存储器阵列。例如，图6显示依照本发明实施例而形成的例示存储器阵列600。参照图6，存储器阵列600包括以预定距离分隔的许多硅鳍610。可用与上面参照鳍210所述相似的方式来形成硅鳍610。每一个鳍610可代表位线，且鳍610可在横向方向上以预定距离分隔，诸如500。
然后可用与上面参照图3中ONO层310-330所述相似的方式在鳍610之上形成ONO膜620。ONO膜620可形成在鳍610的预定部分之上，如图6所示。然后可用与硅层410(图4)相似的方式沉积、图案化并蚀刻硅层，以在ONO层620之上形成控制栅极630，如图6所示。可如图6所示在各ONO层620之上形成控制栅极630，而各控制栅极630可代表存储器阵列600的字线。
然后位线译码器640和字线译码器650可分别联接至位线610和字线630。然后可用位线译码器和字线译码器640和650来促进编程或读出储存在存储器阵列600的各特定单元中的数据。用这种方式，可用FinFET结构形成高密度非易失性存储器阵列。
其它实施例
在本发明的其它实施例中，可形成具有多个鳍的存储器件，如图7A所示。参照图7A，半导体器件700可包括绝缘体上硅结构，掩埋氧化物层710形成在衬底(未显示)上而硅鳍730形成在掩埋氧化物层710上。可通过用与上面参照图1和2A所述的鳍210相似的方式选择性地蚀刻硅层，而形成硅鳍730。
接着可沉积诸如氟化氧化物(fluorinated oxide)的低K材料740，以填充硅鳍730之间的空间，如图7B所示。或者，可使用其它的低K材料。可以鳍730的上表面来平坦化低K材料740，如图7B所示。有利地，低K材料740减少了电容耦合并有效地将鳍730相互隔离。
在另一实施例中，可从绝缘体上硅结构形成具有鳍的FinFET存储器件，所述鳍具有小间距。例如，参照图8，半导体器件800可包括形成在衬底(未显示)上的氧化物层810，而硅层820形成在该氧化物层810上。可沉积并图案化诸如氮化硅或氧化硅的材料，以形成硬掩模830，如图8A所示。接着，可沉积并蚀刻诸如SiN、SiO、或某种其它材料的隔片材料，以在硬掩模830的侧表面上形成隔片840，如图8B所示。然后可用结构830和840作为掩模来蚀刻硅层820以形成硅鳍850，如图8C所示。硅鳍850可用作存储器阵列的位线。有利地，形成的硅鳍850在鳍850之间具有小间隔。然后可去除隔片840和硬掩模830。
在另一实施例中，可修整多晶硅鳍以形成存储器件的T形栅极。例如，参照图9A，半导体器件900包括形成在衬底(未显示)上的掩埋氧化物层910，而硅鳍920形成在该掩埋氧化物层910上。可在硅鳍920之上形成介电罩(dielectric cap)930，如图9A所示。然后可修整多晶硅鳍920以形成T形栅极，如图9B所示。于是鳍920可用作存储器件的浮置栅电极。例如，介电层940可形成在鳍920的侧表面上，接着形成多晶硅结构950，如图9C所示。介电层940可用作栅极间电介质(inter-gate dielectric)，而多晶硅结构950可用作半导体器件900的控制栅极。
在又一实施例中，可用与上面参照图1-5所述相似的方式形成FinFET存储器件。例如，半导体器件1000包括形成在鳍1030之上的控制栅极1010和1020，源区/漏区1040和1050邻接鳍1030的末端而形成。可用与上面参照图3所述的ONO膜310-330相似的方式在鳍1030之上形成ONO电介质(未显示)。在形成ONO电介质中的氧化物膜期间，可使用氮环境气氛。例如，可在含N2O或NO的环境气氛中在鳍1030上热生长氧化物膜。该氧化物膜可形成ONO栅极间电介质的下层。ONO电介质中的顶氧化物膜也可在含氮环境中形成。源区/漏区1040和1050也可在含氮环境气氛中退火。有利地，在含氮环境中进行这些操作改善了迁移率(mobility)。
在另一实施例中，半导体器件1100可包括形成在衬底(未显示)上的掩埋氧化物层1110，硅鳍1120形成在该掩埋氧化物层1110上，如图11A所示。介电层1130可邻接硅鳍1120形成，而掩模1140可形成在部分的介电层1130之上，如图11A所示。掩模1140可覆盖半导体器件1100的非接触区域。然后蚀刻未由掩模1140所覆盖的介电层1130部分以形成邻接鳍1120的接触区域1150，如图11B所示。然后可去除掩模1140，且可用导电材料填充接触区域1150以提供至鳍1120的接触。以这种方式，可用掩模来限定半导体器件1100的接触区域。
在前述说明中，为了提供对本发明的全面了解，提出了许多特定的细节，诸如特定的材料、结构、化学品、过程等。然而，并不须依据在此所提出的特定细节，即可实施本发明。在其它的情况下，为了不致于无必要地模糊了本发明的要点，并未详细说明熟知的制备结构。
依照本发明用于制备半导体器件的介电层和导电层可通过传统的沉积技术来沉积。例如，可使用金属化技术，诸如各种类型的CVD过程，包括低压CVD(LPCVD)和增强型CVD(ECVD)。
本发明可应用于制备FinFET半导体器件，尤其是设计特征为100nm及以下的FinFET器件。本发明可应用于形成任何各种类型的半导体器件，因此，并未说明细节以避免模糊了本发明的要点。在实施本发明时，使用了传统的光刻技术和蚀刻技术，因此，这些技术的细节在此并未说明。此外，虽然已说明了用于形成图5的半导体器件的一系列过程，但是应了解，在根据本发明的其它实施中可改变过程步骤的次序。
在本公开中仅显示及说明了本发明的优选实施例及其变化的少数例子。应了解，本发明能用于各种其它组合和环境，并能在说明书所表达的发明概念范围之内修正。
此外，不应将本申请的说明书中所使用的任何元件、动作、或指示视为对本发明是必不可少的或一定必要的，除非明确地作了如此说明。同时，如说明书中所使用的，冠词“a”意在包括一个或多个项目(items)。若要表示仅有一项，则会使用词汇“one”或类似的语言。

Claims (10)

1.一种存储器件(100)，包括：
衬底(110)；
形成在所述衬底(110)上的绝缘层(120)；
形成在所述绝缘层(120)上的鳍结构(210)；
形成在所述鳍结构(210)之上的多个介电层(310-330)，其中所述介电层(310-330)的至少其中一个用作所述存储器件(100)的电荷储存电介质；以及
形成在所述多个介电层(310-330)之上的控制栅极(510)。
2.如权利要求1所述的存储器件(100)，进一步包括：
源区(220)，形成在所述绝缘层(120)上，并邻接所述鳍结构(210)的第一末端而设置；以及
漏区(230)，形成在所述绝缘层(120)上，并邻接所述鳍结构(210)的第二末端而设置，其中所述多个介电层(310-330)包括：
形成在所述鳍结构(210)上的第一氧化物层(310)，
形成在所述氧化物层(310)上的氮化物层(320)，以及
形成在所述氮化物层(320)上的第二氧化物层(330)，其中所述氮化物层(320)用作浮置栅电极。
3.如权利要求2所述的存储器件(100)，其中所述第一氧化物层(310)具有大约15至大约150的厚度，所述氮化物层(320)具有大约10至大约180的厚度，而所述第二氧化物层(330)具有大约15至大约200的厚度。
4.如权利要求1所述的存储器件(100)，其中所述多个介电层(310-330)具有大约40至大约530的组合厚度，并用作电荷储存电介质。
5.如权利要求1所述的存储器件(100)，其中所述控制栅极(510)包括多晶硅，并具有大约300至大约4000的厚度。
6.如权利要求1所述的存储器件(100)，其中所述绝缘层(120)包括掩埋氧化物层，而所述鳍结构(210)包括硅和锗中的至少一个，其中所述鳍结构(210)具有大约100至大约3000的宽度。
7.一种制备非易失性存储器件(100)的方法，包括：
在绝缘层(120)上形成鳍(210)，所述鳍(210)用作所述非易失性存储器件(100)的衬底和位线；
形成多个介电层(310-330)，所述多个介电层设置在所述鳍(210)之上，并用作电荷储存电介质；
形成源区和漏区(220/230)；
在所述多个介电层(310-330)之上沉积栅极材料(410)；以及
图案化并蚀刻所述栅极材料(410)以形成控制栅极(510/520)。
8.如权利要求7所述的方法，其中形成多个介电层(310-330)包括：
在所述鳍(210)之上形成第一氧化物层(310)，
在所述第一氧化物层(310)之上沉积氮化物层(320)，以及
在所述氮化物层(320)之上形成第二氧化物层(330)。
9.如权利要求8所述的方法，其中所述第一氧化物层(310)具有大约15至大约150的厚度，所述氮化物层(320)具有大约10至大约180的厚度，而所述第二氧化物层(330)具有大约15至大约200的厚度。
10.一种非易失性存储器阵列(600)，包括衬底和形成在所述衬底上的绝缘层，所述非易失性存储器阵列(600)的特征是：
形成在所述绝缘层上的多个导电鳍(610)，所述导电鳍(610)用作所述非易失性存储器阵列(600)的位线；
形成在所述多个鳍(610)之上的多个介电层(620)；以及
形成在所述多个介电层(620)之上的多个栅极(630)，所述多个栅极(630)用作所述非易失性存储器阵列(600)的字线。
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