CN116709781A - 半导体存储装置及其制造方法 - Google Patents
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Abstract
提供一种能够适当地制造的半导体存储装置及其制造方法。半导体存储装置具备：多个导电层；第1半导体层，与导电层对向；栅极绝缘膜，设置在导电层与第1半导体层间；第1结构，与导电层对向；第2半导体层，连接于第1半导体层及第1结构的一端部；第3半导体层，设置在第2半导体层与导电层间，连接于第1半导体层；第4半导体层，具备设置在第2半导体层的一侧的面的第1部分、及设置在第3半导体层的另一侧的面的第2部分，连接于第1半导体层；及第1绝缘层，设置在第4半导体层的第1部分与第2部分间。将第1绝缘层的距第1结构的距离大于第1距离的区域设为第1区域，其他区域设为第2区域，则第1区域包含氮化膜，第2区域不包含氮。
Description
[相关申请的交叉参考]
本申请案享有以日本专利申请案2022-27698号(申请日：2022年2月25日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本实施方式涉及一种半导体存储装置及其制造方法。
背景技术
已知有一种半导体存储装置，具备排列在第1方向上的多个导电层、在第1方向上延伸且与多个导电层对向的半导体层、及设置在多个导电层及半导体层之间的电荷存储部。
发明内容
实施方式提供一种能够适当地制造的半导体存储装置及其制造方法。
一实施方式的半导体存储装置具备：多个第1导电层，排列在第1方向上；第1半导体层，在第1方向上延伸，且与多个第1导电层对向；栅极绝缘膜，设置在多个第1导电层与第1半导体层之间，且包含电荷存储部；第1结构，在第1方向及与第1方向交叉的第2方向上延伸，且与多个第1导电层对向；第2半导体层，经由栅极绝缘膜的一部分而连接于第1半导体层的第1方向上的一端部，且连接于第1结构的第1方向上的一端部，且在第2方向上延伸；第3半导体层，设置在第2半导体层与多个第1导电层之间，经由栅极绝缘膜的一部分而连接于第1半导体层，且在第2方向上延伸；第4半导体层，具备设置在第2半导体层的第1方向上的一侧的面的第1部分、及设置在第3半导体层的第1方向上的另一侧的面的第2部分，且连接于第1半导体层；以及第1绝缘层，设置在第4半导体层的第1部分与第2部分之间。如果将第1绝缘层的距第1结构的距离大于第1距离的区域设为第1区域，将第1绝缘层的距第1结构的距离小于第1距离的区域设为第2区域，那么第1区域包含氮化膜，第2区域不包含氮(N)。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性的电路图。
图2是表示该半导体存储装置的一部分构成的示意性的俯视图。
图3是表示该半导体存储装置的一部分构成的示意性的立体图。
图4是表示该半导体存储装置的一部分构成的示意性的俯视图。
图5是表示该半导体存储装置的一部分构成的示意性的剖视图。
图6是表示该半导体存储装置的一部分构成的示意性的剖视图。
图7是表示该半导体存储装置的一部分构成的示意性的剖视图。
图8～图31是用来对该半导体存储装置的制造方法进行说明的示意性的剖视图。
图32是用来对比较例的半导体存储装置的制造方法进行说明的示意性的剖视图。
图33是表示第1实施方式的变化例1的半导体存储装置的一部分构成的示意性的剖视图。
图34是表示第1实施方式的变化例2的半导体存储装置的一部分构成的示意性的剖视图。
图35～图38是表示第2实施方式的半导体存储装置的一部分构成的示意性的剖视图。
具体实施方式
接下来，参照附图，对实施方式的半导体存储装置及其制造方法详细地进行说明。此外，以下的实施方式只不过为一例，并不旨在限定本发明而表示。另外，以下的附图是示意性的图，为了方便说明，有时省略一部分构成等。另外，有时对关于多个实施方式共通的部分标注相同的符号，而省略说明。
另外，在本说明书中，在提及“半导体存储装置”的情况下，有时是指存储器裸片，也有时是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器系统。进而，也有时是指智能手机、平板终端、个人计算机等包含主机的构成。
另外，在本说明书中，在提及第1构成“连接于”第2构成及第3构成“之间”的情况下，有时是指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成而连接于第3构成。
另外，在本说明书中，将相对于衬底的上表面平行的特定的方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着特定的面的方向称为第1方向，将沿着该特定的面与第1方向交叉的方向称为第2方向，将与该特定的面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向既可与X方向、Y方向及Z方向的任一个方向对应，也可不对应。
另外，在本说明书中，“上”或“下”等的表述是以衬底为基准。例如，将沿着所述Z方向远离衬底的方向称为上，将沿着Z方向接近衬底的方向称为下。另外，在关于某构成提及下表面或下端的情况下，是指该构成的衬底侧的面或端部，在提及上表面或上端的情况下，是指该构成的与衬底相反侧的面或端部。另外，将与X方向或者Y方向交叉的面称为侧面等。
另外，在本说明书中，关于构成、部件等，在提及特定方向的“宽度”、“长度”或“厚度”等的情况下，有时是指利用SEM(Scanning electron microscopy，扫描式电子显微镜)或TEM(Transmission electron microscopy，穿透式电子显微镜)等观察到的截面等中的宽度、长度或厚度等。
[第1实施方式]
[半导体存储装置的电路构成]
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性的电路图。第1实施方式的半导体存储装置具备存储单元阵列MCA及周边电路PC。
[存储单元阵列MCA的构成]
存储单元阵列MCA具备多个存储块BLK。这些多个存储块BLK分别具备多个串组件SU。这些多个串组件SU分别具备多个存储串MS。这些多个存储串MS的一端分别经由位线BL而连接于周边电路PC。另外，这些多个存储串MS的另一端分别经由共通的源极线SL而连接于周边电路PC。
存储串MS具备漏极侧选择晶体管STD、多个存储单元MC(存储器晶体管)、及源极侧选择晶体管STS。漏极侧选择晶体管STD、多个存储单元MC、及源极侧选择晶体管STS串联连接于位线BL及源极线SL之间。以下，有时将漏极侧选择晶体管STD及源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
存储单元MC为电场效应型的晶体管。存储单元MC具备半导体层、栅极绝缘膜、及栅极电极。半导体层作为通道区域而发挥功能。栅极绝缘膜包含电荷存储膜。存储单元MC的阈值电压根据电荷存储膜中的电荷量而变化。存储单元MC存储1比特或多比特的数据。此外，在与1个存储串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别共通连接于1个存储块BLK中的所有存储串MS。
选择晶体管(STD、STS)为电场效应型的晶体管。选择晶体管(STD、STS)具备半导体层、栅极绝缘膜、及栅极电极。半导体层作为通道区域而发挥功能。在选择晶体管(STD、STS)的栅极电极分别连接着选择栅极线(SGD、SGS)。1个漏极侧选择栅极线SGD共通连接于1个串组件SU中的所有存储串MS。1个源极侧选择栅极线SGS共通连接于1个存储块BLK中的所有存储串MS。
[周边电路PC的构成]
周边电路PC例如具备：电压产生电路，产生动作电压；电压传送电路，将所产生的动作电压传送到所选择的位线BL、字线WL、源极线SL、选择栅极线(SGD、SGS)等；感测放大器模块，连接于位线BL；及序列发生器，控制这些各部。
[半导体存储装置的结构]
[平面布局]
图2是表示第1实施方式的半导体存储装置的一部分构成的示意性的俯视图。本实施方式的半导体存储装置具备半导体衬底100。半导体衬底100例如为包括含硼(B)等P型杂质的P型硅(Si)的半导体衬底。在图示的例子中，在半导体衬底100设置着排列在X方向及Y方向上的4个存储单元阵列区域RMCA。另外，在各存储单元阵列区域RMCA，设置着排列在Y方向上的多个存储块BLK。
[半导体存储装置的更详细的结构]
图3是表示第1实施方式的半导体存储装置的一部分构成的示意性的立体图。图4是表示第1实施方式的半导体存储装置的一部分构成的示意性的俯视图。图5是将图4所示的结构沿着B-B'线切断，沿着箭头的方向观察的示意性的剖视图。图6是将图5所示的区域RC放大表示的示意性的剖视图。
例如，如图3所示，本实施方式的半导体存储装置具备设置在半导体衬底100上的晶体管层LTR、及设置在晶体管层LTR的上方的存储单元阵列层LMCA。
[晶体管层LTR的结构]
例如，如图3所示，在半导体衬底100的上表面，隔着未图示的绝缘层而设置着配线层GC。配线层GC包含与半导体衬底100的表面对向的多个电极gc。另外，半导体衬底100的各区域及配线层GC中所包含的多个电极gc分别连接于触点CS。
多个电极gc分别与半导体衬底100的表面对向，且作为构成周边电路PC的多个晶体管Tr的栅极电极、及多个电容器的另一个电极等而发挥功能。
多个触点CS在Z方向上延伸，在下端中连接于半导体衬底100或电极gc的上表面。在触点CS与半导体衬底100的连接部分，设置着包含N型杂质或P型杂质的杂质区域。触点CS例如也可包括含氮化钛(TiN)等的障壁导电膜、及钨(W)等的金属膜的积层膜。
配线层D0、D1、D2分别包含多个配线，这些多个配线电连接于存储单元阵列MCA中的构成及周边电路PC中的构成中的至少一个。这些多个配线例如也可包括含氮化钛(TiN)等的障壁导电膜、及钨(W)等的金属膜的积层膜。
[存储单元阵列层LMCA的结构]
[存储块BLK的结构]
例如，如图3及图4所示，在存储单元阵列层LMCA，设置着排列在Y方向上的多个存储块BLK。
在图4的例子中，存储块BLK具备从Y方向的一侧(在图4中为Y方向正侧)朝向Y方向的另一侧(在图4中为Y方向负侧)设置的5个串组件SUa～SUe。这些多个串组件SUa～SUe分别与参照图1所说明的串组件SU对应。在Y方向上相邻的2个串组件SU之间，设置着氧化硅(SiO2)等的串组件间绝缘层SHE。在Y方向上相邻的2个存储块BLK之间，设置着区块间结构ST。
如图3及图5所示，在存储单元阵列层LMCA中，存储块BLK具备存储单元阵列层LMCA1、及设置在存储单元阵列层LMCA1的上方的存储单元阵列层LMCA2。存储单元阵列层LMCA1及存储单元阵列层LMCA2具备排列在Z方向上的多个导电层110、在Z方向上延伸的多个半导体层120、及分别设置在多个导电层110及多个半导体层120之间的多个栅极绝缘膜130。
导电层110为在X方向上延伸的大致板状的导电层。例如，如图6所示，导电层110也可包括含氮化钛(TiN)等的障壁导电膜119、及钨(W)等的金属膜118的积层膜。另外，导电层110例如也可包括含磷(P)或硼(B)等杂质的多晶硅(Si)等。另外，在包围导电层110的上表面、下表面、及侧面的位置，也可设置金属氧化膜135。金属氧化膜135例如为包含铝(Al)、钛(Ti)、铪(Hf)、及锆(Zr)中至少一个的金属氧化膜。在多个导电层110的X方向的端部，分别设置着触点CC(图3)。在排列在Z方向上的多个导电层110之间，设置着氧化硅(SiO2)等的绝缘层101。
在多个导电层110的下方，例如，如图5所示，隔着绝缘层101而设置着半导体层111、半导体层113、绝缘层115、及半导体层112。在半导体层112的下表面，也可设置导电层114。
半导体层111、半导体层113、半导体层112、及导电层114作为源极线SL(图1)而发挥功能。源极线SL例如共通设置在存储单元阵列区域RMCA(图2)中所包含的所有存储块BLK。半导体层111、半导体层113、及半导体层112例如包括含磷(P)或硼(B)等杂质的多晶硅(Si)等。导电层114例如也可包含钨(W)等金属、钨硅化物等的导电层、或其它导电层。此外，关于设置着半导体层111、半导体层113、绝缘层115、及半导体层112等的区域RSL(图5)中的结构的详细情况将在下文叙述。
多个导电层110中位于最下层的导电层110作为源极侧选择栅极线SGS(图1)及连接于源极侧选择栅极线SGS的多个源极侧选择晶体管STS(图1)的栅极电极而发挥功能。该导电层110针对每个存储块BLK而电气独立。
另外，位于比所述导电层110靠上方的多个导电层110作为字线WL(图1)及连接于字线WL的多个存储单元MC(图1)的栅极电极而发挥功能。这些多个导电层110分别针对每个存储块BLK而电气独立。
另外，位于比所述导电层110靠上方的一个或多个导电层110作为漏极侧选择栅极线SGD(图1)及连接于漏极侧选择栅极线SGD的多个漏极侧选择晶体管STD(图1)的栅极电极而发挥功能。这些多个导电层110的Y方向的宽度小于其它导电层110。另外，在Y方向上相邻的2个导电层110之间，设置着串组件间绝缘层SHE。这些多个导电层110分别针对每个串组件SU而电气独立。
例如，如图3及图4所示，半导体层120以特定的图案排列在X方向及Y方向上。半导体层120作为1个存储串MS(图1)中所包含的多个存储单元MC及选择晶体管(STD、STS)的通道区域而发挥功能。半导体层120例如为多晶硅(Si)等的半导体层。例如，如图3所示，半导体层120具有大致有底圆筒状的形状，且在中心部分设置着氧化硅(SiO2)等的绝缘层125。
如图5所示，半导体层120具备存储单元阵列层LMCA1中所包含的半导体区域120L、及存储单元阵列层LMCA2中所包含的半导体区域120U。另外，半导体层120具备连接于半导体区域120L的上端及半导体区域120U的下端的半导体区域120J、连接于半导体区域120L的下端的杂质区域122、及连接于半导体区域120U的上端的杂质区域121。
半导体区域120L为在Z方向上延伸的大致圆筒状的区域。半导体区域120L的外周面分别由存储单元阵列层LMCA1中所包含的多个导电层110包围，且与这些多个导电层110对向。此外，半导体区域120L的下端部(例如，位于比存储单元阵列层LMCA1中所包含的多个导电层110靠下方的部分)的径向的宽度小于半导体区域120L的上端部(例如，位于比存储单元阵列层LMCA1中所包含的多个导电层110靠上方的部分)的径向的宽度。
半导体区域120U为在Z方向上延伸的大致圆筒状的区域。半导体区域120U的外周面分别由存储单元阵列层LMCA2中所包含的多个导电层110包围，且与这些多个导电层110对向。此外，半导体区域120U的下端部(例如，位于比存储单元阵列层LMCA2中所包含的多个导电层110靠下方的部分)的径向的宽度小于半导体区域120U的上端部(例如，位于比存储单元阵列层LMCA2中所包含的多个导电层110靠上方的部分)的径向的宽度。
半导体区域120J分别设置在比存储单元阵列层LMCA1中所包含的多个导电层110靠上方，且设置在比存储单元阵列层LMCA2中所包含的多个导电层110靠下方。此外，半导体区域120J的径向的宽度大于所述半导体区域120L、120U的径向的宽度。
杂质区域122例如包含磷(P)等N型杂质或硼(B)等P型杂质。杂质区域122经由半导体层113的一部分而连接于半导体层111及半导体层112。
杂质区域121例如包含磷(P)等N型杂质。杂质区域121经由触点Ch及触点Vy(图3)而连接于位线BL。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致圆筒状的形状。例如，如图6所示，栅极绝缘膜130具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷存储膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO2)等的绝缘膜。电荷存储膜132例如为氮化硅(SiN)等的能够存储电荷的膜。隧道绝缘膜131、电荷存储膜132、及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体层120的外周面在Z方向上延伸。
此外，栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅(Si)等的浮动栅极。
[区块间结构ST的结构]
区块间结构ST为在Z方向及X方向上延伸，将多个绝缘层101、多个导电层110、半导体层111、及半导体层113在Y方向上分断，到达半导体层112的结构体。例如，如图5所示，区块间结构ST具备导电层LI及绝缘层170。导电层LI具备氮化钛(TiN)等的障壁导电层172及钨(W)等的导电层173。导电层LI的下端连接于半导体层112。绝缘层170设置在导电层LI与多个导电层110之间。绝缘层170例如包含氧化硅(SiO2)等。
[区域RSL的结构]
接下来，对区域RSL中的结构的详细情况进行说明。图7是将图5所示的区域RSL放大表示的示意性的剖视图。
[半导体层111、半导体层112、及半导体层113]
半导体层111经由设置在半导体层111的下表面及侧面的一部分的半导体层113而连接于半导体层120的下端部。另外，在半导体层111与半导体层120之间，设置着栅极绝缘膜130的一部分。
半导体层112经由设置在半导体层112的上表面及侧面的一部分的半导体层113而连接于半导体层120的下端部。另外，在半导体层112与半导体层120之间设置着栅极绝缘膜130的一部分。
半导体层113具备设置在半导体层112的上表面的区域R113_1、及设置在半导体层111的下表面的区域R113_2。另外，半导体层113具备设置在半导体层120的下端部的侧面的部分中的设置在半导体层120与绝缘层115之间的区域R113_3。
例如，将区域R113_3的径向的宽度，也就是绝缘层115与半导体层120的距离设为宽度D11(图7)。另外，例如，将金属氧化膜135与半导体层120的距离设为宽度D12(图7)。宽度D11也可小于宽度D12。另外，例如，将导电层110与半导体层120的距离设为宽度D13(图7)。宽度D11也可小于宽度D13。
[绝缘层115]
例如，如图7所示，绝缘层115设置在半导体层113的区域R113_1与区域R113_2之间。绝缘层115具备距区块间结构ST的距离大于距离D21(图7)的区域R115_1、及距区块间结构ST的距离小于距离D21的区域R115_2。
在区域R115_1，设置着绝缘层116a1、以及覆盖绝缘层116a1的上表面、下表面、及侧面的至少一部分的氮化膜117。绝缘层116a1例如为氧化硅(SiO2)等。氮化膜117例如为氮化硅(SiN)、氮氧化硅(SiON)等的含氮(N)的膜。
此外，氮化膜117也可具备与半导体层113的区域R113_1相接，且沿着区域R113_1而在X方向及Y方向上延伸的部分。另外，氮化膜117也可具备与半导体层113的区域R113_2相接，且沿着区域R113_2而在X方向及Y方向上延伸的部分。另外，氮化膜117也可具备与半导体层113的区域R113_3相接，且沿着区域R113_3而在Z方向上延伸的部分。
在区域R115_2，例如设置着氧化硅(SiO2)等的绝缘层116a2，不设置包含氮(N)的氮化膜。
另外，绝缘层115也可包含磷(P)及砷(As)中至少一个元素。另外，绝缘层115中的这些元素的含有浓度例如也可大于绝缘层101中的这些元素的含有浓度。
此外，各区域中的氮(N)、硼(B)、磷(P)、砷(As)等的含有浓度能够利用EDS(EnergyDispersive X-ray Spectrometer，能量色散X射线光谱仪)等来测定。
[制造方法]
接下来，参照图8～图31，对第1实施方式的半导体存储装置的制造方法进行说明。图8～图23及图28～图31是用来对该制造方法进行说明的示意性的剖视图，表示了与图5对应的截面。图24～图27是用来对该制造方法进行说明的示意性的剖视图，示出了与图7对应的截面。
在制造第1实施方式的半导体存储装置时，首先，在半导体衬底100形成周边电路PC(图1)。另外，在周边电路PC的上方形成绝缘层101。
接下来，例如，如图8所示，在绝缘层101上，形成导电层114、半导体层112、氧化硅(SiO2)等的牺牲层113A、氮化硅(SiN)等的牺牲层113B、氧化硅(SiO2)等的牺牲层113C、及半导体层111。另外，将多个绝缘层101及多个牺牲层110A交替地形成，形成氧化硅(SiO2)等的绝缘层151。该工序例如利用CVD(Chemical Vapor Deposition，化学气相沉积)等方法来进行。
接下来，例如，如图9所示，在与半导体区域120L对应的位置，形成多个开口MHa。开口Mha在Z方向上延伸，贯通绝缘层151、多个牺牲层110A及多个绝缘层101、半导体层111、牺牲层113C、牺牲层113B、以及牺牲层113A，且使半导体层112露出。该工序例如利用RIE(Reactive Ion Etching，反应性离子蚀刻)等方法来进行。
接下来，例如，如图10所示，在半导体层111及半导体层112中露出在开口MHa的部分，分别形成氧化硅(SiO2)等的绝缘层111_D及绝缘层112_D。该工序例如利用热氧化等来进行。
接下来，例如，如图10所示，在开口MHa的内部形成非晶硅(Si)等的牺牲层120A'，另外，去除到牺牲层120A'的上表面成为绝缘层151的上下表面之间的位置为止。该工序例如利用CVD及RIE等来进行。
接下来，例如，如图11所示，在扩大开口MHa上端的开口部之后，成膜非晶硅(Si)等，形成牺牲层120A。该工序例如利用湿式蚀刻、CVD、及RIE等来进行。
接下来，例如，如图12所示，在绝缘层151上，交替地形成多个牺牲层110A及多个绝缘层101。该工序例如利用CVD等方法来进行。
接下来，例如，如图13所示，在与半导体区域120U对应的位置，形成多个开口MHb。开口MHb在Z方向上延伸，贯通多个牺牲层110A及多个绝缘层101，且使牺牲层120A露出。该工序例如利用RIE等方法来进行。
接下来，例如，如图14所示，去除牺牲层120A而形成开口MHc。该工序例如利用湿式蚀刻等方法来进行。此外，半导体层111及半导体层112包含与牺牲层120A所包含的元素相同的元素即硅(Si)等。然而，关于半导体层111及半导体层112，绝缘层111_D及绝缘层112_D成为蚀刻终止层而被保护。因此，在该工序中半导体层111及半导体层112不被蚀刻。
接下来，例如，如图15所示，在最上层的绝缘层101的上表面及开口MHc的内周面，形成栅极绝缘膜130、半导体层120及绝缘层125，形成存储孔MH。在形成半导体层120时，例如，利用CVD等进行成膜，在存储孔MH的内部，形成非晶硅(Si)膜。另外，例如，利用退火处理等，而将该非晶硅(Si)膜的结晶结构改质。
接下来，例如，如图16所示，将绝缘层125、半导体层120的一部分去除到半导体层120等上表面成为最上层的绝缘层101的上下表面之间的位置为止。该工序例如利用RIE等方法来进行。
接下来，例如，如图17所示，在存储孔MH的上端附近，形成半导体层120的杂质区域121。该工序例如利用CVD及RIE等方法来进行。
接下来，例如，如图18所示，形成沟槽STA'。沟槽STA'通过在Z方向及X方向上延伸，将多个绝缘层101及牺牲层110A在Y方向上分断，使半导体层111露出来形成。该工序例如利用RIE等方法来进行。另外，利用CVD等方法在该沟槽STA'的内部形成氧化硅(SiO2)等的绝缘层161及非晶硅(Si)等的半导体层162。
接下来，例如，如图19所示，形成沟槽STA。沟槽STA通过从沟槽STA'的底面进而将半导体层162、绝缘层161、半导体层111、及牺牲层113C、113B、113A在Y方向上分断，使半导体层112露出来形成。该工序例如利用RIE等来进行。
接下来，例如，如图20所示，经由沟槽STA去除牺牲层113B，接下来，去除牺牲层113A、113C、绝缘层111_D、112_D的一部分、及栅极绝缘膜130的一部分而形成空腔CAV1，使半导体层120的下端部露出。该工序例如利用湿式蚀刻等方法来进行。
接下来，例如，如图21所示，经由沟槽STA而在沟槽STA的Y方向的侧面、半导体层111的下表面、半导体层112的上表面、及半导体层120的下端部侧面形成半导体层113'。该工序例如利用CVD或外延生长等方法来进行。此外，在该工序中，半导体层113'以不全部填埋空腔CAV1的方式，以相对较薄的膜厚形成。在该工序中，形成利用半导体层113'包围上表面、下表面、及侧面的一部分的空腔CAV1'。
接下来，例如，如图22所示，去除沟槽STA的Y方向侧面及底面中的半导体层113'的一部分、以及沟槽STA的Y方向侧面中的半导体层162，形成半导体层113。在该工序中，半导体层112的一部分也同时去除，沟槽STA的下端部的Y方向及Z方向的宽度扩大。另外，将沟槽STA的Y方向侧面中的绝缘层161去除。该工序例如利用湿式蚀刻等方法来进行。
接下来，例如，如图23及图24所示，经由沟槽STA及空腔CAV1'，而在沟槽STA的Y方向的侧面及底面、以及与空腔CAV1'相接的半导体层113的上表面、下表面、及侧面，形成氮化膜163。氮化膜163例如包含氮化硅(SiN)，氮氧化硅(SiON)等。该工序例如利用CVD等方法来进行。
接下来，例如，如图25所示，经由沟槽STA及空腔CAV1'，而对氮化膜163进行氧化处理，在沟槽STA的Y方向的侧面及存在空腔CAV1'的部分，形成氧化硅(SiO2)等的绝缘层116a'及绝缘层116a1。在该工序中，例如，如图25所示，在距沟槽STA的距离比距离D21'近的位置处，氮化膜163完全被氧化，形成绝缘层116a'。在距沟槽STA的距离比距离D21'远的位置处，氮化膜163不完全被氧化，仅氮化膜163的接近空腔CAV1'的部分被氧化。因此，在距沟槽STA的距离比距离D21'远的位置处，在氮化膜163被氧化的部分形成绝缘层116a1，在氮化膜163未被氧化的部分形成氮化膜117。此外，在氮化膜163被氧化时，由于被氧化部分的体积增加，所以存在空腔CAV1'的部分由绝缘层116a'或绝缘层116a1填埋。该工序例如利用等离子体氧化等方法来进行。
接下来，例如，如图26所示，从沟槽STA的Y方向侧面去除绝缘层116a'的一部分，在沟槽STA的与Y方向侧面相接的部分形成绝缘层116a2。该工序例如利用湿式蚀刻等方法来进行。
接下来，例如，如图27及图28所示，在半导体层111、半导体层112、及半导体层113中露出在沟槽STA的部分，形成氧化硅(SiO2)等的绝缘层171。该工序例如利用热氧化等来进行。
接下来，例如，如图29所示，经由沟槽STA去除牺牲层110A，形成多个空腔CAV2。由此，形成包含排列在Z方向上的多个绝缘层101、及支撑该绝缘层101的存储孔MH内的结构(半导体层120、栅极绝缘膜130、及绝缘层125)的中空结构。该工序例如利用湿式蚀刻等方法来进行。
接下来，例如，如图30所示，在空腔CAV2内形成导电层110。该工序例如利用CVD等方法来进行。
接下来，例如，如图30所示，在沟槽STA内形成氧化硅(SiO2)等的绝缘层170'。该工序例如利用CVD等方法来进行。
接下来，例如，如图31所示，形成沟槽STA2。沟槽STA2通过从沟槽STA的底面去除绝缘层170'的一部分及绝缘层171的一部分，使半导体层112露出来形成。该工序例如利用RIE等来进行。
接下来，在沟槽STA2内形成障壁导电层172及导电层173，进而形成连接于杂质区域121的触点Ch及串组件间绝缘层SHE等，形成参照图5所说明的结构。
[比较例]
接下来，参照图32，对比较例的半导体存储装置进行说明。图32是用来对比较例的半导体存储装置的制造方法进行说明的示意性的剖视图。
在制造比较例的半导体存储装置时，不进行参照图21～图26所说明的工序(半导体层113及绝缘层115的形成)。在制造比较例的半导体存储装置时，在与图21对应的工序中，如图32所示，形成半导体层113x。半导体层113x以全部填埋空腔CAV1的方式，以大于半导体层113'的厚度形成。半导体层113x例如包括含磷(P)或硼(B)等杂质的多晶硅(Si)等。
此处，在形成半导体层113x填埋空腔CAV1的工序时，难以完全填埋空腔CAV1(图20)，相对较容易产生如图32所示的空隙Vx。如果存在大量的这样的空隙Vx，那么在其以后的制造工序中，有时会导致半导体层113x容易受到损伤。
另外，在比较例的半导体存储装置的制造方法中，半导体层113x中与半导体层120相接的部分的区域R113x_3的径向的厚度与第1实施方式的半导体存储装置的区域R113_3(图7)的径向的厚度相比，形成得较大。在这样的情况下，区域R113x_3所包含的多晶硅(Si)的粒径容易大于区域R113_3所包含的多晶硅(Si)的粒径。在粒径较大的情况下，在粒界与半导体层120相接的情况下、不相接的情况下等，针对每个存储孔MH容易产生制造不均。由于这样的制造不均，而导致针对每个存储单元MC在抹除动作时产生的GIDL(Gate Induced DrainLeakage，栅诱导漏极泄漏)电流大幅度不同，导致存储单元MC的抹除特性不均。
[效果]
在制造本实施方式的半导体存储装置时，如参照图21～图26所说明，在形成膜厚较小的半导体层113'及氮化膜163之后，对氮化膜163进行氧化处理，由此形成绝缘层115，并填埋空腔CAV1(图20)。通过经过这样的工序，能够防止如产生大量的比较例中所说明的空隙Vx。由此，能够适当地制造均匀特性的存储单元MC。
另外，在本实施方式的半导体存储装置的制造方法中，能够使与半导体层120相接的部分的区域R113_3的径向的厚度形成得较小。在这样的情况下，能够防止区域R113_3所包含的多晶硅(Si)的粒径变大。由此，能够使结晶粒界与半导体层120的关系接近均匀的状态。由此，能够防止针对每个存储单元MC而在抹除动作时产生的GIDL电流大幅度不同，能够适当地制造均匀的抹除特性的存储单元MC。
[变化例1]
接下来，参照图33，对第1实施方式的半导体存储装置的变化例1进行说明。图33是表示本变化例的半导体存储装置的一部分构成的示意性的剖视图。
本变化例的半导体存储装置基本上与第1实施方式的半导体存储装置同样地制造且构成。但是，在本变化例的半导体存储装置的制造方法中，在与图25对应的工序中，将氮化膜163氧化至距沟槽STA的距离大于距离D21'(图25)的距离D31的区域为止。由此，例如，如图33所示，本变化例的半导体存储装置具备绝缘层115b来代替绝缘层115。
绝缘层115b具备距区块间结构ST的距离大于距离D31(图33)的区域R115b_1、及距区块间结构ST的距离小于距离D21的区域R115b_2。
在区域R115b_1，设置着绝缘层116b1以及覆盖绝缘层116b1的上表面、下表面、及远离区块间结构ST的一侧的侧面的氮化膜117b。绝缘层116b1及氮化膜117b例如也可包含与绝缘层116a1及氮化膜117分别相同的材料。
在区域R115b_2，设置着氧化硅(SiO2)等的绝缘层116a2，不设置包含氮(N)的氮化膜。
[变化例2]
接下来，参照图34，对第1实施方式的半导体存储装置的变化例2进行说明。图34是表示本变化例的半导体存储装置的一部分构成的示意性的剖视图。
本变化例的半导体存储装置基本上与第1实施方式的半导体存储装置同样地制造且构成。但是，例如，如图34所示，本变化例的半导体存储装置具备绝缘层115c，来代替绝缘层115。
绝缘层115c具备形成在与区域R115_1及区域R115_2相同的位置的区域R115c_1及区域R115c_2。
在区域R115c_1，设置着绝缘层116c1、覆盖绝缘层116c1的上表面、下表面、及侧面的氮化膜117c、以及设置在绝缘层116c1的内部的空腔200。绝缘层116c1及氮化膜117c例如也可包含与绝缘层116a1及氮化膜117分别相同的材料。空腔200例如是指由绝缘层116c1包围的所谓的空间，空腔200所在的部分不包含固体材料。空腔200例如也可包含空气等，该空气包含氮气、氧气及稀有气体等多个气体的混合物。此外，空腔200也可脱气以不包含任何气体。
在区域R115c_2，设置着氧化硅(SiO2)等的绝缘层116c2，不设置包含氮(N)的氮化膜。
[第2实施方式]
接下来，参照图35～图38，对第2实施方式的半导体存储装置进行说明。图35是表示第2实施方式的半导体存储装置的一部分构成的示意性的剖视图，表示相当于图7的部分。此外，在以下的说明中，有时关于与第1实施方式相同的构成省略说明。
本实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但是，例如，如图35所示，第2实施方式的半导体存储装置具备绝缘层115d，来代替绝缘层115。
[绝缘层115d]
绝缘层115d具备距区块间结构ST的距离大于距离D41(图35)的区域R115d_1、及距区块间结构ST的距离小于距离D41的区域R115d_2。
在区域R115d_1，设置着绝缘层116d1以及覆盖绝缘层116d1的上表面、下表面、及侧面的绝缘层116d2。另外，在覆盖绝缘层116d2的上表面、下表面、及侧面的至少一部分的位置，设置着氮化膜117d。绝缘层116d1及绝缘层116d2例如为氧化硅(SiO2)等。另外，绝缘层116d1及绝缘层116d2也可包含密度互不相同的氧化硅(SiO2)等。氮化膜117d例如也可包含与氮化膜117相同的材料。
在区域R115d_2，例如设置着氧化硅(SiO2)等的绝缘层116d1及绝缘层116d3，不设置包含氮(N)的氮化膜。此外，绝缘层116d2及绝缘层116d3由于利用下述的制造方法以相同工序形成，所以绝缘层116d2及绝缘层116d3的密度也可为相同程度。
另外，绝缘层116d1、116d2、116d3也可包含磷(P)及砷(As)中的至少一个元素。另外，绝缘层116d1、116d2、116d3中的这些元素的含有浓度例如也可大于绝缘层101中的这些元素的含有浓度。
[制造方法]
接下来，参照图36～图38，对第2实施方式的半导体存储装置的制造方法进行说明。图36～图38是用来对该制造方法进行说明的示意性的剖视图，示出与图35对应的截面。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地制造。
然而，在第2实施方式的半导体存储装置的制造中，在与图24对应的工序中，如图36所示，代替氮化膜163，形成膜厚比氮化膜163小的氮化膜163_2。氮化膜163_2包含与氮化膜163相同的材料。该工序例如利用CVD等方法来进行。
接下来，例如，如图37所示，经由沟槽STA及空腔CAV1'，对氮化膜163_2进行氧化处理，在沟槽STA的Y方向的侧面、及存在空腔CAV1'的场所的一部分，形成氧化硅(SiO2)等的绝缘层116d3'及绝缘层116d2。在该工序中，例如，如图37所示，在距沟槽STA的距离比距离D41'近的位置处，氮化膜163_2完全被氧化，形成绝缘层116d3'。在距沟槽STA的距离比距离D41'远的位置处，氮化膜163_2未完全被氧化，仅氮化膜163_2的接近空腔CAV1'的部分被氧化。因此，在距沟槽STA的距离比距离D41'远的位置处，在氮化膜163_2被氧化的部分形成绝缘层116d2，在氮化膜163_2未被氧化的部分形成氮化膜117d。此外，在将氮化膜163_2氧化时，被氧化部分的体积增加，但由于氮化膜163_2的膜厚较小，所以在存在空腔CAV1'的部分，小于空腔CAV1'的空腔CAV1”会残存。该工序例如利用等离子体氧化等方法来进行。
接下来，例如，如图38所示，经由沟槽STA，在空腔CAV1”形成绝缘层116d1。该工序例如利用低温CVD等方法来进行。
接下来，例如，如图38所示，从沟槽STA的Y方向侧面去除绝缘层116d3'及绝缘层116d1的一部分，在与沟槽STA的Y方向侧面相接的部分形成具备绝缘层116d1及绝缘层116d3的绝缘层115d。该工序例如利用湿式蚀刻等方法来进行。
接下来，例如进行与图27～图31对应的工序等，形成参照图35所说明的结构。
[其它]
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它的各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。
[符号的说明]
MCA：存储单元阵列
BLK：存储块
SU：串组件
110：导电层
120：半导体层
130：栅极绝缘膜。
Claims (9)
1.一种半导体存储装置，具备：
多个第1导电层，排列在第1方向上；
第1半导体层，在所述第1方向上延伸，且与所述多个第1导电层对向；
栅极绝缘膜，设置在所述多个第1导电层与所述第1半导体层之间，且包含电荷存储部；
第1结构，在所述第1方向及与所述第1方向交叉的第2方向上延伸，且与所述多个第1导电层对向；
第2半导体层，经由所述栅极绝缘膜的一部分而连接于所述第1半导体层的所述第1方向上的一端部，且连接于所述第1结构的所述第1方向上的一端部，且在所述第2方向上延伸；
第3半导体层，设置在所述第2半导体层与所述多个第1导电层之间，经由所述栅极绝缘膜的一部分而连接于所述第1半导体层，且在所述第2方向上延伸；
第4半导体层，具备设置在所述第2半导体层的所述第1方向上的一侧的面的第1部分、及设置在所述第3半导体层的所述第1方向上的另一侧的面的第2部分，且连接于所述第1半导体层；以及
第1绝缘层，设置在所述第4半导体层的所述第1部分及所述第2部分之间；
如果将所述第1绝缘层的距所述第1结构的距离大于第1距离的区域设为第1区域，
将所述第1绝缘层的距所述第1结构的距离小于所述第1距离的区域设为第2区域，那么
所述第1区域包含氮化膜，
所述第2区域不包含氮(N)。
2.根据权利要求1所述的半导体存储装置，其中
所述氮化膜与所述第4半导体层的所述第1部分及所述第2部分的至少一个相接，且
沿着所述第4半导体层的所述第1部分及所述第2部分而在所述第2方向上延伸。
3.根据权利要求1或2所述的半导体存储装置，其中
所述第1绝缘层与所述第1半导体层的距离小于所述多个第1导电层中的1个与所述第1半导体层的距离。
4.根据权利要求1或2所述的半导体存储装置，其中
所述第1结构具备：
第2导电层，在所述第1方向上延伸，且连接于所述第2半导体层；及
第4绝缘层，设置在所述多个第1导电层与所述第2导电层之间。
5.根据权利要求1或2所述的半导体存储装置，其中
所述第1绝缘层包含磷(P)及砷(As)中的至少一个。
6.根据权利要求1或2所述的半导体存储装置，其中
所述第1绝缘层包含空隙。
7.一种半导体存储装置的制造方法，
在第1方向上，形成
第1半导体层、
第1牺牲层、
第2半导体层、以及
交替地积层的多个第1膜及多个第2膜；
形成第1开口，该第1开口在所述第1方向上延伸且贯通所述多个第1膜及所述多个第2膜、所述第2半导体层、所述第1牺牲层且在所述第1方向上延伸；
在所述第1开口的内部，形成在所述第1方向上延伸的栅极绝缘膜及第3半导体层；
形成第2开口，该第2开口在所述第1方向上延伸且贯通所述多个第1膜及所述多个第2膜、所述第2半导体层且在所述第1方向上延伸；
经由所述第2开口去除所述第1牺牲层、及所述栅极绝缘膜的一部分，形成空腔；
在所述空腔，形成
与所述第1半导体层、所述第2半导体层、及所述第3半导体层相接的第4半导体层，及
与所述第4半导体层相接的氮化膜；
通过对所述氮化膜的至少一部分进行氧化处理，在所述空腔内形成绝缘层。
8.根据权利要求7所述的半导体存储装置的制造方法，其中
所述氮化膜的氧化处理利用等离子体氧化来进行。
9.根据权利要求7或8所述的半导体存储装置的制造方法，其中
在对所述氮化膜进行氧化处理之后，通过在所述空腔内将氧化膜利用化学气相沉积法(CVD)成膜，来形成所述绝缘层。
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