TWI832293B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種能夠適當地製造之半導體記憶裝置。  實施方式之半導體記憶裝置具備：複數個第1導電層；第1半導體層，其與複數個第1導電層對向；閘極絕緣膜，其設置於複數個第1導電層與第1半導體層間；第1構造，其與複數個第1導電層對向；第2半導體層，其連接於第1半導體層及第1構造之一端部；第3半導體層，其設置於第2半導體層與複數個第1導電層之間，連接於第1半導體層；第4半導體層，其具備設置於第2半導體層之一側之面之第1部分、及設置於第3半導體層之另一側之面之第2部分，連接於第1半導體層；及第1絕緣層，其設置於第4半導體層之第1部分與第2部分之間。若將第1絕緣層之距第1構造之距離大於第1距離之區域設為第1區域，小於第1距離之區域設為第2區域，則第1區域包含氮化膜，第2區域不包含氮(N)。

Description

半導體記憶裝置及其製造方法
本實施方式係關於一種半導體記憶裝置及其製造方法。
已知有一種半導體記憶裝置，其具備排列於第1方向上之複數個導電層、於第1方向上延伸且與複數個導電層對向之半導體層、及設置於複數個導電層及半導體層之間之電荷儲存部。
實施方式提供一種能夠適當地製造之半導體記憶裝置及其製造方法。
一實施方式之半導體記憶裝置具備：複數個第1導電層，其等排列於第1方向上；第1半導體層，其於第1方向上延伸，且與複數個第1導電層對向；閘極絕緣膜，其設置於複數個第1導電層與第1半導體層之間，且包含電荷儲存部；第1構造，其於第1方向及與第1方向交叉之第2方向上延伸，且與複數個第1導電層對向；第2半導體層，其經由閘極絕緣膜之一部分而連接於第1半導體層之第1方向上之一端部，且連接於第1構造之第1方向上之一端部，且於第2方向上延伸；第3半導體層，其設置於第2半導體層與複數個第1導電層之間，經由閘極絕緣膜之一部分而連接於第1半導體層，且於第2方向上延伸；第4半導體層，其具備設置於第2半導體層之第1方向上之一側之面之第1部分、及設置於第3半導體層之第1方向上之另一側之面之第2部分，且連接於第1半導體層；以及第1絕緣 層，其設置於第4半導體層之第1部分與第2部分之間。若將第1絕緣層之距第1構造之距離大於第1距離之區域設為第1區域，將第1絕緣層之距第1構造之距離小於第1距離之區域設為第2區域，則第1區域包含氮化膜，第2區域不包含氮(N)。
101:絕緣層
110:導電層
110A:犧牲層
111:半導體層
111_D:絕緣層
112:半導體層
112_D:絕緣層
113:半導體層
113':半導體層
113A:犧牲層
113B:犧牲層
113C:犧牲層
113x:半導體層
114:導電層
115:絕緣層
115b:絕緣層
115c:絕緣層
115d:絕緣層
116a':絕緣層
116a1:絕緣層
116a2:絕緣層
116b1:絕緣層
116c1:絕緣層
116c2:絕緣層
116d1:絕緣層
116d2:絕緣層
116d3:絕緣層
116d3':絕緣層
117:氮化膜
117b:氮化膜
117c:氮化膜
117d:氮化膜
118:金屬膜
119:障壁導電膜
120:半導體層
120A:犧牲層
120A':犧牲層
120J:半導體區域
120L:半導體區域
120U:半導體區域
121:雜質區域
122:雜質區域
125:絕緣層
130:閘極絕緣膜
131:隧道絕緣膜
132:電荷儲存膜
133:阻擋絕緣膜
135:金屬氧化膜
151:絕緣層
161:絕緣層
162:半導體層
163:氮化膜
170:絕緣層
171:絕緣層
172:障壁導電層
173:導電層
BL:位元線
BLK:記憶體區塊
CAV1:空腔
CAV1':空腔
CAV1":空腔
CAV2:空腔
CC:觸點
Ch:觸點
CS:觸點
D0:配線層
D1:配線層
D2:配線層
D12:寬度
D21:距離
D21':距離
D31:距離
D41:距離
D41':距離
gc:電極
GC:配線層
LI:導電層
LMCA:記憶胞陣列層
LMCA1:記憶胞陣列層
LMCA2:記憶胞陣列層
LTR:電晶體層
MC:記憶胞
MCA:記憶胞陣列
MH:記憶體孔
MHa:開口
MS:記憶體串
PC:周邊電路
R113_1:區域
R113_2:區域
R113_3:區域
R113x_3:區域
R115_1:區域
R115_2:區域
R115b_1:區域
R115b_2:區域
R115c_1:區域
R115c_2:區域
R115d_1:區域
R115d_2:區域
RMCA:記憶胞陣列區域
RSL:區域
SGD:選擇閘極線
SGS:選擇閘極線
SHE:串單元間絕緣層
SL:源極線
ST:區塊間構造
STA:溝槽
STA':溝槽
STA2:溝槽
STD:汲極側選擇電晶體
STS:源極側選擇電晶體
SU:串單元
SUa~SUe:串單元
Tr:電晶體
Vx:空隙
Vy:觸點
WL:字元線
圖1係表示第1實施方式之半導體記憶裝置之一部分構成之模式性之電路圖。
圖2係表示該半導體記憶裝置之一部分構成之模式性之俯視圖。
圖3係表示該半導體記憶裝置之一部分構成之模式性之立體圖。
圖4係表示該半導體記憶裝置之一部分構成之模式性之俯視圖。
圖5係表示該半導體記憶裝置之一部分構成之模式性之剖視圖。
圖6係表示該半導體記憶裝置之一部分構成之模式性之剖視圖。
圖7係表示該半導體記憶裝置之一部分構成之模式性之剖視圖。
圖8~圖31係用於就該半導體記憶裝置之製造方法進行說明之模式性之剖視圖。
圖32係用於就比較例之半導體記憶裝置之製造方法進行說明之模式性之剖視圖。
圖33係表示第1實施方式之變化例1之半導體記憶裝置之一部分構成之模式性之剖視圖。
圖34係表示第1實施方式之變化例2之半導體記憶裝置之一部分構成之模式性之剖視圖。
圖35~圖38係表示第2實施方式之半導體記憶裝置之一部分構成之模 式性之剖視圖。
接下來，參照圖式，就實施方式之半導體記憶裝置及其製造方法詳細地進行說明。再者，以下之實施方式只不過為一例，並不意圖限定本發明而表示。又，以下之圖式係模式性之圖，為了方便說明，有時省略一部分構成等。又，有時對關於複數個實施方式共通之部分標註相同之符號，而省略說明。
又，於本說明書中，於提及「半導體記憶裝置」之情形時，有時係指記憶體裸晶，也有時係指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸晶之記憶體系統。進而，也有時係指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，於本說明書中，於提及第1構成「連接於」第2構成及第3構成「之間」之情形時，有時係指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成而連接於第3構成。
又，於本說明書中，將相對於基板之上表面平行之特定之方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定之面之方向稱為第1方向，將沿著該特定之面與第1方向交叉之方向稱為第2方向，將與該特定之面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向既可與X方向、Y方向及Z方向之任一個方向對應，亦可不對應。
又，於本說明書中，「上」或「下」等之表述係以基板為基準。例如，將沿著上述Z方向遠離基板之方向稱為上，將沿著Z方向接 近基板之方向稱為下。又，於關於某構成提及下表面或下端之情形時，係指該構成之基板側之面或端部，於提及上表面或上端之情形時，係指該構成之與基板相反側之面或端部。又，將與X方向或者Y方向交叉之面稱為側面等。
又，於本說明書中，關於構成、構件等，於提及特定方向之「寬度」、「長度」或「厚度」等之情形時，有時係指利用SEM(Scanning electron microscopy，掃描式電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等觀察到之剖面等中之寬度、長度或厚度等。
[第1實施方式] [半導體記憶裝置之電路構成]
圖1係表示第1實施方式之半導體記憶裝置之一部分構成之模式性之電路圖。第1實施方式之半導體記憶裝置具備記憶胞陣列MCA及周邊電路PC。
[記憶胞陣列MCA之構成]
記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL而連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL而連接於周邊電路PC。
記憶體串MS具備汲極側選擇電晶體STD、複數個記憶胞MC(記憶體電晶體)、及源極側選擇電晶體STS。汲極側選擇電晶體STD、複數個記憶胞MC、及源極側選擇電晶體STS串聯連接於位元線BL及源極 線SL之間。以下，有時將汲極側選擇電晶體STD及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC為電場效應型之電晶體。記憶胞MC具備半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域而發揮功能。閘極絕緣膜包含電荷儲存膜。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。記憶胞MC記憶1位元或複數位元之資料。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS)為電場效應型之電晶體。選擇電晶體(STD、STS)具備半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域而發揮功能。於選擇電晶體(STD、STS)之閘極電極分別連接有選擇閘極線(SGD、SGS)。1個汲極側選擇閘極線SGD共通連接於1個串單元SU中之所有記憶體串MS。1個源極側選擇閘極線SGS共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
[周邊電路PC之構成]
周邊電路PC例如具備：電壓產生電路，其產生動作電壓；電壓傳送電路，其將所產生之動作電壓傳送至所選擇之位元線BL、字元線WL、源極線SL、選擇閘極線(SGD、SGS)等；感測放大器模組，其連接於位元線BL；及定序器，其控制該等各部。
[半導體記憶裝置之構造] [平面佈局]
圖2係表示第1實施方式之半導體記憶裝置之一部分構成之模式性之俯視圖。本實施方式之半導體記憶裝置具備半導體基板100。半 導體基板100例如為包括含硼(B)等P型雜質之P型矽(Si)之半導體基板。於圖示之例子中，於半導體基板100設置有排列於X方向及Y方向上之4個記憶胞陣列區域RMCA。又，於各記憶胞陣列區域RMCA，設置有排列於Y方向上之複數個記憶體區塊BLK。
[半導體記憶裝置之更詳細之構造]
圖3係表示第1實施方式之半導體記憶裝置之一部分構成之模式性之立體圖。圖4係表示第1實施方式之半導體記憶裝置之一部分構成之模式性之俯視圖。圖5係將圖4所示之構造沿著B-B'線切斷，沿著箭頭之方向觀察之模式性之剖視圖。圖6係將圖5所示之區域RC放大表示之模式性之剖視圖。
例如，如圖3所示，本實施方式之半導體記憶裝置具備設置於半導體基板100上之電晶體層LTR、及設置於電晶體層LTR之上方之記憶胞陣列層LMCA。
[電晶體層LTR之構造]
例如，如圖3所示，於半導體基板100之上表面，隔著未圖示之絕緣層而設置有配線層GC。配線層GC包含與半導體基板100之表面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC中所包含之複數個電極gc分別連接於觸點CS。
複數個電極gc分別與半導體基板100之表面對向，且作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之另一個電極等而發揮功能。
複數個觸點CS於Z方向上延伸，於下端中連接於半導體基板100或電極gc之上表面。於觸點CS與半導體基板100之連接部分，設置 有包含N型雜質或P型雜質之雜質區域。觸點CS例如亦可包括含氮化鈦(TiN)等之障壁導電膜、及鎢(W)等之金屬膜之積層膜。
配線層D0、D1、D2分別包含複數個配線，該等複數個配線電連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成中之至少一個。該等複數個配線例如亦可包括含氮化鈦(TiN)等之障壁導電膜、及鎢(W)等之金屬膜之積層膜。
[記憶胞陣列層LMCA之構造] [記憶體區塊BLK之構造]
例如，如圖3及圖4所示，於記憶胞陣列層LMCA，設置有排列於Y方向上之複數個記憶體區塊BLK。
於圖4之例子中，記憶體區塊BLK具備自Y方向之一側(於圖4中為Y方向正側)朝向Y方向之另一側(於圖4中為Y方向負側)設置之5個串單元SUa~SUe。該等複數個串單元SUa~SUe分別與參照圖1所說明之串單元SU對應。於Y方向上相鄰之2個串單元SU之間，設置有氧化矽(SiO2)等之串單元間絕緣層SHE。於Y方向上相鄰之2個記憶體區塊BLK之間，設置有區塊間構造ST。
如圖3及圖5所示，於記憶胞陣列層LMCA中，記憶體區塊BLK具備記憶胞陣列層LMCA1、及設置於記憶胞陣列層LMCA1之上方之記憶胞陣列層LMCA2。記憶胞陣列層LMCA1及記憶胞陣列層LMCA2具備排列於Z方向上之複數個導電層110、於Z方向上延伸之複數個半導體層120、及分別設置於複數個導電層110及複數個半導體層120之間之複數個閘極絕緣膜130。
導電層110為於X方向上延伸之大致板狀之導電層。例如， 如圖6所示，導電層110亦可包括含氮化鈦(TiN)等之障壁導電膜119、及鎢(W)等之金屬膜118之積層膜。又，導電層110例如亦可包括含磷(P)或硼(B)等雜質之多晶矽(Si)等。又，於包圍導電層110之上表面、下表面、及側面之位置，亦可設置金屬氧化膜135。金屬氧化膜135例如為包含鋁(Al)、鈦(Ti)、鉿(Hf)、及鋯(Zr)中至少一個之金屬氧化膜。於複數個導電層110之X方向之端部，分別設置有觸點CC(圖3)。於排列於Z方向上之複數個導電層110之間，設置有氧化矽(SiO2)等之絕緣層101。
於複數個導電層110之下方，例如，如圖5所示，隔著絕緣層101而設置有半導體層111、半導體層113、絕緣層115、及半導體層112。於半導體層112之下表面，亦可設置導電層114。
半導體層111、半導體層113、半導體層112、及導電層114作為源極線SL(圖1)而發揮功能。源極線SL例如共通設置於記憶胞陣列區域RMCA(圖2)中所包含之所有記憶體區塊BLK。半導體層111、半導體層113、及半導體層112例如包括含磷(P)或硼(B)等雜質之多晶矽(Si)等。導電層114例如亦可包含鎢(W)等金屬、鎢矽化物等之導電層、或其他導電層。再者，關於設置有半導體層111、半導體層113、絕緣層115、及半導體層112等之區域RSL(圖5)中之構造之詳細情況將於下文敍述。
複數個導電層110中位於最下層之導電層110作為源極側選擇閘極線SGS(圖1)及連接於源極側選擇閘極線SGS之複數個源極側選擇電晶體STS(圖1)之閘極電極而發揮功能。該導電層110針對每個記憶體區塊BLK而電性獨立。
又，位於較上述導電層110靠上方之複數個導電層110作為字元線WL(圖1)及連接於字元線WL之複數個記憶胞MC(圖1)之閘極電極 而發揮功能。該等複數個導電層110分別針對每個記憶體區塊BLK而電性獨立。
又，位於較上述導電層110靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGD(圖1)及連接於汲極側選擇閘極線SGD之複數個汲極側選擇電晶體STD(圖1)之閘極電極而發揮功能。該等複數個導電層110之Y方向之寬度小於其他導電層110。又，於Y方向上相鄰之2個導電層110之間，設置有串單元間絕緣層SHE。該等複數個導電層110分別針對每個串單元SU而電性獨立。
例如，如圖3及圖4所示，半導體層120以特定之圖案排列於X方向及Y方向上。半導體層120作為1個記憶體串MS(圖1)中所包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域而發揮功能。半導體層120例如為多晶矽(Si)等之半導體層。例如，如圖3所示，半導體層120具有大致有底圓筒狀之形狀，且於中心部分設置有氧化矽(SiO2)等之絕緣層125。
如圖5所示，半導體層120具備記憶胞陣列層LMCA1中所包含之半導體區域120L、及記憶胞陣列層LMCA2中所包含之半導體區域120U。又，半導體層120具備連接於半導體區域120L之上端及半導體區域120U之下端之半導體區域120J、連接於半導體區域120L之下端之雜質區域122、及連接於半導體區域120U之上端之雜質區域121。
半導體區域120L為於Z方向上延伸之大致圓筒狀之區域。半導體區域120L之外周面分別由記憶胞陣列層LMCA1中所包含之複數個導電層110包圍，且與該等複數個導電層110對向。再者，半導體區域120L之下端部(例如，位於較記憶胞陣列層LMCA1中所包含之複數個導電層110 靠下方之部分)之徑向之寬度小於半導體區域120L之上端部(例如，位於較記憶胞陣列層LMCA1中所包含之複數個導電層110靠上方之部分)之徑向之寬度。
半導體區域120U為於Z方向上延伸之大致圓筒狀之區域。半導體區域120U之外周面分別由記憶胞陣列層LMCA2中所包含之複數個導電層110包圍，且與該等複數個導電層110對向。再者，半導體區域120U之下端部(例如，位於較記憶胞陣列層LMCA2中所包含之複數個導電層110靠下方之部分)之徑向之寬度小於半導體區域120U之上端部(例如，位於較記憶胞陣列層LMCA2中所包含之複數個導電層110靠上方之部分)之徑向之寬度。
半導體區域120J分別設置於較記憶胞陣列層LMCA1中所包含之複數個導電層110靠上方，且設置於較記憶胞陣列層LMCA2中所包含之複數個導電層110靠下方。再者，半導體區域120J之徑向之寬度大於上述半導體區域120L、120U之徑向之寬度。
雜質區域122例如包含磷(P)等N型雜質或硼(B)等P型雜質。雜質區域122經由半導體層113之一部分而連接於半導體層111及半導體層112。
雜質區域121例如包含磷(P)等N型雜質。雜質區域121經由觸點Ch及觸點Vy(圖3)而連接於位元線BL。
閘極絕緣膜130具有覆蓋半導體層120之外周面之大致圓筒狀之形狀。例如，如圖6所示，閘極絕緣膜130具備積層於半導體層120及導電層110之間之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO2)等之絕緣膜。電荷儲存 膜132例如為氮化矽(SiN)等之能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體層120之外周面於Z方向上延伸。
再者，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽(Si)等之浮動閘極。
[區塊間構造ST之構造]
區塊間構造ST為於Z方向及X方向上延伸，將複數個絕緣層101、複數個導電層110、半導體層111、及半導體層113於Y方向上分斷，到達半導體層112之構造體。例如，如圖5所示，區塊間構造ST具備導電層LI及絕緣層170。導電層LI具備氮化鈦(TiN)等之障壁導電層172及鎢(W)等之導電層173。導電層LI之下端連接於半導體層112。絕緣層170設置於導電層LI與複數個導電層110之間。絕緣層170例如包含氧化矽(SiO2)等。
[區域RSL之構造]
接下來，就區域RSL中之構造之詳細情況進行說明。圖7係將圖5所示之區域RSL放大表示之模式性之剖視圖。
[半導體層111、半導體層112、及半導體層113]
半導體層111經由設置於半導體層111之下表面及側面之一部分之半導體層113而連接於半導體層120之下端部。又，於半導體層111與半導體層120之間，設置有閘極絕緣膜130之一部分。
半導體層112經由設置於半導體層112之上表面及側面之一部分之半導體層113而連接於半導體層120之下端部。又，於半導體層112與半導體層120之間設置有閘極絕緣膜130之一部分。
半導體層113具備設置於半導體層112之上表面之區域R113_1、及設置於半導體層111之下表面之區域R113_2。又，半導體層113具備設置於半導體層120之下端部之側面之部分中之設置於半導體層120與絕緣層115之間之區域R113_3。
例如，將區域R113_3之徑向之寬度，即絕緣層115與半導體層120之距離設為寬度D11(圖7)。又，例如，將金屬氧化膜135與半導體層120之距離設為寬度D12(圖7)。寬度D11亦可小於寬度D12。又，例如，將導電層110與半導體層120之距離設為寬度D13(圖7)。寬度D11亦可小於寬度D13。
[絕緣層115]
例如，如圖7所示，絕緣層115設置於半導體層113之區域R113_1與區域R113_2之間。絕緣層115具備距區塊間構造ST之距離大於距離D21(圖7)之區域R115_1、及距區塊間構造ST之距離小於距離D21之區域R115_2。
於區域R115_1，設置有絕緣層116a1、以及覆蓋絕緣層116a1之上表面、下表面、及側面之至少一部分之氮化膜117。絕緣層116a1例如為氧化矽(SiO2)等。氮化膜117例如為氮化矽(SiN)、氮氧化矽(SiON)等含氮(N)之膜。
再者，氮化膜117亦可具備與半導體層113之區域R113_1相接，且沿著區域R113_1而於X方向及Y方向上延伸之部分。又，氮化膜117亦可具備與半導體層113之區域R113_2相接，且沿著區域R113_2而於X方向及Y方向上延伸之部分。又，氮化膜117亦可具備與半導體層113之區域R113_3相接，且沿著區域R113_3而於Z方向上延伸之部分。
於區域R115_2，例如設置有氧化矽(SiO2)等之絕緣層116a2，不設置包含氮(N)之氮化膜。
又，絕緣層115亦可包含磷(P)及砷(As)中至少一個元素。又，絕緣層115中之該等元素之含有濃度，例如亦可大於絕緣層101中之該等元素之含有濃度。
再者，各區域中之氮(N)、硼(B)、磷(P)、砷(As)等之含有濃度能夠利用EDS(Energy Dispersive X-ray Spectrometer，能量色散X射線光譜儀)等來測定。
[製造方法]
接下來，參照圖8~圖31，就第1實施方式之半導體記憶裝置之製造方法進行說明。圖8~圖23及圖28~圖31係用於就該製造方法進行說明之模式性之剖視圖，表示了與圖5對應之剖面。圖24~圖27係用於就該製造方法進行說明之模式性之剖視圖，示出了與圖7對應之剖面。
於製造第1實施方式之半導體記憶裝置時，首先，於半導體基板100形成周邊電路PC(圖1)。又，於周邊電路PC之上方形成絕緣層101。
接下來，例如，如圖8所示，於絕緣層101上，形成導電層114、半導體層112、氧化矽(SiO2)等之犧牲層113A、氮化矽(SiN)等之犧牲層113B、氧化矽(SiO2)等之犧牲層113C、及半導體層111。又，將複數個絕緣層101及複數個犧牲層110A交替地形成，形成氧化矽(SiO2)等之絕緣層151。該步驟例如利用CVD(Chemical Vapor Deposition，化學氣相沈積)等方法來進行。
接下來，例如，如圖9所示，於與半導體區域120L對應之 位置，形成複數個開口MHa。開口Mha於Z方向上延伸，貫通絕緣層151、複數個犧牲層110A與複數個絕緣層101、半導體層111、犧牲層113C、犧牲層113B、及犧牲層113A，且使半導體層112露出。該步驟例如利用RIE(Reactive Ion Etching，反應性離子蝕刻)等方法來進行。
接下來，例如，如圖10所示，於半導體層111及半導體層112中露出於開口MHa之部分，分別形成氧化矽(SiO2)等之絕緣層111_D及絕緣層112_D。該步驟例如利用熱氧化等來進行。
接下來，例如，如圖10所示，於開口MHa之內部形成非晶矽(Si)等之犧牲層120A'，又，去除至犧牲層120A'之上表面成為絕緣層151之上下表面之間之位置為止。該步驟例如利用CVD及RIE等來進行。
接下來，例如，如圖11所示，於擴大開口MHa上端之開口部之後，成膜非晶矽(Si)等，形成犧牲層120A。該步驟例如利用濕式蝕刻、CVD、及RIE等來進行。
接下來，例如，如圖12所示，於絕緣層151上，交替地形成複數個犧牲層110A及複數個絕緣層101。該步驟例如利用CVD等方法來進行。
接下來，例如，如圖13所示，於與半導體區域120U對應之位置，形成複數個開口MHb。開口MHb於Z方向上延伸，貫通複數個犧牲層110A及複數個絕緣層101，且使犧牲層120A露出。該步驟例如利用RIE等方法來進行。
接下來，例如，如圖14所示，去除犧牲層120A而形成開口MHc。該步驟例如利用濕式蝕刻等方法來進行。再者，半導體層111及半導體層112包含與犧牲層120A所包含之元素相同之元素即矽(Si)等。然 而，關於半導體層111及半導體層112，絕緣層111_D及絕緣層112_D成為蝕刻終止層而被保護。因此，於該步驟中半導體層111及半導體層112不被蝕刻。
接下來，例如，如圖15所示，於最上層之絕緣層101之上表面及開口MHc之內周面，形成閘極絕緣膜130、半導體層120及絕緣層125，形成記憶體孔MH。於形成半導體層120時，例如，利用CVD等進行成膜，於記憶體孔MH之內部，形成非晶矽(Si)膜。又，例如，利用退火處理等，而將該非晶矽(Si)膜之結晶構造改質。
接下來，例如，如圖16所示，將絕緣層125、半導體層120之一部分去除至半導體層120等上表面成為最上層之絕緣層101之上下表面之間之位置為止。該步驟例如利用RIE等方法來進行。
接下來，例如，如圖17所示，於記憶體孔MH之上端附近，形成半導體層120之雜質區域121。該步驟例如利用CVD及RIE等方法來進行。
接下來，例如，如圖18所示，形成溝槽STA'。溝槽STA'藉由於Z方向及X方向上延伸，將複數個絕緣層101及犧牲層110A於Y方向上分斷，使半導體層111露出來形成。該步驟例如利用RIE等方法來進行。又，利用CVD等方法於該溝槽STA'之內部形成氧化矽(SiO2)等之絕緣層161及非晶矽(Si)等之半導體層162。
接下來，例如，如圖19所示，形成溝槽STA(對應於第2開口)。溝槽STA藉由自溝槽STA'之底面進而將半導體層162、絕緣層161、半導體層111、及犧牲層113C、113B、113A於Y方向上分斷，使半導體層112露出來形成。該步驟例如利用RIE等來進行。
接下來，例如，如圖20所示，經由溝槽STA去除犧牲層113B，接下來，去除犧牲層113A、113C、絕緣層111_D、112_D之一部分、及閘極絕緣膜130之一部分而形成空腔CAV1，使半導體層120之下端部露出。該步驟例如利用濕式蝕刻等方法來進行。
接下來，例如，如圖21所示，經由溝槽STA而於溝槽STA之Y方向之側面、半導體層111之下表面、半導體層112之上表面、及半導體層120之下端部側面形成半導體層113'。該步驟例如利用CVD或磊晶生長等方法來進行。再者，於該步驟中，半導體層113'以不全部填埋空腔CAV1之方式，以相對較薄之膜厚形成。於該步驟中，形成利用半導體層113'包圍上表面、下表面、及側面之一部分之空腔CAV1'。
接下來，例如，如圖22所示，去除溝槽STA之Y方向側面及底面中之半導體層113'之一部分、以及溝槽STA之Y方向側面中之半導體層162，形成半導體層113。於該步驟中，半導體層112之一部分也同時去除，溝槽STA之下端部之Y方向及Z方向之寬度擴大。又，將溝槽STA之Y方向側面中之絕緣層161去除。該步驟例如利用濕式蝕刻等方法來進行。
接下來，例如，如圖23及圖24所示，經由溝槽STA及空腔CAV1'，而於溝槽STA之Y方向之側面及底面、以及與空腔CAV1'相接之半導體層113之上表面、下表面、及側面，形成氮化膜163。氮化膜163例如包含氮化矽(SiN)，氮氧化矽(SiON)等。該步驟例如利用CVD等方法來進行。
接下來，例如，如圖25所示，經由溝槽STA及空腔CAV1'，而對氮化膜163進行氧化處理，於溝槽STA之Y方向之側面及存在 空腔CAV1'之部分，形成氧化矽(SiO2)等之絕緣層116a'及絕緣層116a1。於該步驟中，例如，如圖25所示，於距溝槽STA之距離較距離D21'近之位置處，氮化膜163完全被氧化，形成絕緣層116a'。於距溝槽STA之距離較距離D21'遠之位置處，氮化膜163不完全被氧化，僅氮化膜163之接近空腔CAV1'之部分被氧化。因此，於距溝槽STA之距離較距離D21'遠之位置處，於氮化膜163被氧化之部分形成絕緣層116a1，於氮化膜163未被氧化之部分形成氮化膜117。再者，於氮化膜163被氧化時，由於被氧化部分之體積增加，故而存在空腔CAV1'之部分由絕緣層116a'或絕緣層116a1填埋。該步驟例如利用電漿氧化等方法來進行。
接下來，例如，如圖26所示，自溝槽STA之Y方向側面去除絕緣層116a'之一部分，於溝槽STA之與Y方向側面相接之部分形成絕緣層116a2。該步驟例如利用濕式蝕刻等方法來進行。
接下來，例如，如圖27及圖28所示，於半導體層111、半導體層112、及半導體層113中露出於溝槽STA之部分，形成氧化矽(SiO2)等之絕緣層171。該步驟例如利用熱氧化等來進行。
接下來，例如，如圖29所示，經由溝槽STA去除犧牲層110A，形成複數個空腔CAV2。藉此，形成包含排列於Z方向上之複數個絕緣層101、及支持該絕緣層101之記憶體孔MH內之構造(半導體層120、閘極絕緣膜130、及絕緣層125)之中空構造。該步驟例如利用濕式蝕刻等方法來進行。
接下來，例如，如圖30所示，於空腔CAV2內形成導電層110。該步驟例如利用CVD等方法來進行。
接下來，例如，如圖30所示，於溝槽STA內形成氧化矽 (SiO2)等之絕緣層170'。該步驟例如利用CVD等方法來進行。
接下來，例如，如圖31所示，形成溝槽STA2。溝槽STA2藉由自溝槽STA之底面去除絕緣層170'之一部分及絕緣層171之一部分，使半導體層112露出來形成。該步驟例如利用RIE等來進行。
接下來，於溝槽STA2內形成障壁導電層172及導電層173，進而形成連接於雜質區域121之觸點Ch及串單元間絕緣層SHE等，形成參照圖5所說明之構造。
[比較例]
接下來，參照圖32，就比較例之半導體記憶裝置進行說明。圖32係用於就比較例之半導體記憶裝置之製造方法進行說明之模式性之剖視圖。
於製造比較例之半導體記憶裝置時，不進行參照圖21~圖26所說明之步驟(半導體層113及絕緣層115之形成)。於製造比較例之半導體記憶裝置時，於與圖21對應之步驟中，如圖32所示，形成半導體層113x。半導體層113x以全部填埋空腔CAV1之方式，以大於半導體層113'之厚度形成。半導體層113x例如包括含磷(P)或硼(B)等雜質之多晶矽(Si)等。
此處，於形成半導體層113x填埋空腔CAV1之步驟時，難以完全填埋空腔CAV1(圖20)，相對較容易產生如圖32所示之空隙Vx。若存在大量之此種空隙Vx，則於其以後之製造步驟中，有時會導致半導體層113x容易受到損傷。
又，於比較例之半導體記憶裝置之製造方法中，半導體層113x中與半導體層120相接之部分之區域R113x_3之徑向之厚度與第1實施方 式之半導體記憶裝置之區域R113_3(圖7)之徑向之厚度相比，形成得較大。於此種情形時，區域R113x_3所包含之多晶矽(Si)之粒徑容易大於區域R113_3所包含之多晶矽(Si)之粒徑。於粒徑較大之情形時，於粒界與半導體層120相接之情形時、不相接之情形時等，針對每個記憶體孔MH容易產生製造不均。由於此種製造不均，而導致針對每個記憶胞MC於抹除動作時產生之GIDL(Gate Induced Drain Leakage，閘極誘導汲極洩漏)電流大幅度不同，導致記憶胞MC之抹除特性不均。
[效果]
於製造本實施方式之半導體記憶裝置時，如參照圖21~圖26所說明，於形成膜厚較小之半導體層113'及氮化膜163之後，對氮化膜163進行氧化處理，藉此形成絕緣層115，並填埋空腔CAV1(圖20)。藉由經過此種步驟，能夠防止如產生大量之比較例中所說明之空隙Vx。藉此，能夠適當地製造均勻特性之記憶胞MC。
又，於本實施方式之半導體記憶裝置之製造方法中，能夠使與半導體層120相接之部分之區域R113_3之徑向之厚度形成得較小。於此種情形時，能夠防止區域R113_3所包含之多晶矽(Si)之粒徑變大。藉此，能夠使結晶粒界與半導體層120之關係接近均勻之狀態。藉此，能夠防止針對每個記憶胞MC而於抹除動作時產生之GIDL電流大幅度不同，能夠適當地製造均勻之抹除特性之記憶胞MC。
[變化例1]
接下來，參照圖33，就第1實施方式之半導體記憶裝置之變化例1進行說明。圖33係表示本變化例之半導體記憶裝置之一部分構成之模式性之剖視圖。
本變化例之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地製造且構成。但是，於本變化例之半導體記憶裝置之製造方法中，於與圖25對應之步驟中，將氮化膜163氧化至距溝槽STA之距離大於距離D21'(圖25)之距離D31之區域為止。藉此，例如，如圖33所示，本變化例之半導體記憶裝置具備絕緣層115b來代替絕緣層115。
絕緣層115b具備距區塊間構造ST之距離大於距離D31(圖33)之區域R115b_1、及距區塊間構造ST之距離小於距離D21之區域R115b_2。
於區域R115b_1，設置有絕緣層116b1以及覆蓋絕緣層116b1之上表面、下表面、及遠離區塊間構造ST之一側之側面之氮化膜117b。絕緣層116b1及氮化膜117b例如亦可包含與絕緣層116a1及氮化膜117分別相同之材料。
於區域R115b_2，設置有氧化矽(SiO2)等之絕緣層116a2，不設置包含氮(N)之氮化膜。
[變化例2]
接下來，參照圖34，就第1實施方式之半導體記憶裝置之變化例2進行說明。圖34係表示本變化例之半導體記憶裝置之一部分構成之模式性之剖視圖。
本變化例之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地製造且構成。但是，例如，如圖34所示，本變化例之半導體記憶裝置具備絕緣層115c，來代替絕緣層115。
絕緣層115c具備形成於與區域R115_1及區域R115_2相同之位置之區域R115c_1及區域R115c_2。
於區域R115c_1，設置有絕緣層116c1、覆蓋絕緣層116c1之上表面、下表面、及側面之氮化膜117c、以及設置於絕緣層116c1之內部之空腔200。絕緣層116c1及氮化膜117c例如亦可包含與絕緣層116a1及氮化膜117分別相同之材料。空腔200例如係指由絕緣層116c1包圍之所謂之空間，空腔200所在之部分不包含固體材料。空腔200例如亦可包含空氣等，該空氣包含氮氣、氧氣及稀有氣體等複數個氣體之混合物。再者，空腔200亦可脫氣以不包含任何氣體。
於區域R115c_2，設置有氧化矽(SiO2)等之絕緣層116c2，不設置包含氮(N)之氮化膜。
[第2實施方式]
接下來，參照圖35~圖38，就第2實施方式之半導體記憶裝置進行說明。圖35係表示第2實施方式之半導體記憶裝置之一部分構成之模式性之剖視圖，表示相當於圖7之部分。再者，於以下之說明中，有時關於與第1實施方式相同之構成省略說明。
本實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。但是，例如，如圖35所示，第2實施方式之半導體記憶裝置具備絕緣層115d，來代替絕緣層115。
[絕緣層115d]
絕緣層115d具備距區塊間構造ST之距離大於距離D41(圖35)之區域R115d_1、及距區塊間構造ST之距離小於距離D41之區域R115d_2。
於區域R115d_1，設置有絕緣層116d1以及覆蓋絕緣層116d1之上表面、下表面、及側面之絕緣層116d2。又，於覆蓋絕緣層116d2之 上表面、下表面、及側面之至少一部分之位置，設置有氮化膜117d。絕緣層116d1及絕緣層116d2例如為氧化矽(SiO2)等。又，絕緣層116d1及絕緣層116d2亦可包含密度互不相同之氧化矽(SiO2)等。氮化膜117d例如亦可包含與氮化膜117相同之材料。
於區域R115d_2，例如設置有氧化矽(SiO2)等之絕緣層116d1及絕緣層116d3，不設置包含氮(N)之氮化膜。再者，絕緣層116d2及絕緣層116d3係利用下述之製造方法以相同步驟形成，故而絕緣層116d2及絕緣層116d3之密度亦可為相同程度。
又，絕緣層116d1、116d2、116d3亦可包含磷(P)及砷(As)中之至少一個元素。又，絕緣層116d1、116d2、116d3中之該等元素之含有濃度，例如亦可大於絕緣層101中之該等元素之含有濃度。
[製造方法]
接下來，參照圖36~圖38，就第2實施方式之半導體記憶裝置之製造方法進行說明。圖36~圖38係用於就該製造方法進行說明之模式性之剖視圖，示出與圖35對應之剖面。
第2實施方式之半導體記憶裝置，基本上與第1實施方式之半導體記憶裝置同樣地製造。
然而，於第2實施方式之半導體記憶裝置之製造中，於與圖24對應之步驟中，如圖36所示，代替氮化膜163，形成膜厚較氮化膜163小之氮化膜163_2。氮化膜163_2包含與氮化膜163相同之材料。該步驟例如利用CVD等方法來進行。
接下來，例如，如圖37所示，經由溝槽STA及空腔CAV1'，對氮化膜163_2進行氧化處理，於溝槽STA之Y方向之側面、及存 在空腔CAV1'之場所之一部分，形成氧化矽(SiO2)等之絕緣層116d3'及絕緣層116d2。於該步驟中，例如，如圖37所示，於距溝槽STA之距離較距離D41'近之位置處，氮化膜163_2完全被氧化，形成絕緣層116d3'。於距溝槽STA之距離較距離D41'遠之位置處，氮化膜163_2未完全被氧化，僅氮化膜163_2之接近空腔CAV1'之部分被氧化。因此，於距溝槽STA之距離較距離D41'遠之位置處，於氮化膜163_2被氧化之部分形成絕緣層116d2，於氮化膜163_2未被氧化之部分形成氮化膜117d。再者，於將氮化膜163_2氧化時，被氧化部分之體積增加，但由於氮化膜163_2之膜厚較小，故而於存在空腔CAV1'之部分，小於空腔CAV1'之空腔CAV1"會殘存。該步驟例如利用電漿氧化等方法來進行。
接下來，例如，如圖38所示，經由溝槽STA，於空腔CAV1"形成絕緣層116d1。該步驟例如利用低溫CVD等方法來進行。
接下來，例如，如圖38所示，自溝槽STA之Y方向側面去除絕緣層116d3'及絕緣層116d1之一部分，於與溝槽STA之Y方向側面相接之部分，形成具備絕緣層116d1及絕緣層116d3之絕緣層115d。該步驟例如利用濕式蝕刻等方法來進行。
接下來，例如進行與圖27~圖31對應之步驟等，形成參照圖35所說明之構造。
[其他]
就本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他之各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並 且包含於申請專利範圍中所記載之發明及與其均等之範圍中。
[相關申請之交叉參考]
本申請案享有以日本專利申請案2022-27698號(申請日：2022年2月25日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
101:絕緣層
110:導電層
111:半導體層
111_D:絕緣層
112:半導體層
112_D:絕緣層
113:半導體層
115:絕緣層
116a1:絕緣層
116a2:絕緣層
117:氮化膜
118:金屬膜
119:障壁導電膜
120:半導體層
130:閘極絕緣膜
131:隧道絕緣膜
132:電荷儲存膜
133:阻擋絕緣膜
135:金屬氧化膜
170:絕緣層
171:絕緣層
172:障壁導電層
173:導電層
D12:寬度
D21:距離
LI:導電層
R113_1:區域
R113_2:區域
R113_3:區域
R115_1:區域
R115_2:區域
ST:區塊間構造

Claims (9)

  1. 一種半導體記憶裝置，其包含：  複數個第1導電層，其等排列於第1方向上；  第1半導體層，其於上述第1方向上延伸，且與上述複數個第1導電層對向；  閘極絕緣膜，其設置於上述複數個第1導電層與上述第1半導體層之間，且包含電荷儲存部；  第1構造，其於上述第1方向及與上述第1方向交叉之第2方向上延伸，且與上述複數個第1導電層對向；  第2半導體層，其經由上述閘極絕緣膜之一部分而連接於上述第1半導體層之上述第1方向上之一端部，且連接於上述第1構造之上述第1方向上之一端部，且於上述第2方向上延伸；  第3半導體層，其設置於上述第2半導體層與上述複數個第1導電層之間，經由上述閘極絕緣膜之一部分而連接於上述第1半導體層，且於上述第2方向上延伸；  第4半導體層，其具備設置於上述第2半導體層之上述第1方向上之一側之面之第1部分、及設置於上述第3半導體層之上述第1方向上之另一側之面之第2部分，且連接於上述第1半導體層；以及  第1絕緣層，其設置於上述第4半導體層之上述第1部分與上述第2部分之間；  若將上述第1絕緣層之距上述第1構造之距離大於第1距離之區域設為第1區域，  將上述第1絕緣層之距上述第1構造之距離小於上述第1距離之區域設為第2區域，則  上述第1區域包含氮化膜，  上述第2區域不包含氮(N)。
  2. 如請求項1之半導體記憶裝置，其中  上述氮化膜與上述第4半導體層之上述第1部分及上述第2部分之至少一個相接，且  沿著上述第4半導體層之上述第1部分及上述第2部分而於上述第2方向上延伸。
  3. 如請求項1或2之半導體記憶裝置，其中  上述第1絕緣層與上述第1半導體層之距離，小於上述複數個第1導電層中之1個與上述第1半導體層之距離。
  4. 如請求項1或2之半導體記憶裝置，其中  上述第1構造包含：  第2導電層，其於上述第1方向上延伸，且連接於上述第2半導體層；及  第4絕緣層，其設置於上述複數個第1導電層與上述第2導電層之間。
  5. 如請求項1或2之半導體記憶裝置，其中  上述第1絕緣層包含磷(P)及砷(As)中之至少一個。
  6. 如請求項1或2之半導體記憶裝置，其中  上述第1絕緣層包含空隙。
  7. 一種半導體記憶裝置之製造方法，其  於第1方向上，形成  第1半導體層、  第1犧牲層、  第2半導體層、及  交替地積層之複數個第1膜及複數個第2膜；  形成第1開口，該第1開口於上述第1方向上延伸且貫通上述複數個第1膜及上述複數個第2膜、上述第2半導體層、上述第1犧牲層，且於上述第1方向上延伸；  於上述第1開口之內部，形成於上述第1方向上延伸之閘極絕緣膜及第3半導體層；  形成第2開口，該第2開口於上述第1方向上延伸且貫通上述複數個第1膜及上述複數個第2膜、上述第2半導體層，且於上述第1方向上延伸；  經由上述第2開口去除上述第1犧牲層、及上述閘極絕緣膜之一部分，形成空腔；  於上述空腔，形成  與上述第1半導體層、上述第2半導體層、及上述第3半導體層相接之第4半導體層，及  與上述第4半導體層相接之氮化膜；  藉由對上述氮化膜之至少一部分進行氧化處理，於上述空腔內形成絕緣層。
  8. 如請求項7之半導體記憶裝置之製造方法，其中  上述氮化膜之氧化處理利用電漿氧化來進行。
  9. 如請求項7或8之半導體記憶裝置之製造方法，其中  於對上述氮化膜進行氧化處理之後，藉由於上述空腔內將氧化膜利用化學氣相沈積法(CVD)成膜，來形成上述絕緣層。
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