TWI811941B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可較佳地製造之半導體記憶裝置。 實施形態之半導體記憶裝置具備：基板；複數個第1導電層及複數個第1絕緣層，其等交替排列於與基板交叉之第1方向；第1半導體層，其於第1方向延伸，與複數個第1導電層及複數個第1絕緣層對向；第1電荷蓄積層，其設置於複數個第1導電層及第1半導體層之間；及第2半導體層，其連接於第1半導體層之第1方向之一端部。複數個第1絕緣層之至少一部分包含第1元素，第1元素係磷(P)、砷(As)、碳(C)及氬(Ar)之至少1個。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：複數個第1導電層及複數個第1絕緣層，其等交替排列於第1方向；第1半導體層，其於第1方向延伸，與複數個第1導電層及複數個第1絕緣層對向；及第1電荷蓄積層，其設置於複數個第1導電層及第1半導體層之間。
實施形態提供一種可較佳地製造之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：基板；複數個第1導電層及複數個第1絕緣層，其等交替排列於與基板交叉之第1方向；第1半導體層，其於第1方向延伸，與複數個第1導電層及複數個第1絕緣層對向；第1電荷蓄積層，其設置於複數個第1導電層及第1半導體層之間；及第2半導體層，其連接於第1半導體層之第1方向之一端部。複數個第1絕緣層之至少一部分包含第1元素，第1元素係磷(P)、砷(As)、碳(C)及氬(Ar)之至少1者。
接著，參照圖式詳細說明實施形態之半導體記憶裝置。另，以下之實施形態僅為一例，並非限定本發明之意圖而示者。又，以下之圖式係模式性者，為方便說明，有省略一部分構成等之情形。又，有對複數個實施形態中共通之部分附註同一符號，省略說明之情形。
又，於本說明書中，言及「半導體記憶裝置」之情形時，有時意味著記憶體裸片，有時意味著記憶體晶片、記憶卡、SSD(Solid State Drive：固態驅動機)等包含控制器裸片之記憶體系統。再者，有時亦意味著智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，於本說明書中，言及第1構成「連接於」第2構成及第3構成之間之情形時，有意味著第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成之情形。
又，於本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，於本說明書中，「上」或「下」等表述以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向接近基板之方向稱為下。又，對於某構成言及下表面或下端之情形時，意指該構成之基板側之面或端部，於言及上表面或上端之情形時，意指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，於本說明書中，對於構成、構件等，言及特定方向之「寬度」、「長度」或「厚度」等之情形時，有時意指藉由SEM(Scanning electron microscopy：掃描電子顯微鏡)或TEM(Transmission electron microscopy：透射電子顯微鏡)等觀察之剖面等之寬度、長度或厚度等。
[第1實施形態] 圖1係顯示第1實施形態之半導體記憶裝置之一部分構成之模式性電路圖。第1實施形態之半導體記憶裝置具備記憶胞陣列MCA與週邊電路PC。
記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK各自具備複數個串單元SU。該等複數個串單元SU各自具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於週邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於週邊電路PC。
記憶體串MS具備汲極側選擇電晶體STD、複數個記憶胞MC(記憶體電晶體)、及源極側選擇電晶體STS。汲極側選擇電晶體STD、複數個記憶胞MC、及源極側選擇電晶體STS串聯連接於位元線BL及源極線SL之間。以下，有時將汲極側選擇電晶體STD、及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC係場效型電晶體。記憶胞MC具備半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量變化。記憶胞MC記憶1位元或複數位元之資料。另，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS)係場效型電晶體。選擇電晶體(STD、STS)具備半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS)之閘極電極分別連接選擇閘極線(SGD、SGS)。1個汲極側選擇閘極線SGD共通連接於1個串單元SU中之所有記憶體串MS。1個源極側選擇閘極線SGS共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
週邊電路PC具備例如：電壓產生電路，其產生動作電壓；電壓傳送電路，其將產生之動作電壓傳送至選擇之位元線BL、字元線WL、源極線SL、選擇閘極線(SGD、SGS)等；感測放大器模組，其連接於位元線BL；及序列器，其控制該等構件。
圖2係顯示第1實施形態之半導體記憶裝置之一部分構成之模式性俯視圖。本實施形態之半導體記憶裝置具備半導體基板100。半導體基板100係包含例如含有硼(B)等P型雜質之P型矽(Si)之半導體基板。圖示之例中，於半導體基板100設置排列於X方向及Y方向之4個記憶胞陣列區域R MCA。又，於各記憶胞陣列區域R MCA，設置有排列於Y方向之複數個記憶體區塊BLK。
圖3係顯示第1實施形態之半導體記憶裝置之一部分構成之模式性立體圖。圖4係顯示第1實施形態之半導體記憶裝置之一部分構成之模式性俯視圖。圖5係沿B-B´線切斷圖4所示之構造，並沿箭頭之方向觀察之模式性剖視圖。
本實施形態之半導體記憶裝置例如如圖3所示，具備設置於半導體基板100上之電晶體層L TR、與設置於電晶體層L TR上方之記憶胞陣列層L MCA。
[電晶體層L TR之構造] 例如如圖3所示，於半導體基板100之上表面，介隔未圖示之絕緣層設置有配線層GC。配線層GC包含與半導體基板100之表面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC所包含之複數個電極gc分別連接於接點CS。
複數個電極gc分別與半導體基板100之表面對向，作為構成週邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之其他電極等發揮功能。
複數個接點CS於Z方向延伸，下端連接於半導體基板100或電極gc之上表面。於接點CS與半導體基板100之連接部分，設置有包含N型雜質或P型雜質之雜質區域。接點CS亦可包含例如含有氮化鈦(TiN)等障壁導電膜、與鎢(W)等金屬膜之積層膜。
配線層D0、D1、D2各自包含複數條配線，該等複數條配線電性連接於記憶胞陣列MCA中之構成及週邊電路PC中之構成之至少一者。該等複數條配線亦可包含例如含有氮化鈦(TiN)等障壁導電膜、與鎢(W)等金屬膜之積層膜。
[記憶胞陣列層L MCA之構造] 例如如圖3及圖4所示，於記憶胞陣列層L MCA設置有排列於Y方向之複數個記憶體區塊BLK。
圖4之例中，記憶體區塊BLK具備自Y方向之一側(圖4中為Y方向正側)設置至Y方向之另一側(圖4中為Y方向負側)之5個串單元SUa～SUe。該等複數個串單元SUa～SUe分別與參照圖1說明之串單元SU對應。於Y方向上相鄰之2個串單元SU之間，設置氧化矽(SiO 2)等串單元間絕緣層SHE。於Y方向上相鄰之2個記憶體區塊BLK之間，設置有區塊間構造ST。
如圖3及圖5所示，於記憶胞陣列層L MCA中，記憶體區塊BLK具備記憶胞陣列層L MCA1、與設置於記憶胞陣列層L MCA1上方之記憶胞陣列層L MCA2。記憶胞陣列層L MCA1及記憶胞陣列層L MCA2具備排列於Z方向之複數個導電層110、於Z方向延伸之複數個半導體層120、及分別設置於複數個導電層110及複數個半導體層120之間之複數個閘極絕緣膜130。
導電層110係於X方向延伸之大致板狀之導電層。導電層110可包含含有氮化鈦(TiN)等障壁導電膜、與鎢(W)等金屬膜之積層膜。又，導電層110亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。於複數個導電層110之X方向之端部，分別設置有接點CC(圖3)。於排列於Z方向之複數個導電層110之間，設置有氧化矽(SiO 2)等絕緣層101。
於複數個導電層110之下方，介隔絕緣層101設置有半導體層111、半導體層113、及半導體層112。於半導體層111及半導體層112、與半導體層120之間，設置閘極絕緣膜130之一部分。半導體層113連接於半導體層120之下端部。
半導體層113之上表面連接於半導體層111，下表面連接於半導體層112。亦可於半導體層112之下表面，設置有導電層114。半導體層111、半導體層113、半導體層112、及導電層114作為源極線SL(圖1)發揮功能。源極線SL例如對於記憶胞陣列區域R MCA(圖2)中包含之所有記憶體區塊BLK共通地設置。半導體層111、半導體層113、及半導體層112包含例如含有磷(P)或硼(B)等雜質之多晶矽等。導電層114亦可包含例如鎢(W)等金屬、矽化鎢等導電層、或其他導電層。
複數個導電層110中位於最下層之導電層110作為源極側選擇閘極線SGS(圖1)及與其連接之複數個源極側選擇電晶體STS(圖1)之閘極電極發揮功能。該導電層110於每個記憶體區塊BLK中電性獨立。
又，位於較其上方之複數個導電層110作為位元線WL(圖1)及與其連接之複數個記憶胞MC(圖1)之閘極電極發揮功能。該等複數個導電層110分別於每個記憶體區塊BLK中電性獨立。
又，位於較其上方之1個或複數個導電層110作為汲極側選擇閘極線SGD(圖1)及與其連接之複數個汲極側選擇電晶體STD(圖1)之閘極電極發揮功能。該等複數個導電層110之Y方向之寬度小於其他導電層110。又，於Y方向上相鄰之2個導電層110之間，設置有串單元間絕緣層SHE。該等複數個導電層110分別於每個串單元SU中電性獨立。
半導體層120例如如圖3及圖4所示，以特定之圖案排列於X方向及Y方向。半導體層120作為1個記憶體串MS(圖5)中包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體層120係例如多晶矽(Si)等半導體層。半導體層120例如如圖3所示，具有大致有底圓筒狀之形狀，於中心部分設置有氧化矽等之絕緣層125。
半導體層120如圖5所示，具備記憶胞陣列層L MCA1中包含之半導體區域120 L、與記憶胞陣列層L MCA2中包含之半導體區域120 U。又，半導體層120具備連接於半導體區域120 L之上端及半導體區域120 U之下端之半導體區域120 J、連接於半導體區域120 L之下端之雜質區域122、及連接於半導體區域120 U之上端之雜質區域121。
半導體區域120 L係於Z方向延伸之大致圓筒狀之區域。半導體區域120 L之外周面分別由記憶胞陣列層L MCA1中包含之複數個導電層110包圍，與該等複數個導電層110對向。另，半導體區域120 L之下端部(例如，位於較記憶胞陣列層L MCA1中包含之複數個導電層110下方之部分)之徑向寬度小於半導體區域120 L之上端部(例如，位於較記憶胞陣列層L MCA1中包含之複數個導電層110上方之部分)之徑向寬度。
半導體區域120 U係於Z方向延伸之大致圓筒狀之區域。半導體區域120 U之外周面分別由記憶胞陣列層L MCA2中包含之複數個導電層110包圍，與該等複數個導電層110對向。另，半導體區域120 U之下端部(例如，位於較記憶胞陣列層L MCA2中包含之複數個導電層110下方之部分)之徑向寬度小於半導體區域120 U之上端部(例如，位於較記憶胞陣列層L MCA2中包含之複數個導電層110上方之部分)之徑向寬度。
半導體區域120 J分別設置於記憶胞陣列層L MCA1中包含之複數個導電層110上方，且設置於較記憶胞陣列層L MCA2中包含之複數個導電層110下方。另，半導體區域120 J之徑向寬度大於上述半導體區域120 L、120 U之徑向寬度。
雜質區域122具備與半導體層111對向之區域122_A、與半導體層112對向之區域122_C、及設置於該等2個區域之間且外周面連接於上述半導體層113之區域122_B。即，區域122_C設置於半導體層120之下端。又，於半導體區域120 L及區域122_C之間，設置有區域122_B。雜質區域122包含例如磷(P)等N型雜質或硼(B)等P型雜質。
雜質區域121包含例如磷(P)等N型雜質。雜質區域121經由接點Ch及接點Vy(圖3)連接於位元線BL。
閘極絕緣膜130具有覆蓋半導體層120之外周面之大致有底圓筒狀之形狀。閘極絕緣膜130具備例如積層於半導體層120及導電層110之間之隧道絕緣膜、電荷蓄積膜及阻擋絕緣膜。隧道絕緣膜及阻擋絕緣膜例如係氧化矽(SiO 2)等絕緣膜。電荷蓄積膜例如係氮化矽(Si 3N 4)等可蓄積電荷之膜。隧道絕緣膜、電荷蓄積膜、及阻擋絕緣膜具有大致圓筒狀之形狀，沿著半導體層120之外周面於Z方向延伸。
另，閘極絕緣膜130亦可具備例如包含N型或P型雜質之多晶矽等之浮動閘極。
區塊間構造ST係於Z方向及X方向延伸，於Y方向分斷複數個絕緣層101、複數個導電層110、半導體層111、及半導體層113而到達半導體層112之構造體。區塊間構造ST例如如圖5所示，亦可包含氧化矽(SiO 2)等絕緣層170、及鎢等導電層LI。導電層LI之下端連接於半導體層112。
[記憶胞陣列層L MCA中之各構成所包含之雜質] 圖6係將圖5所示之記憶胞陣列層L MCA1中之區域R LMH、及記憶胞陣列層L MCA2中之區域R UMH放大顯示之模式性剖視圖。
如圖6所示，於記憶胞陣列層L MCA1中，導電層110之與半導體區域120 L之對向面相對於絕緣層101之與半導體區域120 L之對向面後退寬度D L1而設置。又，於記憶胞陣列層L MCA2中，導電層110之與半導體區域120 U之對向面相對於絕緣層101之與半導體區域120 U之對向面後退寬度D U1而設置。寬度D L1、與寬度D U1為相同程度。
又，於記憶胞陣列層L MCA1中，絕緣層101包含區域101_C1及區域101_C2。區域101_C2設置於區域101_C1與半導體區域120 L之間之位置。即，區域101_C2設置於較區域101_C1更接近半導體區域120 L之位置。區域101_C2係包含磷(P)、砷(As)、碳(C)、及氬(Ar)中之至少1個元素之區域。區域101_C2中之該等元素之含有濃度大於區域101_C1中之該等元素之含有濃度。
又，於記憶胞陣列層L MCA2中，絕緣層101包含區域101_C3。區域101_C3於Z方向上設置於與區域101_C2並排之位置。區域101_C3中之磷(P)、砷(As)、碳(C)、及氬(Ar)中之至少1個元素之含有濃度大於區域101_C2中之該等元素之含有濃度。
又，例如，如圖5所示，半導體層111包含區域111_C1及區域111_C2。區域111_C2設置於區域111_C1與雜質區域122之間之位置。即，區域111_C2設置於較區域111_C1更接近雜質區域122之位置。區域111_C2係包含磷(P)、砷(As)、碳(C)、及氬(Ar)中之至少1個元素之區域。區域111_C2中之該等元素之含有濃度大於區域111_C1中之該等元素之含有濃度。
又，例如，如圖5所示，半導體層112包含區域112_C1及區域112_C2。區域112_C2設置於區域112_C1與雜質區域122之間之位置。即，區域112_C2設置於較區域112_C1更接近雜質區域122之位置。區域112_C2係包含磷(P)、砷(As)、碳(C)、及氬(Ar)中之至少1個元素之區域。區域112_C2中之該等元素之含有濃度大於區域112_C1中之該等元素之含有濃度。
另，各區域之磷(P)、砷(As)、碳(C)、及氬(Ar)等含有濃度可由EDS(Energy Dispersive X-ray Spectrometer：能量色散X射線光譜儀)等測定。
[製造方法] 接著，參照圖7～圖29，對第1實施形態之半導體記憶裝置之製造方法進行說明。圖7～圖9、圖11、圖13～圖18、及圖20～圖29係用以對該製造方法進行說明之模式性剖視圖，顯示出與圖5對應之剖面。圖10及圖12係用以對該製造方法進行說明之模式性剖視圖，且係將圖9及圖11所示之區域R LMH及區域R SL分別放大之圖。圖19係用來對該製造方法進行說明之剖視圖，且係將圖18所示之區域R UMH及區域R LMH分別放大之圖。
於製造第1實施形態之半導體記憶裝置時，首先於半導體基板100形成週邊電路PC(圖1)。又，於週邊電路PC之上方，形成絕緣層101。
接著，例如如圖7所示，於絕緣層101上形成導電層114、半導體層112、氧化矽等犧牲層113A、氮化矽等犧牲層113B、氧化矽等犧牲層113C、及半導體層111。又，交替形成複數個絕緣層101及複數個犧牲層110A，形成氧化矽等絕緣層151。該步驟例如藉由CVD(Chemical Vapor Deposition：化學汽相沈積)等方法進行。
接著，例如如圖8所示，於與半導體區域120 L對應之位置，形成複數個開口MHa。開口MHa於Z方向延伸，貫通絕緣層151、複數個犧牲層110A及複數個絕緣層101、半導體層111、犧牲層113C、犧牲層113B、及犧牲層113A，使半導體層112露出。該步驟例如藉由RIE(Reactive Ion Etching：反應性離子蝕刻)等方法進行。
接著，例如如圖9及圖10所示，經由開口MHa，於半導體層111、112之內部，形成包含磷(P)、砷(As)、碳(C)、及氬(Ar)等雜質之區域111_C及區域112_C。該步驟例如藉由離子注入等進行。於該離子注入步驟中，使用磷(P)、砷(As)、碳(C)、及氬(Ar)等雜質作為摻雜劑。
另，於該步驟中，如圖10所示，亦向絕緣層101內接近開口MHa之區域101_C2、及犧牲層110A內接近開口MHa之區域110A_C2注入磷(P)、砷(As)、碳(C)、及氬(Ar)等雜質。同樣地，亦向犧牲層113A、犧牲層113B、及犧牲層113C內接近開口MHa之各個區域113A_C、區域113B_C、及區域113C_C注入磷(P)、砷(As)、碳(C)、及氬(Ar)等雜質。於該步驟中，因開口MHa具有如隨著接近下部開口寬度變窄之形狀，故即使於以幾乎與基板垂直之角度進行離子注入之情形時，亦同時向區域101_C2等接近開口MHa之側壁區域注入雜質。又，幾乎不會向遠離開口MHa之側壁之區域101_C1等注入雜質。
接著，例如如圖11及圖12所示，於半導體層111及半導體層112中露出於開口MHa之部分(區域111_C及區域112_C)，分別形成氧化矽等絕緣層111_D及絕緣層112_D。該步驟例如藉由熱氧化等進行。另，區域111_C及區域112_C係會因參照圖9及圖10說明之離子注入步驟，而發生較多結晶缺陷之區域。此種區域111_C及區域112_C中之氧化反應與未發生較多結晶缺陷之區域中之氧化反應相比高速地進行。
又，如圖12所示，區域R LMH中之犧牲層110A之露出於開口MHa之部分亦被局部氧化，形成氧化矽等絕緣層110A_D。另，如上所述，形成絕緣層111_D及絕緣層112_D之氧化反應相對高速地進行。因此，因氧化步驟完成所需要之時間相對較短，故絕緣層110A_D形成得相對較薄。
接著，例如如圖13所示，於開口MHa之內部形成非晶矽等犧牲層120A´，又，將犧牲層120A´之上表面去除直至成為絕緣層151之上下表面之間之位置為止。該步驟例如藉由CVD及RIE等進行。
接著，例如如圖14所示，於加寬開口MHa上端之開口部之後，將非晶矽等成膜，形成犧牲層120A´´。該步驟例如藉由濕蝕刻及CVD等進行。
接著，例如如圖15所示，將犧牲層120A´´之上表面位置去除直到成為與絕緣層151之上表面位置相同之位置為止，形成犧牲層120A。該步驟例如藉由RIE等進行。
接著，例如如圖16所示，於絕緣層151上，交替形成複數個犧牲層110A及複數個絕緣層101。該步驟例如藉由CVD等方法進行。
接著，例如如圖17所示，於與半導體區域120 U對應之位置，形成複數個開口MHb。開口MHb於Z方向延伸，貫通複數個犧牲層110A及複數個絕緣層101，使犧牲層120A露出。該步驟例如藉由RIE等方法進行。
接著，例如如圖18所示，去除犧牲層120A，形成開口MHc。該步驟例如藉由濕蝕刻等方法進行。另，半導體層111及半導體層112包含與犧牲層120A所包含之元素相同之元素即矽(Si)等。然而，關於半導體層111及半導體層112，絕緣層111_D及絕緣層112_D成為蝕刻終止層，而保護其等。因此，於該步驟中，半導體層111及半導體層112未被蝕刻。
接著，例如如圖19所示，於開口MHc中，去除犧牲層110A之一部分。藉此，犧牲層110A之X方向及Y方向上之開口寬度相對於絕緣層101之開口寬度加寬特定量。該步驟例如藉由使用磷酸等之濕蝕刻等進行。
另，於該步驟中，區域R LMH中，於蝕刻包含氮化矽等之犧牲層110A之前，蝕刻氧化矽等絕緣層110A_D(圖12)。因該步驟使用磷酸等，故氧化矽等之蝕刻需要相對較長時間，但如上所述，因本實施形態之絕緣層110A_D之厚度相對較小，故於相對較短時間內進行該蝕刻。因此，於該步驟中，區域R UMH之犧牲層110A後退之寬度D U1、與區域R LMH之犧牲層110A後退之寬度D L1為相同程度。
接著，例如如圖20所示，於最上層之絕緣層101之上表面及開口MHc之內周面，形成閘極絕緣膜130、半導體層120及絕緣層125，形成記憶體孔MH。於形成半導體層120時，藉由例如CVD等進行成膜，於記憶體孔MH之內部，形成非晶矽膜。又，例如藉由退火處理等，將該非晶矽膜之結晶構造改質。
接著，例如如圖21所示，去除絕緣層125、半導體層120之一部分直至半導體層120等之上表面成為最上層之絕緣層101之上下面之間之位置為止。該步驟例如藉由RIE等方法進行。
接著，例如如圖22所示，於記憶體孔MH之上端附近，形成半導體層121A。半導體層121A包含例如含有磷(P)等N型雜質之非晶矽。該步驟例如藉由CVD等方法進行。
接著，例如如圖23所示，於記憶體孔MH之上端附近形成半導體層120之雜質區域121。於該步驟中，例如藉由RIE等方法去除半導體層121A之一部分使得位於最上層之絕緣層101露出。
接著，例如如圖24所示，形成溝槽STA´。溝槽STA´於Z方向及X方向延伸，於Y方向分斷複數個絕緣層101及犧牲層110A，使半導體層111露出。該步驟例如藉由RIE等方法進行。又，藉由CVD等方法於該溝槽STA´之內部形成氧化矽等絕緣層161、及非晶矽等半導體層162。
接著，例如如圖25所示，形成溝槽STA。溝槽STA藉由自溝槽STA´之底面進一步於Y方向分斷半導體層162、絕緣層161、半導體層111、及犧牲層113C、113B、113A，使半導體層112露出而形成。該步驟例如藉由RIE等進行。又，將溝槽STA之Y方向之側面之半導體層162、及露出於底面之半導體層112之一部分氧化，分別形成氧化矽等絕緣層163、及絕緣層164。該步驟例如藉由熱氧化等進行。
接著，例如如圖26所示，經由溝槽STA，去除犧牲層113B，接著去除犧牲層113A、113C、及閘極絕緣膜130之一部分形成空腔CAV1，使半導體層120之一部分露出。該步驟例如藉由濕蝕刻等方法進行。
接著，例如如圖27所示，經由溝槽STA，於存在空腔CAV1之場所形成半導體層113。該步驟例如藉由外延生長等方法進行。又，去除溝槽STA之Y方向側面中之半導體層162及絕緣層161。該步驟例如藉由濕蝕刻等方法進行。
接著，例如如圖28所示，經由溝槽STA去除犧牲層110A，形成複數個空腔CAV2。藉此，形成包含沿Z方向配設之複數個絕緣層101、與支持該絕緣層101之記憶體孔MH內之構造(半導體層120、閘極絕緣膜130及絕緣層125)之中空構造。該步驟例如藉由濕蝕刻等方法進行。
接著，例如如圖29所示，於空腔CAV2內形成導電層110。該步驟例如藉由CVD等方法進行。
接著，於溝槽STA內形成區塊間構造ST，形成連接於雜質區域121之接點Ch、及串單元間絕緣層SHE等，形成參照圖5所說明之構造。
[比較例] 接著，參照圖30～圖32，對比較例之半導體記憶裝置進行說明。圖30係用以對比較例之半導體記憶裝置進行說明之模式性剖視圖。圖31及圖32係用以對比較例之半導體記憶裝置之製造方法進行說明之模式性剖視圖。
於製造比較例之半導體記憶裝置時，不進行參照圖9及圖10說明之對開口MHa注入離子之步驟。因此，比較例之半導體記憶裝置與第1實施形態之半導體記憶裝置(圖5)不同，於半導體層111及半導體層112中，不包含區域111_C及區域112_C(圖30)。
又，於製造比較例之半導體記憶裝置時，於與圖11及圖12對應之氧化步驟中，如圖31所示，於半導體層111及半導體層112之露出於開口MHa之部分，分別形成氧化矽等之絕緣層111_Dx及絕緣層112_Dx。於形成該等絕緣層111_Dx及絕緣層112_Dx時，因半導體層111及半導體層112不包含區域111_C及區域112_C此種發生較多結晶缺陷之區域，故氧化反應之進行相對較為低速。因此，於與參照圖18說明之步驟對應之步驟中，為形成作為蝕刻終止層需要之厚度之絕緣層111_Dx、112_Dx，而需要相對較長之時間。
此處，如圖31之區域R LMH所示，於形成絕緣層111_Dx及絕緣層112_Dx之步驟中，犧牲層110A之露出於開口MHa之部分亦被局部氧化，而形成氧化矽等絕緣層110A_Dx。如上所述，於製造比較例之半導體記憶裝置時，因於與圖11及圖12對應之氧化步驟上需要相對較長之時間，故與第1實施形態之半導體記憶裝置之絕緣層110A_D(圖12)相比，較厚地形成絕緣層110A_Dx之厚度。
又，於製造比較例之半導體記憶裝置時，於與圖19對應之步驟時，記憶胞陣列層L MCA1中，於蝕刻犧牲層110A之前蝕刻絕緣層110A_Dx(圖31)。此時，因絕緣層110A_Dx之厚度相對較厚，故為去除絕緣層110A_Dx需要相對較長之時間。因此，於其期間，於記憶胞陣列層L MCA2中，進一步進行犧牲層110A之蝕刻。因此，於該步驟中，如圖32所示，記憶胞陣列層L MCA2之犧牲層110A後退之寬度D Ux大於記憶胞陣列層L MCA1之犧牲層110A後退之寬度D Lx。
於此種情形時，於記憶胞陣列層L MCA1與記憶胞陣列層L MCA2之間，作為最終構造之記憶胞MC之構造大幅不同，有時造成記憶胞MC之特性不均較大。
[第1實施形態之效果] 如參照圖9及圖10說明，藉由進行對開口MHa注入離子之步驟，形成區域111_C及區域112_C，而可相對高速地進行參照圖11及12說明之氧化步驟。因此，可將由該步驟同時形成之記憶胞陣列層L MCA1中之犧牲層110A側壁部之絕緣層110A_D之厚度抑制得較薄。
藉此，於參照圖19說明之犧牲層110A之蝕刻步驟中，於記憶胞陣列層L MCA1與記憶胞陣列層L MCA2之間，可將犧牲層110A之後退量設為相同程度。藉此，可較佳地製造特性均一之記憶胞MC。
[第2實施形態] 接著，參照圖33，對第2實施形態之半導體記憶裝置進行說明。圖33係用以對第2實施形態之半導體記憶裝置進行說明之模式性剖視圖。
第2實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。但，第2實施形態之半導體記憶裝置於半導體層111之上層及下層具備半導體層111_2A及半導體層111_2B，且於半導體層112之上層具備半導體層112_2A。半導體層111_2A、111_2B、112_2A包含例如磷(P)、砷(As)、碳(C)、及氬(Ar)之至少1個元素。半導體層111_2A、111_2B、112_2A中之該等元素之含有濃度大於半導體層111、112中之區域111_C、112_C以外之區域之該等元素之含有濃度。
[製造方法] 接著，參照圖34～圖37，對第2實施形態之半導體記憶裝置之製造方法進行說明。圖34及圖35係用以對該製造方法進行說明之模式性剖視圖，顯示與圖33對應之剖面。圖36及圖37係用以對該製造方法進行說明之模式性剖視圖，且係將圖35所示之區域R SL放大之圖。
第2實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地製造。
然而，於製造第2實施形態之半導體記憶裝置時，於與圖7對應之步驟中，如圖34所示，於半導體層112之上層形成半導體層112_2A，於半導體層111之上層及下層形成半導體層111_2A及半導體層111_2B。
又，於與圖9及圖10對應之離子注入步驟中，如圖35及圖36所示，於開口MHa之內部，形成包含磷(P)、砷(As)、碳(C)、及氬(Ar)等雜質之區域111_C及區域112_C。藉由該步驟，半導體層111之上表面、下表面、及開口MHa側之側面由例如包含磷(P)、砷(As)、碳(C)、及氬(Ar)中之至少1個元素之區域即半導體層111_2A、111_2B、及區域111_C包圍。又，半導體層112之上表面及開口MHa側之側面亦由同樣之區域即半導體層112_2A及區域112_C包圍。
又，於與圖11及圖12對應之氧化步驟中，如圖37所示，於半導體層111及半導體層112中露出於開口MHa之部分(區域111_C及區域112_C)，分別形成氧化矽等絕緣層111_2D及絕緣層112_2D。
另，如上所述，於包含較多結晶缺陷之區域111_C及區域112_C中，氧化會相對高速地進展。再者，於如半導體層111_2A、111_2B、112_2A般雜質濃度較高之區域中，氧化亦會相對高速地進展。因此，於接近半導體層111_2A、111_2B、112_2A之位置，氧化會進行至距開口MHa相對較遠之區域。
[第2實施形態之效果] 已知如圖33所示之區域R COR般相當於半導體層之「角部」之位置，於氧化步驟中，會因矽成為氧化矽時之體積膨脹而相應地發生之應力，使得氧化速度相對較低。因此，為了形成具有保護「角部」所需要之厚度之絕緣層111_2D、112_2D，有時需要較長之氧化步驟時間。
對此，於本實施形態中，除藉由離子注入形成之區域111_C、112_C以外，並對包圍半導體層之「角部」之位置設置高濃度雜質層即半導體層111_2A、111_2B、112_2A。於包含高濃度雜質之半導體層中，由於包含較多結晶缺陷等原因，與藉由離子注入步驟所形成之區域111_C、112_C同樣地，氧化速度增加。因此，藉由由區域111_C、112_C及半導體層111_2A、111_2B、112_2A包圍「角部」，即使於氧化反應相對較慢之「角部」中，亦可相對高速地形成具有特定厚度之絕緣層111_2D、112_2D。
藉此，與第1實施形態同樣，可將由氧化步驟同時形成之記憶胞陣列層L MCA1之犧牲層110A側壁部之絕緣層110A_D之厚度抑制得相對較薄。因此，於參照圖19說明之使犧牲層110A後退之蝕刻步驟中，於記憶胞陣列層L MCA1與記憶胞陣列層L MCA2之間，可將後退量設為相同程度，可較佳地製造特性均一之記憶胞MC。
[第3實施形態] 接著，參照圖38，對第3實施形態之半導體記憶裝置進行說明。圖38係用以對第3實施形態之半導體記憶裝置進行說明之模式性剖視圖。
第3實施形態之半導體記憶裝置基本上與第2實施形態之半導體記憶裝置同樣地構成。但，第3實施形態之半導體記憶裝置於半導體層111_2A之下層具備擴散抑制層111_3A，於半導體層111_2B之上層具備擴散抑制層111_3B，於半導體層112_2A之下層具備擴散抑制層112_3A。擴散抑制層111_3A、111_3B、112_3A係例如包含碳(C)之層、或以高濃度包含碳之半導體層等。擴散抑制層111_3A、111_3B、112_3A之碳濃度大於半導體層111、112之碳濃度。
[製造方法] 接著，參照圖39，對第3實施形態之半導體記憶裝置之製造方法進行說明。圖39係用以對該製造方法進行說明之模式性剖視圖，顯示出與圖38對應之剖面。
第3實施形態之半導體記憶裝置基本上與第2實施形態之半導體記憶裝置同樣地製造。然而，製造第3實施形態之半導體記憶裝置時，於與圖34對應之步驟中，如圖39所示，於半導體層112_2A之下層形成擴散抑制層112_3A，於半導體層111_2B之上層形成擴散抑制層111_3B，於半導體層111_2A之下層形成擴散抑制層111_3A。
[第3實施形態之效果] 於半導體層111_2A、111_2B、112_2A以高濃度包含例如磷(P)、砷(As)、碳(C)、及氬(Ar)中之至少1個元素之情形時，該等元素因製造步驟中之各種熱步驟等而擴散至半導體層111、112，有如於第2實施形態中說明之提高氧化速度之效果下降之虞。
因此，如本實施形態般，藉由將擴散抑制層111_3A、111_3B、112_3A設置於半導體層111_2A、111_2B、112_2A之上表面或下表面，可抑制雜質自半導體層111_2A、111_2B、112_2A擴散至半導體層111、112。
[其他] 雖已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，並非意於限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨內，且包含於申請專利範圍所記載之發明與其均等之範圍內。
本申請享受以日本專利申請2021-103042號(申請日：2021年6月22日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
100:半導體基板 101:絕緣層 101_C1:區域 101_C2:區域 101_C3:區域 110:導電層 110A:犧牲層 110A_C2:區域 110A_D:絕緣層 110A_Dx:絕緣層 111:半導體層 111_2A:半導體層 111_2B:半導體層 111_2D:絕緣層 111_3A:擴散抑制層 111_3B:擴散抑制層 111_C:區域 111_C1:區域 111_C2:區域 111_D:絕緣層 111_Dx:絕緣層 112:半導體層 112_2A:半導體層 112_2D:絕緣層 112_3A:擴散抑制層 112_C:區域 112_C1:區域 112_C2:區域 112_D:絕緣層 112_Dx:絕緣層 113:半導體層 113A:犧牲層 113A_C:區域 113B:犧牲層 113B_C:區域 113C:犧牲層 113C_C:區域 114:導電層 120:半導體層 120A:犧牲層 120A´:犧牲層 120A´´:犧牲層 120 J:半導體區域 120 L:半導體區域 120 U:半導體區域 121:雜質區域 121A:半導體層 122:雜質區域 122_A:區域 122_B:區域 122_C:區域 125:絕緣層 130:閘極絕緣膜 151:絕緣層 161:絕緣層 162:半導體層 163:絕緣層 164:絕緣層 170:絕緣層 BL:位元線 BLK:記憶體區塊 CAV1:空腔 CAV2:空腔 CC:接點 Ch:接點 CS:接點 D0:配線層 D1:配線層 D2:配線層 D L1:寬度 D Lx:寬度 D U1:寬度 D Ux:寬度 GC:配線層 gc:電極 LI:導電層 L MCA:記憶胞陣列層 L MCA1:記憶胞陣列層 L MCA2:記憶胞陣列層 L TR:電晶體層 MC:記憶胞 MCA:記憶胞陣列 MH:記憶體孔 MHa:開口 MHb:開口 MHc:開口 MS:記憶體串 PC:週邊電路 R COR:區域 R LMH:區域 R MCA:記憶胞陣列區域 R SL:區域 R UMH:區域 SL:源極線 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SHE:串單元間絕緣層 ST:區塊間構造 STA:溝槽 STA´:溝槽 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 SU:串單元 SUa:串單元 SUb:串單元 SUc:串單元 SUd:串單元 SUe:串單元 Tr:電晶體 Vy:接點 WL:字元線
圖1係顯示第1實施形態之半導體記憶裝置之一部分構成之模式性電路圖。 圖2係顯示該半導體記憶裝置之一部分構成之模式性俯視圖。 圖3係顯示該半導體記憶裝置之一部分構成之模式性立體圖。 圖4係顯示該半導體記憶裝置之一部分構成之模式性俯視圖。 圖5係顯示該半導體記憶裝置之一部分構成之模式性剖視圖。 圖6係顯示該半導體記憶裝置之一部分構成之模式性剖視圖。 圖7～圖29係用來對該半導體記憶裝置之製造方法進行說明之模式性剖視圖。 圖30係顯示比較例之半導體記憶裝置之一部分構成之模式性剖視圖。 圖31、圖32係用來對比較例之半導體記憶裝置之製造方法進行說明之模式性剖視圖。 圖33係顯示第2實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖34～圖37係用來對該半導體記憶裝置之製造方法進行說明之模式性剖視圖。 圖38係顯示第3實施形態之半導體記憶裝置之一部分構成之模式性剖視圖。 圖39係用來對該半導體記憶裝置之製造方法進行說明之模式性剖視圖。
101:絕緣層
101_C1:區域
101_C2:區域
101_C3:區域
110:導電層
120L:半導體區域
120U:半導體區域
125:絕緣層
130:閘極絕緣膜
DL1:寬度
DU1:寬度
LMCA:記憶胞陣列層
LMCA1:記憶胞陣列層
LMCA2:記憶胞陣列層
RLMH:區域
RUMH:區域

Claims (6)

  1. 一種半導體記憶裝置，其具備：基板；複數個第1導電層及複數個第1絕緣層，其等交替排列於與上述基板交叉之第1方向；第1半導體層，其於上述第1方向延伸，與上述複數個第1導電層及複數個第1絕緣層對向；第1電荷蓄積層，其設置於上述複數個第1導電層及上述第1半導體層之間；及第2半導體層，其連接於上述第1半導體層之上述第1方向之一端部；且上述複數個第1絕緣層之至少一部分包含第1元素；上述第1元素係磷(P)、砷(As)、碳(C)及氬(Ar)之至少1者；於將上述複數個第1絕緣層中之1個設為第2絕緣層之情形時，上述第2絕緣層具備：第1區域；及第2區域，其設置於上述第1區域與上述第1半導體層之間；且上述第2區域中之上述第1元素之濃度大於上述第1區域中之上述第1元素之濃度。
  2. 如請求項1之半導體記憶裝置，其具備：複數個第2導電層及複數個第3絕緣層，其等於上述第1方向上與上述複數個第1導電層及複數個第1絕緣層分開，交替排列於上述第1方向； 第3半導體層，其於上述第1方向延伸，與上述複數個第2導電層及複數個第3絕緣層對向，連接於上述第1半導體層；及第2電荷蓄積層，其設置於上述複數個第2導電層及上述第3半導體層之間；且於將上述複數個第3絕緣層中之1個設為第4絕緣層之情形時，上述第4絕緣層具備於上述第1方向上與上述第2區域並排之第3區域；且上述第3區域之上述第1元素之濃度小於上述第2區域之上述第1元素之濃度。
  3. 一種半導體記憶裝置，其具備：基板；複數個第1導電層及複數個第1絕緣層，其等交替排列於與上述基板交叉之第1方向；第1半導體層，其於上述第1方向延伸，與上述複數個第1導電層及複數個第1絕緣層對向；電荷蓄積層，其設置於上述複數個第1導電層及上述第1半導體層之間；及第2半導體層，其中上述第1半導體層之上述第1方向之一端部於上述第2半導體層之內部延伸，且上述第2半導體係與上述第1半導體層之側壁相接；且上述第2半導體層包含第1元素，上述第1元素係磷(P)、砷(As)、碳(C)及氬(Ar)之至少1者，上述電荷蓄積層之上述第1方向之一端部係於上述第2半導體層之內 部延伸，上述第2半導體層具備：第4區域；及第5區域，其設置於上述第4區域與上述電荷蓄積層之間；且上述第5區域中之上述第1元素之濃度大於上述第4區域中之上述第1元素之濃度。
  4. 如請求項3之半導體記憶裝置，其中上述第2半導體層具備：第6區域；及第7區域，其設置於上述第6區域與上述基板之間；且上述第6區域中之上述第1元素之濃度大於上述第7區域中之上述第1元素之濃度。
  5. 如請求項4之半導體記憶裝置，其中具備：第8區域，其設置於上述第6區域及上述第7區域之間；且上述第8區域中之碳(C)之濃度大於上述第6區域及上述第7區域中之碳(C)之濃度。
  6. 如請求項1至5中任一項之半導體記憶裝置，其中上述第1半導體層包含：第9區域，其與上述複數個第1導電層及複數個第1絕緣層對向；第10區域，其設置於上述第1方向之一端；及 第11區域，其設置於上述第9區域及上述第10區域之間，連接於上述第2半導體層。
TW111100402A 2021-06-22 2022-01-05 半導體記憶裝置 TWI811941B (zh)

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