KR20080017779A - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

불휘발성 메모리 장치 및 그 제조 방법이 개시된다. 상기 불휘발성 메모리 장치는 제1 게이트 절연막으로 둘러싸인 제1 게이트 전극, ONO막인 제2 게이트 절연막으로 둘러싸인 제2 게이트 전극 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하며 실질적으로 수직하게 연장하는 채널 영역을 포함한다. ONO막인 제2 게이트 절연막에 트랩된 차지를 제거하기 위하여 제1 게이트 전극을 사용한다. 따라서 본 발명에 따른 불휘발성 메모리 장치는 개선된 소거 동작 특성을 갖는다.

Description

불휘발성 메모리 장치 및 그 제조 방법{Non-volatile memory device and Method of manufacturing the same}
도 1은 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치를 나타내는 단면도이다.
도 2 내지 14는 도 1에 도시된 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 제2 실시예에 따른 불휘발성 메모리 장치를 나타내는 단면도이다.
도 16 내지 18은 도 15에 도시된 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 제3 실시예에 따른 불휘발성 메모리 장치를 나타내는 단면도이다.
도 20 내지 22는 도 19에 도시된 불휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 제4 실시예에 따른 불휘발성 메모리 장치를 나타내는 단면도이다.
도 24 내지 27은 도 23에 도시된 불휘발성 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 불휘발성 메모리 장치 118 : 제1 게이트 절연막
120 : 제1 게이트 전극 126 : 제1 산화막
138 : 질화막 130 : 제2 산화막
132 : 제2 게이트 절연막 136 : 제2 게이트 전극
138 : 제1 소스/드레인 영역 140 : 제2 소스/드레인 영역
142 : 채널 영역
본 발명은 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 인가되는 전원이 제거되더라도 저장된 정보를 유지하는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다.
상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
최근, 반도체 장치의 집적도 향상에 대한 요구에 부응하여 다양한 시도들이 수행되고 있으며, 이에 대한 일 예로써, 미합중국 특허 제5,834,808호(issued to Tsukiji)에는 하나의 컨트롤 게이트와 두 개의 플로팅 게이트를 갖는 불휘발성 메모리 장치가 개시되어 있고, 미합중국 특허 제6,649,972호(issued to Eitan)에는 기판에 형성된 두 개의 확산 영역과 그들 사이에 형성된 채널과 ONO(oxide-nitride-oxide)막을 포함하는 2-비트 불휘발성 반도체 메모리 셀이 개시되어 있다.
상기 미합중국 특허 제6,649,972호에 따르면, 상기 ONO막은 제1산화막, 질화막 및 제2산화막을 포함하며, 상기 질화막은 100Å 이하의 두께를 가지며 두 개의 전하 저장 영역을 갖는다.
그러나, 상기와 같은 시도들에도 불구하고, 반도체 장치의 집적도 향상에 대한 요구는 여전히 존재하며, 상기 특허들의 경우, 플로팅 게이트의 구조 또는 데이터 저장막으로 사용되는 질화막의 사용 방법 등을 개선하여 불휘발성 메모리 장치의 데이터 집적도(storage density of data)를 향상시키고 있으나, 상기 플로팅 게이트 및 질화막이 수평 방향으로 형성되기 때문에 상기 불휘발성 메모리 장치의 크 기 축소는 매우 제한적일 수밖에 없다.
본 발명의 제1 목적은 수직으로 연장하는 채널을 갖고 소거 동작 특성이 우수한 불휘발성 메모리 장치를 제공하는 것이다.
본 발명의 제2 목적은 상기 불휘발성 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따르면 비휘발성 메모리 장치는 제1 게이트 전극, 제1 게이트 절연막, 한 쌍의 채널 영역, 한 쌍의 제1 소스/드레인 영역, 한 쌍의 제2 소스/드레인 영역, 제2 게이트 전극 및 제2 게이트 절연막을 포함한다. 제1 게이트 절연막은 제1 게이트 전극의 양 측면 상에 형성된다. 한 쌍의 채널 영역은 제1 게이트 전극의 중앙부와 실질적으로 수평하게 대응하고 제1 게이트 절연막과 접하면서 실질적으로 수직하게 연장한다. 한 쌍의 제1 소스/드레인 영역은 제1 게이트 전극의 하부와 실질적으로 수평하게 대응하고 제1 게이트 절연막과 접한다. 한 쌍의 제2 소스/드레인 영역은 제1 게이트 전극의 상부와 실질적으로 수평하게 대응하고 제1 게이트 절연막과 접한다. 제2 게이트 전극은 제1 소스/드레인 영역 및 제2 소스/드레인 영역의 사이에 위치하고 채널 영역과 실질적으로 수평하게 인접한다. 제2 게이트 절연막은 제2 게이트 전극을 감싸며 ONO막이다.
제1 및 2 소스/드레인 영역들은 제1 불순물을 포함할 수 있다. 이 경우, 채 널 영역은 제1 불순물과 서로 다른 극성을 갖는 제2 불순물을 포함할 수 있다.
한 쌍의 제1 소스/드레인 영역은 제1 게이트 전극의 아래에서 서로 연결될 수 있다. 비휘발성 메모리 장치는 제1 게이트 전극의 아래에 위치하는 절연막을 더 포함할 수 있다.
비휘발성 메모리 장치는 채널 영역과 실질적으로 수직하게 연결되는 층간 단결정막을 더 포함할 수 있다. 이 경우, 제2 게이트 전극은 층간 단결정막을 감싸는 구조를 갖는다. 즉, 제2 게이트 전극은 층간 단결정막의 위쪽에 위치하는 상부, 층간 단결정막의 아래쪽에 위치하는 하부 및 층간 단결정막의 측부에 위치하여 상부 및 하부를 연결하는 연결부를 포함한다.
상술한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 기판에 제1 단결정막, 희생 단결정막 및 제2 단결정막을 순차적으로 형성한다. 이어서 제1 단결정막, 희생 단결정막 및 제2 단결정막을 노출시키는 양 측면을 갖는 그루브를 형성한다. 그 후, 그루브의 내면에 균일한 두께의 단결정 박막을 형성한다. 그리고 단결정 박막 상에 균일한 두께의 제1 게이트 절연막을 형성한다. 이어서, 제1 게이트 절연막 상에 그루브를 채우도록 제1 게이트 전극을 형성한다. 그 후, 희생 단결정막을 제거한다. 그리고, 희생 단결정막이 제거된 공간의 내면에 균일한 두께의 ONO막을 형성한다. 이어서, ONO막 상에 희생 단결정막이 제거된 공간을 채우도록 제2 게이트 전극을 형성한다.
제1 및 2 단결정막들은 제1 불순물로 도핑될 수 있다. 단결정 박막은 제1 불순물과 반대인 극성을 갖는 제2 불순물로 도핑될 수 있다. 제1 단결정막으로 기판 의 표면부가 사용될 수 있다. 희생 단결정막, 제2 단결정막 및 단결정 박막은 에피택시얼 성장법에 의해서 형성될 수 있다.
제1 게이트 절연막을 형성하기 전에 단결정 박막 상에 제1 단결정막과 실질적으로 수평하게 대응하는 절연막을 형성할 수 있다. 구체적으로 단결정 박막 상에 그루브를 매립하도록 절연성 물질을 증착하여 예비 절연막을 형성한다. 그 후, 예비 절연막을 식각하여 예비 절연막의 높이를 낮추어 절연막을 형성한다.
그루브의 바닥면에는 제1 단결정막이 노출될 수 있다. 이 경우 한 쌍의 제1 소스/드레인 영역은 서로 연결되는 구조를 갖는다. 반면에 그루브의 바닥면에 기판이 노출되는 경우, 한 쌍의 제1 소스/드레인 영역은 서로 이격된다.
상술한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 기판에 순차적으로 적층된 제1 단결정막, 하부 희생 단결정막, 층간 단결정막, 상부 희생 단결정막 및 제2 단결정막을 포함하고 소자 분리막으로 둘러싸인 액티브 영역을 형성한다. 액티브 영역 및 소자 분리막에 제1 단결정막, 하부 희생 단결정막, 층간 단결정막, 상부 희생 단결정막 및 제2 단결정막을 노출시키는 양 측면을 갖는 그루브를 형성한다. 그루브의 내면에 균일한 두께의 단결정 박막을 형성한다. 단결정 박막 상에 균일한 두께의 제1 게이트 절연막을 형성한다. 제1 게이트 절연막 상에 그루브를 채우도록 제1 게이트 전극을 형성한다. 소자분리막에 제1 및 2 희생 단결정막들을 노출시키는 리세스를 형성한다. 리세스를 통해 제1 및 2 희생 단결정막들을 제거한다. 소자분리막에 습식 식각 공정을 수행하여 제1 및 2 희생 단결정막들이 제거된 공간을 확장시킨다. 제1 및 2 희생 단결정막들이 제거된 공간의 내면에 균 일한 두께의 ONO막을 형성한다. ONO막 상에 제1 및 2 희생 단결정막들이 제거된 공간을 채우는 제2 게이트 전극을 형성한다.
제1 및 2 단결정막들은 제1 불순물로 도핑될 수 있다. 단결정 박막은 제1 불순물과 반대인 극성을 갖는 제2 불순물로 도핑될 수 있다. 제1 단결정막으로 기판의 표면부가 사용될 수 있다. 상부 희생 단결정막, 층간 단결정막, 상부 단결정막, 제2 단결정막 및 단결정 박막은 에피택시얼 성장법에 의해서 형성될 수 있다.
제1 게이트 절연막을 형성하기 전에 단결정 박막 상에 제1 단결정막과 실질적으로 수평하게 대응하는 절연막을 더 형성할 수 있다. 구체적으로 단결정 박막 상에 그루브를 매립하도록 절연성 물질을 증착하여 예비 절연막을 형성한다. 그 후, 예비 절연막을 식각하여 예비 절연막의 높이를 낮추어 예비 절연막을 절연막으로 변화시킨다.
그루브의 바닥면에는 제1 단결정막이 노출될 수 있다. 이 경우 한 쌍의 제1 소스/드레인 영역은 서로 연결되는 구조를 갖는다. 반면에 그루브의 바닥면에 기판이 노출되는 경우, 한 쌍의 제1 소스/드레인 영역은 서로 이격된다.
본 발명에 따르면, 제2 게이트 절연막은 ONO막이기 때문에 질화막의 차지 트랩 특성을 이용하여 비휘발성 메모리 장치를 구현할 수 있다. 또한, 제1 게이트 전극을 통해서 ONO막에 축적되는 전하들을 쉽게 제거할 수 있어 비휘발성 메모리 장치의 소거(erase)동작 특성을 향상시킬 수 있다는 장점이 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명하겠지 만 본 발명이 하기의 실시예들에 제한되는 것은 아니다. 따라서 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에서 구성 요소들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 구성 요소들이 "제1", "제2", "제3", “제4”, “제5”　또는 “제6”　으로 언급되는 경우 이러한 구성 요소들을 한정하기 위한 것이 아니라 단지 구성 요소들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3", “제4”, “제5”　또는 “제6” 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 제1 구성 요소가 제2 구성 요소의 "상"에 형성되는 것으로 언급되는 경우에는 제1 구성 요소가 제2 구성 요소의 위에 직접 형성되는 경우뿐만 아니라 제1 구성 요소 및 제2 구성 요소 사이에 제3 구성 요소가 개재될 수 있다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 불휘발성 메모리 장치(100)는 제1 게이트 절연막(118), 제1 게이트 전극(120), 제2 게이트 절연막(132), 제2 게이트 전극(136), 한 쌍의 제1 소스/드레인 영역(138), 한 쌍의 제2 소스/드레인 영역(140) 및 한 쌍의 채널 영역(142)을 포함한다.
제1 게이트 전극(120)은 도프트 폴리 실리콘 또는 금속과 같은 도전성 물질 을 포함하며 제1 방향과 실질적으로 수직인 제2 방향으로 연장한다. 제1 게이트 절연막(118)은 제1 게이트 전극(120) 양 측면 상에 형성된다. 또한 제1 게이트 절연막(118)은 단일막 구조를 가질 수 있다. 이와 다르게 제1 게이트 절연막(118)은 실리콘 산화막-실리콘 질화막-실리콘 산화막과 같은 다중막 구조를 가질 수 있다.
제1 게이트 절연막(118)은 통상의 열산화 공정을 수행하여 형성할 수도 있다. 이와 다르게, 제1 게이트 절연막(118)은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등과 같이 유전 상수가 실리콘 산화물의 유전 상수인 약 3.9보다 큰 고유전 물질을 증착시켜 형성할 수 있다.
한 쌍의 채널 영역(142)은 제1 게이트 전극(120)의 중앙부와 실질적으로 수평하게 대응하고 제1 게이트 절연막(118)과 접하면서 실질적으로 수직하게 연장한다.
한 쌍의 제1 소스/드레인 영역(138)은 제1 게이트 전극(120)의 하부와 실질적으로 수평하게 대응하고 제1 게이트 절연막(118)과 접하면서 실질적으로 수평하게 연장한다.
한 쌍의 제2 소스/드레인 영역(140)은 제1 게이트 전극(120)의 상부와 실질적으로 수평하게 대응하고 제1 게이트 절연막(118)과 접하면서 실질적으로 수평하게 연장한다.
제1 소스/드레인 영역(138) 및 제2 소스/드레인 영역(140)은 제1 불순물을 포함할 수 있다. 제1 불순물은 질소(N), 인(P), 비소(As), 안티몬(Sb) 또는 비스므스(Bi) 등과 같이 전자를 제공하는 N형 불순물일 수 있다. 이와 다르게 제1 불순물 을 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등과 같이 전공을 제공하는 P형 불순물일 수 있다. 채널 영역(142)은 제1 불순물과 반대 극성을 갖는 제2 불순물을 포함할 수 있다. 일 예로, 제1 불순물이 P형 불순물인 경우, 제2 불순물은 N형 불순물일 수 있다. 다른 예로, 제1 불순물이 N형 불순물일 경우, 제2 불순물은 P형 불순물일 수 있다.
제2 게이트 전극(136)은 도프트 폴리 실리콘 또는 금속과 같은 도전성 물질을 포함한다. 그리고 제2 게이트 전극(136)은 제2 방향으로 연장하고 제2 게이트 절연막(132)으로 둘러싸인다. 제2 게이트 전극(136)은 제2 게이트 절연막(132)은 제1 산화막(126), 질화막(128) 및 제2 산화막(130)을 포함한다.
구체적으로 제2 게이트 절연막(132)으로 둘러싸인 제2 게이트 전극(136)은 제1 소스/드레인 영역(138) 및 제2 소스/드레인 영역(140)의 사이에서 채널 영역(142)과 수평하게 대응하도록 위치한다. 여기서, 제2 게이트 절연막(132)은 제1 소스/드레인 영역(138), 제2 소스/드레인 영역(140) 및 채널 영역(142)과 접하게 된다.
이하, 도 1에 도시된 불휘발성 메모리 장치(100)를 제조하는 방법을 설명하도록 한다.
도 2 내지 14는 도 1에 도시된 불휘발성 메모리 장치(100)를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 실리콘 기판(102)에 제1 단결정막(104), 희생 단결정막(106) 및 제2 단결정막(108)을 순차적으로 형성한다. 제1 및 2 단결정막들(104, 108)은 실리콘을 포함하며 제1 불순물로 도핑된다. 희생 단결정막(106)은 실리콘-게르마늄과 같이 실리콘과는 다르나 실리콘으로부터 에피택시얼 성장이 가능한 물질을 포함할 수 있다.
제1 단결정막(104)은 실리콘 기판(102)의 표면부에 제1 불순물을 도핑시켜 형성할 수 있다. 희생 단결정막(106)은 제1 단결정막(104)을 시드로 사용하는 에피택시얼 공정에 의해서 형성된다. 제2 단결정막(108)은 희생 단결정막(106)을 시드로 사용하는 에피택시얼 성장법에 의해서 형성될 수 있다.
도 3을 참조하면, 제2 단결정막(108), 희생 단결정막(106), 제1 단결정막(104) 및 실리콘 기판(102)을 식각하여 트렌치를 형성한다. 여기서, 트렌치의 바닥면은 제1 단결정막(104)의 하면보다 실질적으로 낮다.
이어서, 트렌치에 실리콘 산화물을 매립하여 소자 분리막(110)을 형성한다. 따라서 소자 분리막(110)에 의해서 둘러싸이고 제1 방향으로 연장하는 액티브 영역이 형성된다.
도 4를 참조하면, 액티브 영역 및 소자 분리막(110) 상에 제1 방향과 실질적으로 수직인 제2 방향으로 연장하는 마스크막(112)을 형성한다. 마스크막(112)은 실리콘 질화물을 사용하여 형성할 수 있다. 비록 도 4에 도시하지는 않았지만, 마스크막(112)의 아래에는 실리콘 산화물을 포함하는 버퍼막이 형성될 수 있다.
도 5를 참조하면, 마스크막(112)을 식각 마스크로 사용하여 액티브 영역 및 소자 분리막(110)을 식각한다. 따라서 액티브 영역 및 소자 분리막(110)에는 제2 방향으로 연장하는 제1 그루브(114)가 형성된다.
여기서, 제1 그루브(114)의 바닥면은 제1 단결정막(104)의 하면보다 낮다. 따라서 제1 그루브(114)의 양 측면으로 제1 단결정막(104), 희생 단결정막(106) 및 제2 단결정막(108)이 노출되며 제1 그루브(114)의 바닥면으로 실리콘 기판(102)이 노출된다.
도 6을 참조하면, 제1 그루브(114)의 내면을 에피택시얼 성장시켜 실리콘을 포함하는 단결정 박막(116)을 형성한다. 구체적으로 제1 그루브(114)를 통해 노출된 실리콘 기판(102), 제1 단결정막(104), 희생 단결정막(106) 및 제2 단결정막(108)으로부터 실리콘을 포함하는 단결정 박막(116)이 형성된다. 그러나 제1 그루브(114)를 통해 노출된 소자 분리막(110)에서는 에피택시얼 성장이 이루어지지 않는다.
여기서, 단결정 박막(116)의 두께에 의해서 후속하여 형성되는 채널 영역의 두께가 결정되기 때문에 에피택시얼 공정의 조건들을 조절하여 단결정 박막(116)이 최적의 두께를 갖도록 조절하는 것이 바람직하다. 또한 이 단계에서 단결정 박막(116)의 양 측부에 제1 불순물과 반대 극성을 갖는 제2 불순물을 주입시킬 수 있다.
그리고 후속하여 형성되는 채널 영역은 단결정 박막(116) 중에서도 실리콘-게르마늄과 같은 격자 상수가 상대적으로 큰 물질을 포함하는 희생 단결정막(106)으로부터 성장하는 부분이기 때문에 채널 영역 역시 상대적으로 큰 격자 상수를 갖게 된다. 따라서 채널 영역의 전기적 신뢰도가 상대적으로 우수하다.
도 7을 참조하면, 단결정 박막(116) 상에 제1 게이트 절연막(118)을 형성한 다. 제1 게이트 절연막(118)은 단일막 구조를 가질 수 있다. 이와 다르게 제1 게이트 절연막(118)은 산화막-질화막-산화막을 포함하는 ONO막과 같은 다중막 구조를 가질 수 있다.
제1 게이트 절연막(118)은 통상의 열산화 공정을 수행하여 형성할 수도 있다. 이 경우, 제1 게이트 절연막(118)은 실리콘 산화물을 포함하며 제1 게이트 절연막(118)은 단결정 박막(116) 상에만 선택적으로 형성된다. 그리고 상술한 바와 같이 단결정 박막(116)의 두께는 후속하여 형성되는 채널 영역의 두께를 결정하기 때문에 과도하게 열산화 공정을 수행하여 단결정 박막(116)의 두께를 감소시키는 것은 바람직하지 않다.
이와 다르게, 제1 게이트 절연막(118)은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등과 같이 유전 상수가 실리콘 산화물의 유전 상수인 약 3.9보다 큰 고유전 물질을 증착시켜 형성할 수 있다. 이 경우, 제1 게이트 절연막(118)은 마스크막(112) 및 소자 분리막(110) 상에도 형성된다.
도 8을 참조하면, 제1 게이트 절연막(118) 상에 제1 게이트 전극(120)을 형성한다. 제1 게이트 전극(120)의 중앙부는 희생 단결정막(106)과 실질적으로 수평하게 대응한다. 제1 게이트 전극(120)의 하부는 제1 단결정막(104)과 실질적으로 수평하게 대응한다. 그리고 제1 게이트 전극(120)의 상부는 제2 단결정막(108)과 실질적으로 수평하게 대응한다.
제1 게이트 전극(120)은 금속이나 또는 불순물로 도핑되는 폴리 실리콘과 같은 도전성 물질을 사용하여 형성할 수 있다. 구체적으로 제1 게이트 절연막(118) 및 마스크막(112) 상에 도전성 물질을 증착하여 도전막을 형성한다. 그 후, 마스크막(112)이 노출될 때까지 도전막에 화학 기계적 연마 공정과 같은 평탄화 공정을 수행하여 제1 게이트 전극(120)을 형성한다.
도 9를 참조하면, 마스크막(112)을 식각하여 제2 단결정막(108) 및 소자 분리막(110)을 부분적으로 노출시키고 제2 방향으로 연장하는 제2 그루브(122)를 형성한다.
도 10을 참조하면, 제2 그루브(122)의 바닥면으로 노출되는 소자 분리막(110)의 부분을 식각하여 리세스(124)를 형성한다. 리세스(124)는 제2 그루브(122)와 연통하며 희생 단결정막(106)을 노출시킨다.
도 11을 참조하면, 리세스(124)를 통해서 희생 단결정막(106)을 선택적으로 제거한다. 상술한 바와 같이 제1 및 단결정막들(104, 108)은 실리콘을 포함하나 희생 단결정막(106)은 실리콘 게르마늄을 포함하기 때문에 희생 단결정막(106)만이 선택적으로 제거될 수 있다. 여기서, 희생 단결정막(106)은 습식 식각 공정에 의해서 제거될 수 있다.
도 12를 참조하면, 희생 단결정막(106)을 제거한 후 노출되는 전 표면에 제2 게이트 절연막(132)을 형성한다. 구체적으로 희생 단결정막(106)이 제거된 공간의 내면, 리세스(124)의 내면, 제2 그루브(122)의 내면 및 마스크막(112)의 상면에 제2 게이트 절연막(132)이 연속적으로 형성된다.
제2 게이트 절연막(132)은 제1 산화막(126), 질화막(128) 및 제2 산화막(130)을 포함한다. 일 예로, 제1 산화막(126), 질화막(128) 및 제2 산화막은 증 착 공정에 의해서 형성될 수 있다. 다른 예로, 제1 산화막(126)은 열산화 공정에 의해서 형성되고 질화막(128) 및 제2 산화막(130)은 증착 공정에 의해서 형성될 수 있다. 이 경우, 열산화 공정을 통해서 단결정 박막(116)의 두께가 과도하게 얇아지지 않도록 하는 것이 바람직하다.
도 13을 참조하면, 제2 게이트 절연막(132) 상에 도프트 폴리 실리콘 또는 금속과 같은 도전성 물질을 증착하여 도전막(134)을 형성한다. 여기서 도전막(134)은 희생 단결정막(106)이 제거된 공간, 리세스(124) 및 제2 그루브(122)를 채운다.
도 14를 참조하면, 도전막(134)을 식각하여 리세스(124) 및 제2 그루브(122)를 채우는 제2 게이트 전극(136)을 형성한다. 제2 게이트 전극(136)들은 제1 방향으로 서로 이격한다.
제1 단결정막(104) 및 제2 단결정막(108)에 도핑되는 제1 불순물은 상술한 공정들을 진행하는 과정에서 단결정 박막(116)까지 부분적으로 확산된다. 불순물의 확산은 통상의 반도체 장치를 제조할 때의 온도가 상대적으로 고온이기 때문에 필연적으로 발생한다.
따라서 도 14에 도시된 바와 같이, 제1 단결정막(104)에 포함된 제1 불순물이 단결정 박막(116)까지 부분적으로 확산하여 한 쌍의 제1 소스/드레인 영역(138)을 형성한다. 구체적으로 한 쌍의 제1 소스/드레인 영역(138)은 제1 게이트 절연막(118)과 접하며 실질적으로 수평하게 연장한다. 또한, 한 쌍의 제1 소스/드레인 영역(138)은 제1 게이트 절연막(118)의 하부와 실질적으로 수평하게 대응한다.
제2 단결정막(108)에 포함된 제1 불순물이 단결정 박막(116)까지 부분적으로 확산하여 한 쌍의 제2 소스/드레인 영역(140)을 형성한다. 구체적으로 한 쌍의 제2 소스/드레인 영역(140)은 제1 게이트 절연막(118)과 접하며 실질적으로 수평하게 연장한다. 또한, 한 쌍의 제2 소스/드레인 영역(140)은 제1 게이트 절연막(118)의 상부와 실질적으로 수평하게 대응한다.
한 쌍의 제1 소스/드레인 영역(138) 및 한 쌍의 제2 소스/드레인 영역(140)이 형성됨에 따라 한 쌍의 제1 소스/드레인 영역(138) 및 한 쌍의 제2 소스/드레인 영역(140) 사이에 위치하는 단결정 박막(116)의 부분들은 한 쌍의 채널 영역(142)이 된다.
구체적으로 한 쌍의 채널 영역(142)은 제1 게이트 절연막(118) 및 제2 게이트 절연막(132) 사이에서 실질적으로 수직하게 연장한다. 또한, 한 쌍의 채널 영역(142)은 제1 게이트 전극(120)의 중앙부 및 제2 게이트 전극(136)과 실질적으로 수평하게 대응한다.
실시예 2
도 15는 본 발명의 제2 실시예에 따른 불휘발성 메모리 장치를 나타내는 단면도이다.
도 15를 참조하면, 불휘발성 메모리 장치(200)는 제1 게이트 절연막(218), 제1 게이트 전극(220), 제2 게이트 절연막(232), 제2 게이트 전극(236), 제1 소스/드레인 영역(238), 한 쌍의 제2 소스/드레인 영역(240) 및 한 쌍의 채널 영역(242)을 포함한다.
불휘발성 메모리 장치(200)는 제1 소스/드레인 영역(238)을 제외하고 도 1에 도시된 불휘발성 메모리 장치(100)와 실질적으로 동일하다. 따라서 반복되는 설명은 제외한다.
제1 소스/드레인 영역(238)은 제1 게이트 전극(220)의 하부와 수평하게 대응한다. 또한, 제1 소스/드레인 영역(238)은 제1 게이트 절연막(218)과 접하며 제1 게이트 전극(220)의 아래쪽을 지나도록 실질적으로 수평하게 연장한다.
제1 소스/드레인 영역(238)은 채널 영역(242)에 도핑되는 불순물과 극성이 다른 불순물이 도핑될 수 있다. 일 예로, 채널 영역(242)에 N형 불순물이 도핑된 경우, 제1 소스/드레인 영역(238)에는 P형 불순물이 도핑될 수 있다. 다른 예로, 채널 영역(242)에 P형 불순물이 도핑된 경우, 제1 소스/드레인 영역(238)에는 N형 불순물이 도핑될 수 있다.
이하, 도 15에 도시된 불휘발성 메모리 장치(200)를 제조하는 방법을 설명하도록 한다.
도 16 내지 18은 도 15에 도시된 불휘발성 메모리 장치(200)를 제조하는 방법을 설명하기 위한 단면도들이다.
도 16을 참조하면, 도 2 내지 4에서 설명된 공정들과 실질적으로 동일한 공정들을 수행하여 액티브 영역 및 소자 분리막(210) 상에 제1 방향과 실질적으로 수직인 제2 방향으로 연장하는 마스크막(212)을 형성한다.
도 17을 참조하면, 마스크막(212)을 식각 마스크로 사용하여 액티브 영역 및 소자 분리막(210)을 식각한다. 따라서 액티브 영역 및 소자 분리막(210)에는 제2 방향으로 연장하는 제1 그루브(214)가 형성된다.
여기서, 제1 그루브(214)의 바닥면은 제1 단결정막(204)의 하면보다 높다. 따라서 제1 그루브(214)의 양 측면은 제1 단결정막(204), 희생 단결정막(206) 및 제2 단결정막(208)을 노출시키며 제1 그루브(214)의 바닥면은 제1 단결정막(204)을 노출시킨다.
도 18을 참조하면, 도 6 내지 14에서 설명된 공정들과 실질적으로 동일한 공정들을 수행한다. 따라서, 제1 소스/드레인 영역(238), 제1 게이트 전극(220), 제1 게이트 절연막(218), 한 쌍의 제2 소스/드레인 영역(240), 한 쌍의 채널 영역(242), 제2 게이트 절연막(232), 제2 게이트 전극(236)을 포함하는 불휘발성 메모리 장치(200)가 형성된다.
제3 실시예
도 19는 본 발명의 제3 실시예에 따른 불휘발성 메모리 장치를 나타내는 단면도이다.
도 19를 참조하면, 불휘발성 메모리 장치(300)는 제1 게이트 절연막(318), 제1 게이트 전극(320), 제2 게이트 절연막(332), 제2 게이트 전극(336), 한 쌍의 제1 소스/드레인 영역(338), 한 쌍의 제2 소스/드레인 영역(340), 한 쌍의 채널 영역(342) 및 절연막(317)을 포함한다.
불휘발성 메모리 장치(300)는 절연막(317)을 제외하고 도 1에서 설명된 불휘발성 메모리 장치(100)와 실질적으로 동일하다. 따라서 반복되는 설명은 제외한다.
절연막(317)은 실리콘 질화물 또는 실리콘 산화물과 같은 절연성 물질을 포함할 수 있으며 제2 방향으로 연장한다. 또한, 절연막(317)은 제1 게이트 전극(320)의 아래에 위치하며 한 쌍의 제1 소스/드레인 영역(338)과 실질적으로 수평하게 접한다.
여기서, 불휘발성 메모리 장치(300)는 한 쌍의 제1 소스/드레인 영역(338) 대신에 도 15에 도시된 바와 같이 절연막(317)의 아래를 지나면서 연장하는 제1 소스/드레인 영역이 채용될 수도 있다.
이하, 도 19에 설명된 불휘발성 메모리 장치(300)를 형성하는 방법을 설명하도록 한다.
도 20 내지 22는 도 19에 도시된 불휘발성 메모리 장치(300)를 형성하는 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 도 2 내지 6에서 설명된 공정들과 실질적으로 동일한 공정들을 수행하여 단결정 박막(316)을 형성한다.
도 21을 참조하면, 단결정 박막(316) 및 소자 분리막(310) 상에 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 증착한 후 에치백 공정과 같은 식각 공정을 수행하여 절연막(311)을 형성한다. 여기서, 절연막(311)은 제1 단결정막(304)과 실질적으로 수평하게 대응한다. 또한, 절연막(311)은 단결정 박막(316) 및 소자 분리막(310) 상에서 제2 방향으로 연장한다.
도 22를 참조하면, 도 7 내지 14에서 설명된 공정들과 실질적으로 동일한 공정들을 수행하여 제1 게이트 절연막(318), 제1 게이트 전극(320), 제2 게이트 절연 막(332), 제2 게이트 전극(336), 한 쌍의 제1 소스/드레인 영역(338), 한 쌍의 제2 소스/드레인 영역(340), 한 쌍의 채널 영역(342) 및 절연막(317)을 포함하는 불휘발성 메모리 장치(300)를 제조한다.
실시예 4
도 23은 본 발명의 제4 실시예에 따른 불휘발성 메모리 장치(400)를 나타내는 단면도이다.
도 23을 참조하면, 불휘발성 메모리 장치(400)는 제1 게이트 절연막(418), 제1 게이트 전극(420), 제2 게이트 절연막(432), 제2 게이트 전극(436), 한 쌍의 제1 소스/드레인 영역(438), 한 쌍의 제2 소스/드레인 영역(440), 한 쌍의 채널 영역(442) 및 층간 단결정막(405)을 포함한다.
불휘발성 메모리 장치(400)는 제2 게이트 전극(436), 제2 게이트 절연막(432) 및 층간 단결정막(405)을 제외하고 도 1에 도시된 불휘발성 메모리 장치(100)와 실질적으로 동일하다. 따라서 반복되는 설명은 제외한다.
제2 게이트 전극(436)은 하부(436a), 상부(436b) 및 연결부(436c)로 구분될 수 있다. 하부(436a) 및 상부(436b)는 액티브 영역 내에서는 수직하게 이격한다. 그러나 하부(436a) 및 상부(436b)는 소자 분리막(410)이 형성되는 필드 영역에서는 실질적으로 수직하게 연장하는 연결부(436c)에 의해서 서로 연결된다. 제2 게이트 전극(436)은 액티브 영역이 연장하는 제1 방향과 실질적으로 수직하는 제2 방향으로 연장한다.
제2 게이트 절연막(432)은 제2 게이트 전극(436)의 외면을 감싸는 형상을 갖는다. 또한, 제2 게이트 절연막(432)은 제1 산화막(426), 질화막(428) 및 제2 산화막(430)을 포함하는 ONO막이다.
제2 게이트 절연막(432)으로 둘러싸인 제2 게이트 전극(436)의 하부(436a) 및 상부(436b)의 사이에는 층간 단결정막(405)이 형성된다. 층간 단결정막(405)을 형성함으로써 채널 영역(442)의 길이를 충분하게 확보할 수 있다. 층간 단결정막(405)은 채널 영역(442)과 실질적으로 수평하게 연결되며 단결정 상태의 실리콘을 포함한다.
여기서, 불휘발성 메모리 장치(400)는 한 쌍의 제1 소스/드레인 영역(438) 대신에 도 15에 도시된 바와 같이 제1 게이트 전극의 아래를 지나면서 연장하는 제1 소스/드레인 영역을 채용할 수도 있다.
또한, 불휘발성 메모리 장치(400)는 도 19에 도시된 바와 같이 제1 게이트 전극의 아래에 위치하며 한 쌍의 제1 소스/드레인 영역과 실질적으로 수평하게 접하는 절연막을 더 포함할 수도 있다.
이하, 도 23에 도시된 불휘발성 메모리 장치(400)를 제조하는 방법을 설명하도록 한다.
도 24 내지 27은 도 23에 도시된 불휘발성 메모리 장치(400)를 제조하는 방법을 설명하기 위한 단면도들이다.
도 24를 참조하면, 실리콘 기판(402)에 제1 단결정막(404), 하부 희생 단결정막(406a), 층간 단결정막(405), 상부 희생 단결정막(406a) 및 제2 단결정막(408) 을 순차적으로 형성한다. 제1 및 2 단결정막들(404, 408)은 실리콘을 포함하며 제1 불순물로 도핑된다. 하부 및 상부 희생 단결정막들(406a, 406b)은 실리콘-게르마늄과 같이 실리콘과는 다르나 실리콘으로부터 에피택시얼 성장이 가능한 물질을 포함할 수 있다. 층간 단결정막(405)은 실리콘을 포함할 수 있다.
제1 단결정막(404)은 실리콘 기판(402)의 표면부에 제1 불순물을 도핑시켜 형성할 수 있다. 하부 희생 단결정막(406a)은 제1 단결정막(404)을 시드로 사용하는 에피택시얼 공정을 통해서 형성될 수 있다. 층간 단결정막(405)은 하부 단결정막(404a)을 시드로 사용하는 에피택시얼 공정을 통해서 형성될 수 있다. 상부 희생 단결정막(406b)은 층간 단결정막(405)을 시드로 사용하는 에피택시얼 공정을 통해서 형성될 수 있다. 제2 단결정막(408)은 상부 희생 단결정막(406b)을 시드로 사용하는 에피택시얼 공정을 통해서 형성될 수 있다.
이어서, 제2 단결정막(408), 상부 희생 단결정막(406b), 층간 단결정막(405), 하부 희생 단결정막(406a), 제1 단결정막(404) 및 실리콘 기판(402)을 식각하여 트렌치를 형성한다. 여기서, 트렌치의 바닥면은 제1 단결정막(404)의 하면보다 실질적으로 낮다.
트렌치에 실리콘 산화물을 매립하여 소자 분리막(410)을 형성한다. 따라서 소자 분리막(410)에 의해서 둘러싸이고 제1 방향으로 연장하는 액티브 영역이 형성된다.
도 25를 참조하면, 도 4 내지 11에서 설명된 공정들과 실질적으로 동일한 공정들을 수행한다. 따라서, 제2 그루브(522) 및 리세스(524)를 통하여 하부 희생 단 결정막(406a) 및 상부 희생 단결정막(406b)이 제거된다.
도 26을 참조하면, 하부 희생 단결정막(406a) 및 상부 희생 단결정막(406b)이 제거되면서 노출된 소자 분리막(410)에 습식 식각 공정과 같은 식각 공정을 수행한다. 따라서 노출된 소자 분리막(410)을 제거함으로서 하부 희생 단결정막(406a) 및 상부 희생 단결정막(406b)이 제거된 공간의 크기가 증가하게 된다.
도 27을 참조하면, 도 12 내지 14에서 수행된 공정들과 실질적으로 동일한 공정들을 수행하여 제1 게이트 절연막(518), 제1 게이트 전극(520), 제2 게이트 절연막(532), 제2 게이트 전극(536), 한 쌍의 제1 소스/드레인 영역(538), 한 쌍의 제2 소스/드레인 영역(540), 한 쌍의 채널 영역(542) 및 층간 단결정막(505)을 포함하는 불휘발성 메모리 장치(500)를 형성한다.
본 발명에 따르면, 제2 게이트 절연막은 ONO막이기 때문에 질화막의 차지 트랩 특성을 이용하여 비휘발성 메모리 장치를 구현할 수 있다. 또한, 제1 게이트 전극을 통해서 ONO막에 축적되는 전하들을 쉽게 제거할 수 있어 비휘발성 메모리 장치의 소거(erase)동작 특성을 향상시킬 수 있다는 장점이 있다.
상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 게이트 전극;
    상기 제1 게이트 전극의 양 측면 상에 형성되는 제1 게이트 절연막;
    상기 제1 게이트 전극의 중앙부와 실질적으로 수평하게 대응하고 상기 제1 게이트 절연막과 접하면서 실질적으로 수직하게 연장하는 한 쌍의 채널 영역;
    상기 제1 게이트 전극의 하부와 실질적으로 수평하게 대응하고 상기 제1 게이트 절연막과 접하는 한 쌍의 제1 소스/드레인 영역;
    상기 제1 게이트 전극의 상부와 실질적으로 수평하게 대응하고 상기 제1 게이트 절연막과 접하는 한 쌍의 제2 소스/드레인 영역;
    상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역의 사이에 위치하고 상기 채널 영역과 실질적으로 수평하게 인접하는 제2 게이트 전극; 및
    상기 제2 게이트 전극을 감싸며 ONO막인 제2 게이트 절연막을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 제1 및 2 소스/드레인 영역들은 제1 불순물을 포함하고, 상기 채널 영역은 상기 제1 불순물과 서로 다른 극성을 갖는 제2 불순물을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 한 쌍의 제1 소스/드레인 영역은 상기 제1 게이트 전극의 아래에서 서로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서, 상기 제1 게이트 전극의 아래에 위치하는 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서, 상기 채널 영역과 실질적으로 수직하게 연결되는 층간 단결정막을 더 포함하고,
    상기 제2 게이트 전극은 상기 층간 단결정막을 감싸는 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 5 항에 있어서, 상기 제2 게이트 전극은 상기 층간 단결정막의 위쪽에 위치하는 상부, 상기 층간 단결정막의 아래쪽에 위치하는 하부 및 상기 층간 단결정막의 측부에 위치하여 상기 상부 및 상기 하부를 연결하는 연결부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 기판에 제1 단결정막, 희생 단결정막 및 제2 단결정막을 순차적으로 형성하는 단계;
    상기 제1 단결정막, 상기 희생 단결정막 및 상기 제2 단결정막을 노출시키는 양 측면을 갖는 그루브를 형성하는 단계;
    상기 그루브의 내면에 균일한 두께의 단결정 박막을 형성하는 단계;
    상기 단결정 박막 상에 균일한 두께의 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 상기 그루브를 채우도록 제1 게이트 전극을 형성하는 단계;
    상기 희생 단결정막을 제거하는 단계;
    상기 희생 단결정막이 제거된 공간의 내면에 균일한 두께의 ONO막을 형성하는 단계; 및
    상기 ONO막 상에 상기 희생 단결정막이 제거된 공간을 채우도록 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 7 항에 있어서, 상기 제1 및 2 단결정막들은 제1 불순물로 도핑되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 단결정 박막은 상기 제1 불순물과 반대인 극성을 갖는 제2 불순물로 도핑되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제 7 항에 있어서, 상기 제1 단결정막으로 기판의 표면부가 사용되고,
    상기 희생 단결정막, 상기 제2 단결정막 및 상기 단결정 박막은 에피택시얼 성장법에 의해서 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제 7 항에 있어서, 상기 제1 게이트 절연막을 형성하기 전에 상기 단결정 박막 상에 상기 제1 단결정막과 실질적으로 수평하게 대응하는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 절연막을 형성하는 단계는 상기 단결정 박막 상에 상기 그루브를 매립하도록 절연성 물질을 증착하여 예비 절연막을 형성하는 단계; 및
    상기 예비 절연막을 식각하여 상기 예비 절연막의 높이를 낮추는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제 7 항에 있어서, 상기 그루브의 바닥면에는 상기 제1 단결정막이 노출되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 기판에 순차적으로 적층된 제1 단결정막, 하부 희생 단결정막, 층간 단결정막, 상부 희생 단결정막 및 제2 단결정막을 포함하고, 소자 분리막으로 둘러싸인 액티브 영역을 형성하는 단계;
    상기 액티브 영역 및 상기 소자 분리막에 상기 제1 단결정막, 상기 하부 희생 단결정막, 상기 층간 단결정막, 상기 상부 희생 단결정막 및 상기 제2 단결정막을 노출시키는 양 측면을 갖는 그루브를 형성하는 단계;
    상기 그루브의 내면에 균일한 두께의 단결정 박막을 형성하는 단계;
    상기 단결정 박막 상에 균일한 두께의 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 상기 그루브를 채우도록 제1 게이트 전극을 형성하는 단계;
    상기 소자분리막에 상기 제1 및 2 희생 단결정막들을 노출시키는 리세스를 형성하는 단계;
    상기 리세스를 통해 상기 제1 및 2 희생 단결정막들을 제거하는 단계; 및
    상기 소자분리막에 습식 식각 공정을 수행하여 상기 제1 및 2 희생 단결정막들이 제거된 공간을 확장시키는 단계;
    상기 제1 및 2 희생 단결정막들이 제거된 공간의 내면에 균일한 두께의 ONO막을 형성하는 단계; 및
    상기 ONO막 상에 상기 제1 및 2 희생 단결정막들이 제거된 공간을 채우는 제2 게이트 전극을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  15. 제 14 항에 있어서, 상기 제1 및 2 단결정막들은 제1 불순물로 도핑되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서, 상기 단결정 박막은 상기 제1 불순물과 반대인 극성을 갖는 제2 불순물로 도핑되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 제 7 항에 있어서, 상기 제1 단결정막으로 기판의 표면부가 사용되고,
    상기 상부 희생 단결정막, 상기 층간 단결정막, 상기 상부 단결정막, 상기 제2 단결정막 및 상기 단결정 박막은 에피택시얼 성장법에 의해서 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 제 7 항에 있어서, 상기 제1 게이트 절연막을 형성하기 전에 상기 단결정 박막 상에 상기 제1 단결정막과 실질적으로 수평하게 대응하는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서, 상기 절연막을 형성하는 단계는 상기 단결정 박막 상에 상기 그루브를 매립하도록 절연성 물질을 증착하여 예비 절연막을 형성하는 단계; 및
    상기 예비 절연막을 식각하여 상기 예비 절연막의 높이를 낮추는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  20. 제 7 항에 있어서, 상기 그루브의 바닥면에는 상기 제1 단결정막이 노출되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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