JP4093965B2 - メモリセルを製作する方法 - Google Patents

Description

本発明は、ＮＲＯＭメモリセルを製作する方法に関する。

Ｂ．Ｅｉｔａｎらによる「ＮＲＯＭ：Ａ Ｎｏｖｅｌ Ｌｏｃａｌｉｚｅｄ Ｔｒａｐｐｉｎｇ，２−Ｂｉｔ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ」（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ ２１、５４３〜５４５ページ、２０００年）と称される開示において、チャネル領域と、ワード線の構成要素をなすゲート電極との間に酸化物−窒化物−酸化物層シーケンスが記憶媒体として存在する不揮発性メモリセルが記載される。このメモリセルは、「チャネルホットエレクトロン注入（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）」によってプログラムされ、「トンネリングエンハンストホットホール注入（ｔｕｎｎｅｌｉｎｇ ｅｎｈａｎｃｅｄ ｈｏｔ ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ）」によって消去される。プログラムする場合、記憶層の窒化物層で電荷キャリアが捕獲（トラップ）される。このコンポーネントは、それぞれ、ソースまたはドレインからチャネル領域への遷移で格納される２ビットのメモリ容量を有する。

このメモリセルは、格納するためにドレインおよびゲートへの比較的高い電圧を必要とする。これによって、短いチャネル長のトランジスタが形成された場合、いわゆるトランジスタのパンチスルーの場合のパンチスルーはそれほど強く現れない。

本発明の課題は、チャネル長が短縮され、かつ、必要面積が縮小されたＮＲＯＭセルが機能可能に形成され得る方法を提示することである。

この課題は、請求項１または２の特徴を有するメモリセルを製作する方法で解決される。改良点は、従属請求項から明らかになる。

提示された方法では、ＮＲＯＭメモリセルは、半導体材料にエッチングされたトレンチ内に設けられる。ソースおよびドレイン用のドーパントが注入される前に、酸化物層間の窒化物層からなる記憶層がトレンチ壁に付与されることが好ましい。このようにして、記憶層を製作する際に、コンポーネントにかかる高い温度負荷がソースおよびドレインの注入領域に損傷をもたらさないようにすることが達成される。これは、関連するドーパントが、後から導入されるためである。従って、ソースドレイン領域の接合として、非常に急峻なｐｎ遷移が取得される。ソースドレイン領域とチャネル領域との間の正確な遷移は、「チャネルホットエレクトロン（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎｓ）」で効果的にプログラムするために必要である。

メモリセルフィールドのワード線の構成要素であることが好ましい、メモリトランジスタのゲート電極の電気端子は、この導体をソースドレイン領域から分離する絶縁層の上に導かれる。この方法の第１の実施形態では、この絶縁層は、半導体材料の上部層部分と置換され、第２の実施例では、ゲート電極は、半導体材料上に上方に向かって高く突き出すように形成され、ここで、半導体材料上に設けられた補助層が用いられる。しかしながら、この第２の実施例では、メモリセル領域と、駆動周辺部領域との間に段差が生じる。

以下において、図１〜図８を用いて製作方法の例をより詳細に記載する。

第１の実施例では、まず、半導体ボディまたは半導体層構造の上面上に、例えば、窒化物等のハードマスクが付与される。このハードマスクを用いて、セルフィールドが確定される。その後、フォトマスク技術により、トレンチが製作されるべき領域にウィンドウを有するマスクが形成される。このマスクを用いて、少なくとも１つのトレンチが半導体材料にエッチングされ、好ましくは、メモリセルフィールドを形成するために、互いに平行に整列した複数のトレンチがエッチングされる。フォトレジストは除去される。

図１は、半導体ボディ１の部分を断面図で示し、ここで、参照符号Ｔの領域に２つのトレンチが製作されている。その後、トレンチ壁には記憶層が付与される。記憶層は、第１の酸化物層２と、実際のメモリ媒体として提供される窒化物層３と、第２の酸化物層４とを備えることが好ましい。トレンチ内には、ゲート電極５用に提供された、好ましくはポリシリコンである材料が堆積される。この材料は、図１に示された高さにまでエッチバックされる。ハードマスクは除去される。

その後、好ましくは窒化物である被覆層が堆積される。この被覆層は、図１に示された被覆層の部分を残して除去される。これは、被覆層が窒化物である場合、ＣＭＰ（化学的機械的研磨）を用いて行われることが好ましい。このようにして、ゲート電極５の材料が被覆された後で、トレンチ間の領域の好ましくはシリコンである半導体材料が、所定の深さにまで除去される。その後、充填されたトレンチの両側にスペーサが製作され、トレンチ間に存在する半導体材料に、ソースドレイン領域用に提供されるドーパントが注入される。半導体ボディは、ｐ導電型の基本ドーピングを有することが好ましい。この場合、ｎ^＋導電型のドーパントの注入が行われる。

図２は、スペーサ８、および注入によって製作されたソースドレイン領域７を有する構造を示す。続いて、この領域のシリサイド化が行われる。その後、絶縁層９が製作され、これは、ＴＥＯＳの付与、および、これに続くＣＭＰをにより、それ自体公知の方法で行われ得る。

メモリセルフィールドを形成する場合、格子に配列された複数のメモリセルが製作され、そのために、トレンチの縦方向に対して横方向にゲート電極が規則的な間隔で中断される。トレンチの縦方向に、形成されるべきメモリセル間に位置する領域において、さらなるフォトマスク技術により、被覆層６の関連した部分およびゲート電極５の材料が除去される。フォトレジストが除去された後に、図３に示された構造に対応するこれらの領域は、同様に、絶縁材料１０で、好ましくは、同様に、ＴＥＯＳの堆積およびＣＭＰによって充填される。図２および図３に示される構造は、コンポーネントの断面図に対応し、図面の紙面の前後に規則的な間隔で連続する。

図４に対応して、残ったゲート電極５の上にワード線１１が設けられ、かつ構造化され得る。そのために提供された材料は、好ましくは、タングステンであり得、これは、ゲート電極のポリシリコン上にサリサイド化される。

これに代わる実施例では、図５によると、まず、半導体ボディ１または半導体層構造の上面上に、例えば、パッド窒化物であり得る補助層１２が設けられる。これに続いて、フォトマスク技術により、トレンチが製作されるべき領域に開口部を有するマスクが製作される。図５に参照符号Ｔで示された領域において、補助層１２が除去される。これに続いて、フォトレジストが除去される。その後、補助層１２の残りの部分をマスクとして用いて、半導体材料にトレンチがエッチングされる。その後、トレンチ壁に、ここでも、第１の酸化物層２と第２の酸化物層４との間の窒化物層３であることが好ましい記憶層が付与される。図５の説明に対応して、ここでもポリシリコンであることが好ましいゲート電極１５用に提供された材料がトレンチ内に導入され、場合によっては、表面上で除去され、平坦化される。その後、補助層１２は、メモリフィールドが製作される領域で除去され、これは、再び、適切なフォトマスク技術を用いて行われる。

フォトレジストを除去した後に、図６に示されたスペーサ８は、それ自体公知の方法で、好ましくは、適切な材料を等方的に堆積および異方的にエッチバックすることによって行われる。必要に応じてシリサイド化されるソースドレイン領域７にドーパントが注入される。その後、絶縁層９が設けられ、これは、ここでも、ＴＥＯＳの堆積、およびこれに続くＣＭＰによって行われ得る。従って、図６に示される構造が生成される。メモリセルフィールドを形成する場合、ゲート電極１５の材料は、トレンチの縦方向に、それぞれ個々のメモリセル間で除去され、かつ、絶縁材料によって、好ましくは、ＴＥＯＳの堆積と置換される。しかしながら、このメモリセル間に位置する領域における構造は、参照符号１５が提供された領域における材料を例外として、図６に描出される構造に対応し、従って、ここでは、さらなる図が省略される。図面の紙面の前後に規則的な間隔を置いたゲート電極１５の材料のみが絶縁材料と置換される。

図７は、ゲート電極１５の電気端子が設けられた後のメモリセルフィールドの構造を示す。この例でも、好ましくはタングステンであるワード線１３が設けられ、並行するストリップで構造化される。

図８は、メモリセルのレイアウトを模式的上面図で示す。ここで、互いに平行に延びるワード線ＷＬ、およびこれに対して垂直に延びるビット線ＢＬの整列が示される。ビット線は、個々のメモリセルのソースドレイン領域７の点線の領域で形成されるが、トレンチの縦方向に中断されない。示された上面図における領域は、絶縁層９の下に隠れているので、その境界は、隠れた輪郭として破線で示される。ワード線のストリップ形状の導体１１／１３は、上面上に位置する。ストリップ形状の導体の下に、側方の境界が同じ個々のメモリセルのそれぞれのゲート電極が位置する。トレンチ内で、ワード線間でゲート電極の材料が絶縁材料１０と置換される。

斜線の隆起領域１４は、各メモリセル内の両側でプログラミングができるようにするために利用可能である。この領域１４において、ソースドレイン領域７とそれぞれのチャネル領域との間のｐｎ遷移で、メモリセルにプログラミングする場合、メモリセルシーケンスの窒化物層３に電荷キャリアが注入される。従って、原則的に、少なくともｐｎ遷移のこの領域において窒化物層が存在するならば十分である。

個々のメモリセルにおいて、点線領域７の、図における関連するトレンチの左側がドレイン、そして、図における関連するトレンチの右側がソースと呼ばれる場合、メモリセルのプログラミングは、左側で、ドレインに５ボルト、コントロールゲートに１０ボルト、およびソースに０ボルトの典型的な電圧を印加することによって行われ得る。右側でプログラミングする場合、ソースおよびドレインへの電圧は、交換され得る。セルを消去するために、ソースおよびドレインは、典型的には、それぞれ５ボルトが印加され、コントロールゲートには−５ボルトが印加される。左側のメモリ内容を読み出すことによって、ドレイン領域に典型的には０ボルトの電圧、コントロールゲートに２ボルト、およびソースに１．２ボルトが印加される。右側に存在するメモリ内容を読み出すために、ソースおよびドレインの電圧が交換される。

図１は、製作方法の第１の実施例における中間生成物の断面図を示す。 図２は、製作方法の第１の実施例における中間生成物の断面図を示す。 図３は、製作方法の第１の実施例における中間生成物の断面図を示す。 図４は、製作方法の第１の実施例における中間生成物の断面図を示す。 図５は、製作方法の第２の実施例における中間生成物の断面図を示す。 図６は、製作方法の第２の実施例における中間生成物の断面図を示す 図７は、製作方法の第２の実施例における中間生成物の断面図を示す 図８は、メモリセルフィールドのレイアウトを上面図で示す。

符号の説明

１ 半導体ボディ
２ 第１の酸化物層
３ 窒化物層
４ 第２の酸化物層
５ ゲート電極
６ 被覆層
７ ソースドレイン領域
８ スペーサ
９ 絶縁層
１０ 絶縁材料
１１ ワード線
１２ 補助層
１３ ワード線
１４ 隆起領域
１５ ゲート電極

Claims (4)

1. メモリセルを製作する方法であって、半導体ボディ（１）または半導体層構造の上面で、ドーピングされたソースドレイン領域（７）間に提供されたチャネル領域にわたって、電荷キャリアをトラップすることによってプログラミングするために形成された記憶層（２、３、４）と、該半導体ボディまたは該半導体層構造を構成する半導体材料から電気的に絶縁されたゲート電極（５）とが製作され、
   該方法は、
   該上面に、一方向に延びている少なくとも１つのトレンチを製作することと、
   少なくとも該製作されるべきソースドレイン領域（７）と境界を接する該トレンチ壁の部分に、該記憶層（２、３、４）を提供することと、
   該ゲート電極（５）用に提供された材料を該トレンチ内に堆積することと、
   該ゲート電極（５）を被覆し、該トレンチの両側で該半導体材料を所定の深さにまで除去し、該ソースドレイン領域（７）を形成するためにドーパントを注入することと、
   絶縁層（９）を該ソースドレイン領域（７）上に提供し、該ゲート電極（５）の電気端子を製作することと
   を包含する、方法。
2. メモリセルを製作する方法であって、半導体ボディ（１）または半導体層構造の上面で、ドーピングされたソースドレイン領域（７）間に提供されたチャネル領域にわたって、電荷キャリアをトラップすることによってプログラミングするために形成された記憶層（２、３、４）と、該半導体ボディまたは該半導体層構造を構成する半導体材料から電気的に絶縁されたゲート電極（１５）とが製作され、
   該方法は、
   該上面上に補助層（１２）を提供することと、
   該補助層および該補助層の下に位置する該半導体材料に、一方向に延びている少なくとも１つのトレンチを製作することと、
   少なくとも該製作されるべきソースドレイン領域（７）と境界を接する該トレンチ壁の部分に、該記憶層（２、３、４）を提供することと
   該ゲート電極（１５）用に提供された材料を該トレンチ内に堆積することと、
   該補助層を除去し、該トレンチの両側に該ソースドレイン領域（７）を形成するためにドーパントを注入することと、
   絶縁層（９）を該ソースドレイン領域（７）上に提供し、該ゲート電極（１５）の電気端子を製作することと
   を包含する、方法。
3. メモリセルアレイが製作され、
   前記ソースドレイン領域（７）がビット線として提供され、
   前記ゲート電極の前記電気端子がワード線として形成される、請求項１または２に記載の方法。
4. 前記記憶層（２、３、４）が、酸化物−窒化物−酸化物層シーケンスとして設けられる、請求項１〜３のいずれか一項に記載の方法。

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