CN112820731A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN112820731A
CN112820731A CN202011283776.0A CN202011283776A CN112820731A CN 112820731 A CN112820731 A CN 112820731A CN 202011283776 A CN202011283776 A CN 202011283776A CN 112820731 A CN112820731 A CN 112820731A
Authority
CN
China
Prior art keywords
layer
gate
charge storage
dielectric
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011283776.0A
Other languages
English (en)
Inventor
沈善一
李洙衡
林泰洙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112820731A publication Critical patent/CN112820731A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种半导体器件，该半导体器件包括：栅极层，在垂直于衬底的上表面的第一方向上堆叠在衬底上；以及沟道结构，穿透栅极层并在第一方向上延伸，每个沟道结构包括分别在栅极层的侧表面上并在第一方向上彼此间隔开的第一电介质层、分别在第一电介质层的侧表面上并在第一方向上彼此间隔开的电荷存储层、垂直于衬底延伸以与电荷存储层的侧表面一致的第二电介质层、以及垂直延伸的沟道层，并且每个第一电介质层在第一方向上具有第一最大长度，每个电荷存储层在第一方向上具有大于第一最大长度的第二最大长度。

Description

半导体器件
技术领域
示例实施方式涉及半导体器件。
背景技术
半导体器件可能被需要具有减小的体积并处理高容量数据。因此，可能必须提高这样的半导体器件中包括的半导体元件的集成密度。作为改善半导体器件的集成密度的一种方法，已经提出了具有垂直晶体管结构而不是一般的平面晶体管结构的半导体器件。
发明内容
根据一示例实施方式，一种半导体器件包括：栅极层，在垂直于衬底的上表面的第一方向上堆叠在衬底上并彼此间隔开；层间绝缘层，在衬底上与栅极层交替地堆叠；沟道结构，穿透栅极层并在第一方向上延伸，每个沟道结构包括分别设置在栅极层的侧表面上并在第一方向上彼此间隔开的第一电介质层、分别设置在第一电介质层的侧表面上并在第一方向上彼此间隔开的电荷存储层、垂直于衬底延伸以与电荷存储层的侧表面一致的第二电介质层、以及在第二电介质层的侧表面上垂直于衬底延伸的沟道层，每个第一电介质层在第一方向上具有第一最大长度，并且每个电荷存储层在第一方向上具有大于第一最大长度的第二最大长度。
根据一示例实施方式，一种半导体器件包括：栅极层，垂直堆叠在衬底上并彼此间隔开；层间绝缘层，在衬底上与栅极层交替地堆叠；以及沟道结构，每个沟道结构包括填充沟道孔并从栅极层的侧表面顺序堆叠的第一电介质层、第一电荷存储层、第二电介质层和沟道层，该沟道孔穿透栅极层并垂直于衬底延伸，第一电介质层在彼此垂直相邻的栅极层之间彼此分离，第一电荷存储层在彼此垂直相邻的栅极层之间彼此分离，第一电介质层设置在栅极层的侧表面上以使得第一电介质层不延伸到层间绝缘层的侧表面，第一电介质层具有分别朝向沟道层突出并弯曲的圆化表面，第一电荷存储层设置在第一电介质层的圆化表面的一部分上。
根据一示例实施方式，一种半导体器件包括：栅极层，垂直堆叠在衬底上并彼此间隔开；层间绝缘层，在衬底上与栅极层交替地堆叠；沟道层，穿透栅极层并垂直于衬底的上表面延伸；第一电介质层，在栅极层和沟道层之间分别设置在栅极层的侧表面上；电荷存储层，在第一电介质层和沟道层之间分别设置在第一电介质层的侧表面上；以及第二电介质层，设置在电荷存储层和沟道层之间，并且第一电介质层的至少一部分与第二电介质层接触。
附图说明
通过参考附图详细描述示例性实施方式，特征对于本领域技术人员将变得明显，在附图中：
图1是示出根据一示例实施方式的半导体器件的示意性平面图；
图2是示出根据一示例实施方式的半导体器件的示意性剖视图；
图3A和图3B是示出根据一示例实施方式的半导体器件的一部分的示意性放大图；
图4A至图4C是示出根据一示例实施方式的半导体器件的一部分的示意性放大图；
图5A和图5B分别是示出根据一示例实施方式的半导体器件的示意性剖视图和示出半导体器件的一部分的示意性放大图；
图6A和图6B分别是示出根据一示例实施方式的半导体器件的示意性剖视图和示出半导体器件的一部分的示意性放大图；
图7A和图7B分别是示出根据一示例实施方式的半导体器件的示意性剖视图和示出半导体器件的一部分的示意性放大图；
图8A和8B是示出根据一示例实施方式的半导体器件的一部分的示意性放大图；
图9是示出根据一示例实施方式的半导体器件的示意性剖视图；
图10是示出根据一示例实施方式的半导体器件的示意性剖视图；
图11是示出根据一示例实施方式的半导体器件的示意性剖视图；
图12A至图12I是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图；
图13A和图13B是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图；
图14A和图14B是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图；
图15A和图15B是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图；
图16A至图16D是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图；
图17A至图17E是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图；
图18A至图18E是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图；以及
图19A至图19F是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图。
具体实施方式
图1是示出根据一示例实施方式的半导体器件的示意性平面图。图2是沿图1中的线I'-I'的示意性剖视图。图3A和图3B是图2中的区域“A”的示意性放大剖视图。
参照图1至图3A，半导体器件100可以包括：衬底101；垂直堆叠在衬底101上并且例如沿着Z方向彼此间隔开的栅极层130；与栅极层130交替堆叠的层间绝缘层120；以及具有沟道层140的沟道结构CH，该沟道层140穿透栅极层130以在垂直于衬底101的上表面的方向上(例如沿着Z方向)延伸。交替的层间绝缘层120和栅极层130限定堆叠结构GS，并且分隔区域SR可以例如沿着Z方向穿透层间绝缘层120和栅极层130的堆叠结构GS。
每个沟道结构CH可以包括：第一电介质层142，设置在栅极层130的侧表面上并且在垂直于衬底101的上表面的Z方向上彼此间隔开；电荷存储层144，分别设置在第一电介质层142的侧表面上，并且在Z方向上彼此间隔开；第二电介质层146，在Z方向上延伸以与电荷存储层144的侧表面一致；以及沟道层140，在第二电介质层146的侧表面上在Z方向上延伸。半导体器件100可以进一步包括：设置在衬底101和层间绝缘层120之间的第一水平导电层104和第二水平导电层105；设置在分隔区域SR中的分隔绝缘层110；以及覆盖栅极层130的单元区域绝缘层190。
在半导体器件100中，多个存储器单元串可以围绕每个沟道结构CH被配置，并且所述多个存储器单元串可以在X方向和Y方向上排列以形成列和行。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗等。例如，衬底101可以包括硅镓。衬底101可以被提供为例如体晶片、外延层、绝缘体上硅(SOI)层或绝缘体上半导体(SeOI)层等。
栅极层130可以垂直地堆叠在衬底101上，并且栅极层130和层间绝缘层120可以被包括在堆叠结构GS中。栅极层130可以包括构成地选择晶体管的栅极的下栅极层130L、构成多个存储器单元的存储器栅极层130M、以及构成串选择晶体管的栅极的上栅极层130U。构成存储器单元的存储器栅极层130M的数量可以根据半导体器件100的容量被确定。在示例实施方式中，构成串选择晶体管的上栅极层130U和构成地选择晶体管的下栅极层130L中的每种的数量可以是一个或两个或更多个，并且上栅极层130U和下栅极层130L中的每个可以具有与构成存储器单元的每个存储器栅极层130M的结构相同或不同的结构。另外，在示例实施方式中，栅极层130可以进一步包括设置在构成串选择晶体管的上栅极层130U之上并构成擦除晶体管的栅极层，该擦除晶体管用于利用栅极诱导漏极泄漏(GIDL)机制的擦除操作。栅极层130的一部分，例如与上栅极层130U和下栅极层130L相邻的存储器栅极层130M，可以被配置为虚设栅极层。
栅极层130可以垂直堆叠在衬底101上且可以彼此间隔开，并且可以通过在Y方向上延伸的分隔区域SR而在X方向上彼此分离。设置在一对分隔区域SR之间的栅极层130可以构成单个存储器块，但是存储器块的示例实施方式不限于此。栅极层130的一部分，例如每个存储器栅极层130M，可以形成单个存储器块中的单个层。
例如，如图3A所示，栅极层130可以包括栅极导电层135和围绕栅极导电层135的栅极电介质层132。在另一示例中，栅极层130可以不包括栅极电介质层132，而可以仅包括栅极导电层135。例如，栅极导电层135可以包括金属材料，例如钨(W)。在另一示例中，栅极导电层135可以包括多晶硅或金属硅化物材料。在示例实施方式中，栅极层130可以进一步包括在栅极导电层135外侧的扩散阻挡层，该扩散阻挡层可以包括例如钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。栅极电介质层132可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k材料或其组合。高k材料可以指具有比硅氧化物(SiO2)的介电常数高的介电常数的电介质材料。高k材料可以是例如铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)之一。
层间绝缘层120可以设置在栅极层130之间。类似于栅极层130，层间绝缘层120也可以在垂直于衬底101的上表面的方向上彼此间隔开。层间绝缘层120可以包括绝缘材料，例如硅氧化物或硅氮化物。层间绝缘层120可以具有基本平坦的上表面和下表面。在分隔区域SR中，层间绝缘层120的侧表面可以与栅极层130的侧表面共面，但是其示例实施方式不限于此。在一示例实施方式中，层间绝缘层120的侧表面可以形成为从栅极层130的侧表面朝向分隔区域SR突出。
第一水平导电层104和第二水平导电层105可以堆叠在衬底101的上表面上。第一水平导电层104和第二水平导电层105的至少一部分可以用作半导体器件100的公共源极线，并且可以与衬底101一起用作公共源极线。第一水平导电层104可以在沟道结构CH的周缘上直接连接到沟道层140。第一水平导电层104可以具有朝着沟道层140弯曲的圆化端部或圆化侧表面。因为在下面参考图12B描述的制造工艺中第二水平牺牲层112的一部分可以与牺牲层180一起被氧化，所以可以形成上述结构。在其它示例实施方式中，第一水平导电层104可以具有平坦的侧表面。
第一水平导电层104和第二水平导电层105可以包括半导体材料，例如多晶硅。在这种情况下，至少第一水平导电层104可以被配置为掺杂层，第二水平导电层105可以是掺杂层或包括从第一水平导电层104扩散的杂质的层。
每个沟道结构CH可以构成单个存储器单元串，并且可以设置为在衬底101上形成行和列，且可以彼此隔开。沟道结构CH可以以格子图案设置或在一个方向上以Z字形图案设置。每个沟道结构CH可以具有例如圆柱形状，并且可以具有倾斜的侧表面使得每个沟道结构CH的宽度可以根据高宽比而朝衬底101减小。每个沟道结构CH可以包括填充沟道孔CHH的第一电介质层142、电荷存储层144、第二电介质层146、沟道层140、沟道绝缘层150和沟道垫155。在以下图中，第一电介质层142、电荷存储层144、第二电介质层146和沟道层140中的每个的厚度是一个示例，而不限于此。
当在俯视图中看时，沟道层140可以形成为具有围绕设置在其中的沟道绝缘层150的环形形状，但是其示例实施方式不限于此。在一示例实施方式中，沟道层140可以具有柱形形状，例如，圆柱形形状或棱柱形形状。沟道层140可以在下部连接到第一水平导电层104。沟道层140可以包括例如多晶硅或单晶硅的半导体材料，并且半导体材料可以是例如未掺杂的材料或者包括p型或n型杂质的材料。设置在一对分隔区域SR之间的沿X方向的直线上的沟道结构CH可以根据连接到沟道垫155的上布线结构的布置而连接到不同的位线。
第一电介质层142可以在栅极层130的侧表面上分别设置在电荷存储层144和栅极层130之间，可以在彼此垂直相邻的栅极层130之间彼此分离，并且可以在单个沟道结构CH中设置为多个层。例如，如图3A所示，每个第一电介质层142可以位于相应栅极层130的侧面与对应的电荷存储层144之间，而沿Z方向彼此相邻的两个第一电介质层142可以例如通过层间绝缘层120的一部分和第二电介质层146的一部分彼此间隔开，例如彼此完全分离(或不连续)。第一电介质层142可以形成为突出到沟道孔CHH中。因此，从层间绝缘层120的侧表面到沟道孔CHH的中心轴线的距离可以大于从第一电介质层142的面对电荷存储层144的侧表面到沟道孔CHH的中心轴线的距离。
详细地，在第一电介质层142中，第一表面SS1，即，面对栅极层130的表面，可以与栅极层130例如直接接触，例如，第一电介质层142可以与栅极层130的栅极电介质层132接触。第二表面SS2，即，面对沟道层140的表面，可以具有朝向沟道结构CH的中心轴线或沟道层140弯曲的圆化形状，或可以与电荷存储层144例如直接接触。在第一电介质层142中，第一表面SS1和第二表面SS2之间的上表面和下表面可以与第二电介质层146接触。所述上表面和所述下表面可以基本平行于衬底101的上表面延伸，或者可以与第二表面SS2一起具有圆化形状。第一表面SS1可以不与层间绝缘层120的侧表面共面，并且可以从层间绝缘层120的侧表面朝向栅极层130偏移，但是其示例实施方式不限于此。因此，第一电介质层142的一部分可以被配置为在俯视图上或在Z方向上与层间绝缘层120重叠。
第一电介质层142可以仅以受限的方式设置在栅极层130的侧表面上，使得第一电介质层142可以不延伸到层间绝缘层120的侧表面，例如，第一电介质层142可以不与层间绝缘层120的面对沟道层140的表面重叠。因此，第一电介质层142在Z方向上的第一最大长度L1可以与栅极层130在Z方向上的第三最大长度L3相同或者比栅极层130在Z方向上的第三最大长度L3小。然而，其示例实施方式不限于此。
例如，如图3B所示，栅极层130可以在Z方向上具有扩大的形状。在这种情况下，栅极层130可以具有大于第三最大长度L3的第五最大长度L5，并且层间绝缘层120中的每个可以具有小于图3A所示的第四最大长度L4的第六最大长度L6。在图3B所示的示例实施方式中，第一电介质层142的第一最大长度L1可以小于栅极层130的第五最大长度L5。因此，第一电介质层142的上表面和下表面的至少一部分可以与栅极层130接触。而且，第一表面SS1可以具有朝向栅极层130弯曲的圆化形状，但是其示例实施方式不限于此。在下面描述的示例实施方式中，栅极层130可以如图3B所示在Z方向上扩展，因此，与栅极层130接触的第一电介质层142的形状可以部分地改变。
第一电介质层142可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k材料或其组合。第一电介质层142可以包括与栅极电介质层132的材料不同的材料。例如，第一电介质层142可以包括硅氧化物(SiO2)，栅极电介质层132可以包括铝氧化物(Al2O3)。
电荷存储层144可以设置在第一电介质层142的第二表面SS2上在第一电介质层142和第二电介质层146之间，可以在彼此垂直相邻的栅极层130之间彼此分离，并且可以在单个沟道结构CH中设置为多个层。电荷存储层144可以与层间绝缘层120间隔开，并且可以设置在第一电介质层142的除了上表面和下表面之外的第二表面SS2的至少一部分上，例如，每个电荷存储层144可以在第二表面SS2上是保形的(conformal)。因此，每个电荷存储层144的面对沟道层140的表面可以具有朝向沟道结构CH的中心轴线或朝向沟道层140弯曲的圆化形状，并且可以与第二电介质层146接触。每个电荷存储层144可以被第一电介质层142和第二电介质层146完全包围，例如围绕。例如，如图3A所示，沿Z方向彼此相邻的两个电荷存储层144可以通过第二电介质层146的一部分彼此间隔开，例如彼此完全分开。
每个电荷存储层144可以具有，例如如沿着在Z方向上的直线在相反边缘之间测量的，在Z方向上的第二最大长度L2，并且第二最大长度L2可以大于第一电介质层142的第一最大长度L1。第二最大长度L2可以大于栅极层130的第三最大长度L3。电荷存储层144可以被配置为电荷俘获层或浮栅导电层。当电荷存储层144是电荷俘获层时，电荷存储层144可以由硅氮化物形成。电荷存储层144可以包括顺序地设置在第一电介质层142上的第一层144A和第二层144B。第一层144A和第二层144B可以包括相同的成分和/或性质，或不同的成分和/或性质。例如，第一层144A可以具有Si3N4的成分，第二层144B可以具有比Si3N4富Si或富N的成分。然而，在示例实施方式中，电荷存储层144中包括的第一层144A和第二层144B之间的界面在电子显微镜等中可能不是一目了然地明显的。
第二电介质层146可以设置在电荷存储层144和电荷存储层144上的沟道层140之间。第二电介质层146可以连接在彼此垂直相邻的栅极层130之间，并且可以在单个沟道结构CH中被设置为单个层。第二电介质层146可以覆盖层间绝缘层120、第一电介质层142和电荷存储层144，并且可以设置在电荷存储层144和沟道层140之间。例如，第二电介质层146可以在每个第一电介质层142的上部和下部与第一电介质层142的上表面和下表面的至少一部分接触。第二电介质层146可以与栅极层130之间的层间绝缘层120的侧表面接触。在第二电介质层146中，与沟道层140接触的侧表面可以具有朝沟道层140弯曲的圆化形状。例如，第二电介质层146可以沿着每个沟道结构CH的整个深度连续地延伸以保形地覆盖层间绝缘层120和电荷存储层144的面对沟道层140的表面。
第二电介质层146可以使电荷隧穿到电荷存储层144。例如，第二电介质层146可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。
沟道垫155可以覆盖沟道绝缘层150的上表面，并且可以电连接到沟道层140。沟道垫155可以包括例如掺杂的多晶硅。
因此，在沟道结构CH中，电荷存储层144可以在彼此垂直相邻的栅极层130之间彼此分离，使得电性能的下降(例如由电荷散布引起的保持性能的下降)可以被防止。而且，通过使用优化的制造工艺形成电荷存储层144，第一电介质层142和第二电介质层146可以被配置为围绕电荷存储层144。
分隔区域SR可以穿透沟道层140之间的栅极层130和层间绝缘层120且可以在Y方向上延伸，并且可以连接到衬底101。分隔绝缘层110可以设置在分隔区域SR中。分隔区域SR可以具有其中由于相对高的高宽比导致每个分隔区域SR的宽度可朝向衬底101减小的形状，但是其示例实施方式不限于此。在其它实施方式中，每个分隔区域SR可以具有垂直于衬底101的上表面的侧表面。分隔绝缘层110可以包括绝缘材料，例如硅氧化物、硅氮化物或硅氮氧化物。在示例实施方式中，分隔区域SR可以进一步包括设置在分隔绝缘层110中的导电层，并且该导电层可以电连接到第一水平导电层104和第二水平导电层105和/或衬底101。上分隔区域103可以在X方向上将三个栅电极130彼此分离。在示例实施方式中，被上分隔区域103分离的栅电极130的数量可以变化。上分隔区域103可以包括绝缘层材料。
单元区域绝缘层190可以设置在栅极层130和层间绝缘层120的堆叠结构GS上，并且可以包括绝缘材料，例如硅氧化物、硅氮化物等。
图4A至图4C是示出半导体器件的与图2中的区域“A”相对应的部分的示意性放大图。
参照图4A，在半导体器件100a中，第一电介质层142a可以包括在栅极层130的侧表面上的第一层142A和在第一层142A的每个侧表面上的第二层142B。第一层142A可以仅设置在栅极层130的侧表面上，类似于参照图1至图3B描述的第一电介质层142。第二层142B可以设置为在第一层142A的侧表面和层间绝缘层120的侧表面中的每个上的单个(例如连续)层。第二层142B可以具有比每个第一层142A在X方向上的厚度小的厚度，但是示例实施方式不限于此。由于第一电介质层142a进一步包括第二层142B，因此在下面参照图12I描述的去除牺牲层180的工艺中，对电荷存储层144和第二电介质层146的损坏的可能性可以减小。
参照图4B，在半导体器件100b中，每个第一电介质层142b在Z方向上与层间绝缘层120重叠的长度，即，每个第一电介质层142b在层间绝缘层120之间延伸的区域在X方向上的长度，可以相对较长，与图3A和图3B所示的示例实施方式不同。而且，每个第一电介质层142b可以在突出到沟道孔CHH中的区域中具有沿Z方向向上向下扩展的长度。因此，第一电介质层142b可以与层间绝缘层120部分地接触。
例如，栅极层130可以具有比图3A所示的第三最大长度L3短的第七长度L7，因此，每个层间绝缘层120可以具有比第四最大长度L4长的第八长度L8。在这种情况下，例如，彼此垂直相邻的第一电介质层142b之间的最小长度可以是第九长度L9，并且第九长度L9可以与图3A所示的第四最大长度L4基本相同。在半导体器件100b中，每个层间绝缘层120可以具有增加的厚度，使得在制造工艺中堆叠结构GS的稳定性可以提高，并且每个第一电介质层142b的形状可以被调整，以使得第一电介质层142b之间的距离可以得以保持，从而确保半导体器件100b的电性能。
参照图4C，在半导体器件100c中，栅极层130c的一部分可以突出到沟道孔CHH中，因此，第一电介质层142c可以被配置为围绕栅极层130c的端部。在示例实施方式中，使栅极层130c的端部圆化的程度可以改变。
图5A和图5B分别是示出半导体器件的示意性剖视图和图5A中的区域“B”的示意性放大图。
参照图5A和图5B，在半导体器件100d的沟道结构CH中，每个电荷存储层144d的第一层144Ad可以连接在彼此垂直相邻的栅极层130之间，并且可以在单个沟道结构CH中设置为单个层。因此，第一层144Ad可以延伸到层间绝缘层120的侧表面并且可以与层间绝缘层120接触。第二层144B可以设置在第一层144Ad的侧表面的一部分上从而在彼此垂直相邻的栅极层130之间彼此分离。因此，第一电介质层142可以被栅极层130、层间绝缘层120和第一层144Ad围绕。
第一层144Ad在X方向上的厚度可以小于第二层144B的厚度或与第二层144B的厚度基本上相同。在示例实施方式中，第一层144Ad和第二层144B之间的界面在电子显微镜中可能不明显，但是即使在这种情况下，每个电荷存储层144d在层间绝缘层120的侧表面上的厚度T1也可以小于每个电荷存储层144d在第一电介质层142的侧表面上的厚度T2。
沟道结构CH可以进一步包括在层间绝缘层120的侧表面上插设在第一层144Ad和第二电介质层146之间的中间绝缘层145。中间绝缘层145可以与第一层144Ad和第二电介质层146接触并且还与第二层144B的端部接触。因此，每个第二层144B可以被第一层144Ad、中间绝缘层145和第二电介质层146围绕。中间绝缘层145可以包括与第一层144Ad的材料不同的材料，并且可以包括绝缘层，例如硅氧化物、硅氮化物或硅氮氧化物。例如，中间绝缘层145可以包括与第一电介质层142的材料相同的材料，但是其示例实施方式不限于此。
图6A和图6B分别是示出半导体器件的示意性剖视图和图6A中的区域“C”的放大图。
参照图6A和图6B，在半导体器件100e的沟道结构CH中，电荷存储层144e的第二层144Be可以被配置为分别包围第一层144A的端部。因此，第一层144A可以被第一电介质层142和第二层144Be围绕，并且第二层144Be可以与第一层144A、第一电介质层142和第二电介质层146接触。
图7A和图7B分别是示出半导体器件的示意性剖视图和图7A中的区域“D”的放大图。
参照图7A和图7B，在半导体器件100f的沟道结构CH中，电荷存储层144f可以分别设置在第一电介质层142的侧表面上。而且，电荷存储层144f的与第二电介质层146接触的每个侧表面可以具有相对平坦的形状，并且与第二电介质层146接触的所述侧表面可以具有比与第一电介质层142接触的每个侧表面的面积大的面积。因此，电荷存储层144f可以具有倾斜的上表面和下表面，并且在示例实施方式中，倾斜的上表面和下表面的形状可以变化。
图8A和图8B是半导体器件的与图7A中的区域“D”相对应的示意性放大图。
参照图8A，在半导体器件100g的沟道结构CH中，每个电荷存储层144f可以具有与图7A和图7B所示的示例实施方式中相同的形状，栅极层130c的一部分可以被配置成如图4C中那样突出到沟道孔CHH中并在沟道孔CHH中延伸。因此，第一电介质层142c可以被配置成如图4C中那样围绕栅极层130c的端部的部分。
此外，沟道结构CH可以具有在第二电介质层146中形成的气隙AG。当第一电介质层142c和电荷存储层144f中的每个在X方向上的厚度相对较大或者每个层间绝缘层120在Z方向上的厚度相对较小时，气隙AG可以在形成第二电介质层146时被形成于第二电介质层146中。每个气隙AG的形状和设置区域可以不限于图中所示的示例，并且根据厚度之间的关系，气隙AG还可以应用于其它示例实施方式。此外，沟道层140可以以平面方式基本垂直于衬底101的上表面延伸。
参照图8B，在半导体器件100h的沟道结构CH中，栅极层130的一部分可以被配置为突出到沟道孔CHH中。因此，层间绝缘层120的侧表面与沟道孔CHH的中心轴线之间的距离可以大于栅极层130的侧表面与沟道孔CHH的中心轴线之间的距离。而且，第一电介质层142h可以连接在彼此垂直相邻的栅极层130之间，并且可以在单个沟道结构CH中设置为单个层。
电荷存储层144h可以在其中第一电介质层142h朝向沟道孔CHH的中心轴线突出的区域中设置在第一电介质层142h的侧表面上。因此，电荷存储层144h可以设置在栅极层130的每个侧表面上，并且可以具有比在Z方向上获得的每个栅极层130的长度大的长度。第二电介质层146可以覆盖第一电介质层142h和电荷存储层144h。第二电介质层146可以具有与电荷存储层144h相对应的弯曲部分，但是其示例实施方式不限于此。在另一示例实施方式中，第二电介质层146可以根据每个栅极层130的突起的长度和每个电荷存储层144h的厚度以平面方式基本垂直于衬底101的上表面延伸。
图9是示出根据一示例实施方式的半导体器件的示意性剖视图。
参照图9，与图2所示的半导体器件100不同，半导体器件100i可以不包括第一水平导电层104和第二水平导电层105，并且可以进一步包括设置在沟道结构CH的下端上的侧表面绝缘层106和外延层107。
外延层107可以设置在沟道结构CH下方的衬底101上，并且可以设置在至少一个栅极层130的侧表面上。侧表面绝缘层106可以设置在外延层107和栅极层130之间。外延层107可以设置在衬底101的凹陷区域中。外延层107的每个上表面的高度可以高于最下面的下栅极层130L的上表面，并且可以比设置在最下面的下栅极层130L上方的存储器栅极层130M的下表面低，但是其示例实施方式不限于此。外延层107的设置结构也可以应用于图4A至图8B、图10和图11所示的示例实施方式。
图10是示出根据一示例实施方式的半导体器件的示意性剖视图。
参照图10，半导体器件100j可以包括：第一堆叠结构GS1和第二堆叠结构GS2，在第一堆叠结构GS1和第二堆叠结构GS2的每个中栅极层130的堆叠结构被垂直地堆叠；以及沟道结构CHj，在其中第一沟道结构CH1和第二沟道结构CH2被垂直堆叠。当相对大量的堆叠的栅极层130被堆叠时，沟道结构CHj的结构可以被引入以稳定地形成沟道结构。
具有相对较大厚度的上层间绝缘层125可以设置在第一堆叠结构GS1的最上部。在沟道结构CHj中，第一堆叠结构GS1的第一沟道结构CH1连接到第二堆叠结构GS2的第二沟道结构CH2，并且由于在连接区域CR中宽度的差异，每个沟道结构CHj可以具有弯曲部分。
在连接区域CR中，电荷存储层144可以被配置为连接在彼此垂直相邻的第一堆叠结构GS1和第二堆叠结构GS2的栅极层130之间。这个结构可以因为以下原因被形成：因为具有相对较大厚度的上层间绝缘层125被设置，中间绝缘层145不保留在连接区域CR中而是在参照图12F描述的工艺中被去除。在示例实施方式中，根据上层间绝缘层125的厚度、每个沟道结构CHj的直径以及设置在沟道结构CHj中的每个层的厚度，电荷存储层144可以不设置在连接区域CR中。
沟道垫155可以仅设置在第二沟道结构CH2的上端上。然而，在示例实施方式中，第一沟道结构CH1和第二沟道结构CH2中的每个可以包括沟道垫155，在这种情况下，第一沟道结构CH1的沟道垫155可以连接到第二沟道结构CH2的沟道层140。
图11是示出根据一示例实施方式的半导体器件的示意性剖视图。
参照图11，半导体器件100k可以包括垂直堆叠的存储器单元区域CELL和外围电路区域PERI。存储器单元区域CELL可以设置在外围电路区域PERI的上端上。例如，在图2所示的半导体器件100中，外围电路区域PERI可以设置在未示出的区域中的衬底101上，而在该示例实施方式的半导体器件100k中，存储器单元区域CELL和外围电路区域PERI可以垂直地堆叠。在其它示例实施方式中，存储器单元区域CELL可以设置在外围电路区域PERI的下端上。存储器单元区域CELL的描述可以与图1至图3B所示的示例实施方式中的描述相同。
外围电路区域PERI可以包括基础衬底201、设置在基础衬底201上的电路器件220、电路接触插塞270和电路布线280。
基础衬底201可以具有在X方向和Y方向上延伸的上表面。在基础衬底201中，可以形成器件隔离层，从而可以限定有源区域。包括杂质的源极/漏极区域205可以设置在有源区域的一部分中。基础衬底201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。
电路器件220可以包括平面晶体管。每个电路器件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区域205可以设置在基础衬底201中在电路栅电极225的两侧。
外围区域绝缘层290可以设置在基础衬底201上以覆盖电路器件220。电路接触插塞270可以穿透外围区域绝缘层290并且可以连接到源极/漏极区域205。电信号可以通过电路接触插塞270被施加到电路器件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路布线280可以连接到电路接触插塞270，并且可以被设置为多个层。
在半导体器件100k中，可以制造外围电路区域PERI，存储器单元区域CELL的衬底101可以设置在外围电路区域PERI上方，并且可以制造存储器单元区域CELL。衬底101可以具有与基础衬底201的尺寸相同的尺寸，或者可以具有比基础衬底201的尺寸小的尺寸。存储器单元区域CELL可以在未示出的区域中连接到外围电路区域PERI。例如，栅极层130在Y方向上的端部可以电连接到电路器件220。在其中存储器单元区域CELL和外围电路区域PERI被垂直堆叠的示例实施方式也可以应用于图1至图10所示的示例实施方式。
图12A至图12I是示出制造图2至图3A中的半导体器件的方法中的多个阶段的示意性剖视图。图12A至图12I中的视图对应于图2中的剖视图。
参照图12A，可以在衬底101上设置第一水平牺牲层111和第二水平牺牲层112以及第二水平导电层105，然后通过交替堆叠牺牲层180和层间绝缘层120而形成堆叠结构。沟道孔CHH可以被形成为穿透堆叠结构。
第一水平牺牲层111和第二水平牺牲层112可以包括不同的材料，并且可以堆叠在衬底101上以使得第一水平牺牲层111可以在第二水平牺牲层112的上方和下方设置。第一水平牺牲层111和第二水平牺牲层112可以通过后续工艺用第一水平导电层104替换。例如，第一水平牺牲层111可以由与层间绝缘层120的材料相同的材料形成，第二水平牺牲层112可以由与牺牲层180的材料相同的材料形成。第二水平导电层105可以堆叠在第一水平牺牲层111和第二水平牺牲层112上。
牺牲层180和层间绝缘层120可以交替地堆叠在第二水平导电层105上。牺牲层180可以通过后续工艺用栅极层130替换。牺牲层180可以由与层间绝缘层120的材料不同的材料形成。例如，层间绝缘层120可以由硅氧化物和硅氮化物中的至少一种形成，牺牲层180可以由与层间绝缘层120的材料不同的材料形成，例如硅、硅氧化物、硅碳化物和硅氮化物中的至少一种。在示例实施方式中，层间绝缘层120的厚度可以不相同。例如，最下面的层间绝缘层120可以具有相对薄的厚度，而最上面的层间绝缘层120可以具有相对大的厚度。在图中示出的示例实施方式中，层间绝缘层120和牺牲层180的厚度以及层间绝缘层120和牺牲层180的数量可以变化。单元区域绝缘层190可以设置在最上部。
沟道孔CHH可以通过各向异性地蚀刻牺牲层180和层间绝缘层120形成，并且可以被形成为孔。由于堆叠结构的高度，沟道孔CHH的侧壁可以不垂直于衬底101的上表面。沟道孔CHH可以被配置为凹入衬底101中。
参照图12B，可以通过氧化经由沟道孔CHH暴露的牺牲层180来形成第一电介质层142。
牺牲层180可以从通过沟道孔CHH暴露的区域被氧化预定厚度，并且可以形成第一电介质层142。第一电介质层142的一部分可以例如沿着X方向突出到沟道孔CHH中，第一电介质层142的另一部分可以消耗牺牲层180并且可以与层间绝缘层120重叠。在第一电介质层142中，与牺牲层180接触的侧表面的形状被示为是平面的，但是其示例实施方式不限于此。取决于氧化工艺的工艺条件，所述侧表面可以被形成为具有弯曲形状，朝向沟道孔CHH的中心轴线弯曲，或者可以具有凹的形状。而且，在这个工艺中，设置在下部的第二水平牺牲层112可以被一起部分地氧化，使得第一电介质层142可以设置在第二水平牺牲层112的侧表面上。
在图4A所示的示例实施方式中的半导体器件100a可以通过在这个工艺中在与第一电介质层142相对应的第一层142A上进一步设置第二层142B来制造。
参照图12C，第一层144A可以形成在每个沟道孔CHH的内侧壁上。第一层144A可以沿着层间绝缘层120的通过沟道孔CHH暴露的侧表面和第一电介质层142的侧表面延伸。第一层144A可以通过原子层沉积(ALD)或化学气相沉积(CVD)被配置为具有均匀的厚度。
参照图12D，在沟道孔CHH中，中间绝缘层145可以设置在与层间绝缘层120对应的第一层144A上。中间绝缘层145可以通过以下形成：在每个沟道孔CHH的内侧壁上沉积绝缘材料并且利用修整工艺部分地去除绝缘材料以暴露第一层144A的向沟道孔CHH内部突出的部分区域。因此，中间绝缘层145可以不保留在具有与牺牲层180相同的高度水平的区域中，而可以例如仅保留在具有与层间绝缘层120相同的高度水平的区域中。
参照图12E，在沟道孔CHH中，电荷存储层144的第二层144B可以设置在从中间绝缘层145暴露的第一层144A上。
第二层144B可以使用例如选择性生长方法而不设置在中间绝缘层145上，因此可以仅设置在第一层144A上。例如，第二层144B可以通过控制用于沉积的源气体和反应气体而仅选择性地生长在第一层144A上。第二层144B的厚度可以被控制以使得第二层144B可以在彼此垂直相邻的牺牲层180之间不彼此连接。
第二层144B可以具有与第一层144A的成分和/或性质不同的成分和/或性质。例如，第二层144B可以形成为具有与第一层144A相比适于形成电荷陷阱的成分。
参照图12F，在沟道孔CHH中，可以去除在电荷存储层144的第二层144B之间暴露的中间绝缘层145。可以使用湿蚀刻方法相对于第一层144A和第二层144B选择性地去除中间绝缘层145。
参照图12G，在沟道孔CHH中，可以去除第一层144A的在电荷存储层144的第二层144B之间的部分，从而形成电荷存储层144。
可以使用例如湿蚀刻法相对于层间绝缘层120和第一电介质层142选择性地去除第一层144A的一部分。在这个工艺中，当部分地去除第一层144A时，具有相似成分或相同成分的第二层144B的一部分可以被一起去除。因此，每个第二层144B的厚度可以减小。因此，每个电荷存储层144可以形成为包括在对应的牺牲层180上同时在牺牲层180之间彼此垂直分离的第一层144A和第二层144B。
参照图12H，可以在每个沟道孔CHH的内侧壁上顺序地形成第二电介质层146和沟道层140，并且可以用沟道绝缘层150填充沟道孔CHH。可以在沟道孔CHH的上部形成沟道垫155，从而形成沟道结构CH。
第二电介质层146可以形成为包围第一电介质层142和电荷存储层144。第二电介质层146和沟道层140中的每个可以形成为在单个沟道孔CHH中延伸为单个层，例如，单个且连续的层。
沟道绝缘层150可以形成为填充沟道层140的内部空间，并且可以由绝缘材料形成。在其它示例实施方式中，沟道层140的内部空间可以用导电材料填充，而不是用沟道绝缘层150填充。沟道垫155可以由导电材料形成，例如可以由多晶硅形成。
参照图12I，可以形成穿透牺牲层180和层间绝缘层120的堆叠结构的开口OP，可以去除通过开口OP暴露的牺牲层180，并且可以形成栅极层130。
在开口OP被形成之前，可以在沟道垫155上另外形成单元区域绝缘层190。开口OP可以设置在图1和图2所示的分隔区域SR的位置。开口OP可以通过使用光刻工艺形成掩模层并各向异性地蚀刻堆叠结构而形成。开口OP可以被配置成具有在Y方向上延伸的沟槽的形式，并且衬底101可以在开口OP的下部暴露。
在去除牺牲层180之前，可以去除第一水平牺牲层111和第二水平牺牲层112，并且可以形成第一水平导电层104。为了保护牺牲层180，可以在每个开口OP的侧壁上形成间隔物层，可以首先去除第二水平牺牲层112，并且可以去除第一水平牺牲层111。第一水平牺牲层111和第二水平牺牲层112可以例如通过湿蚀刻工艺被去除。在去除第一水平牺牲层111的工艺中，在去除了第二水平牺牲层112的区域中暴露的第一电介质层142可以一起被去除，因此，相对应的电荷存储层144也可以被去除。第一水平导电层104可以通过在去除了第一水平牺牲层111和第二水平牺牲层112的区域中沉积导电材料而形成，并且间隔物层可以被去除。第一水平导电层104可以与沟道层140直接接触。
可以使用例如湿蚀刻工艺相对于层间绝缘层120选择性地去除牺牲层180。因此，多个横向开口可以形成在层间绝缘层120之间，包括栅极电介质层132和栅极导电层135的每个栅极层130可以通过在横向开口上按顺序沉积电介质材料和导电材料而形成。
在示例实施方式中，可以通过去除牺牲层180并去除通过横向开口暴露的层间绝缘层120的一部分和第一电介质层142的一部分来进一步执行扩大横向开口的工艺。在这种情况下，如图3B所示的示例实施方式中那样，每个栅极层130可以具有扩展的形状。
返回参考图2，被沉积在开口OP中的导电材料可以通过另外的工艺被去除。可以形成分隔绝缘层110以填充开口OP。因此，可以制造半导体器件100。
图13A和图13B是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图。图13A和图13B示出了对应于图4B的剖视图。
参照图13A，首先，可以执行参照图12A描述的工艺以形成沟道孔CHH。
如图13A所示，可以通过部分地去除经由沟道孔CHH暴露的层间绝缘层120来使层间绝缘层120凹入，从而扩展沟道孔CHH。因此，牺牲层180可以被形成为突出到沟道孔CHH中。
参照图13B，可以通过氧化经由沟道孔CHH暴露的牺牲层180来形成第一电介质层142b。
第一电介质层142b可以形成为部分地延伸到层间绝缘层120的侧表面。在示例实施方式中，取决于第一电介质层142b在X方向上的厚度，每个第一电介质层142b在X方向上的长度可以变化。例如，第一电介质层142b可以仅设置在沟道孔CHH的内侧，以防止与层间绝缘层120重叠。
可以执行参照图12C至图12I描述的上述工艺，并且可以制造图4B中描述的半导体器件100b。在示例实施方式中，在参照图12I描述的工艺中，当牺牲层180被去除并且扩大横向开口的工艺被执行时，可以形成在其中第一电介质层142b的区域(例如，定位为在层间绝缘层120之间与层间绝缘层120重叠的区域)被去除的结构。
图14A和图14B是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图。图14A和图14B示出了对应于图4C的剖视图。
参照图14A，可以执行参照图12A描述的工艺，从而形成沟道孔CHH。
如图14A所示，可以使用选择性生长方法在通过沟道孔CHH暴露的牺牲层180上形成侧壁牺牲层185。侧壁牺牲层185可以被形成为突出到沟道孔CHH中，并且可以包括例如多晶硅。
参照图14B，通过沟道孔CHH暴露的每个侧壁牺牲层185的至少一部分可以被氧化，从而形成第一电介质层142c。第一电介质层142c可以被配置为围绕每个沟道孔CHH的内侧壁上的侧壁牺牲层185并且可以被配置为与层间绝缘层120接触。在图14B中，示出了其中侧壁牺牲层185被部分氧化的实施方式，但是在示例实施方式中，第一电介质层142c可以通过氧化整个侧壁牺牲层185而形成。在这种情况下，与图4C所示的最终结构不同，栅极层130c可以不突出到沟道孔CHH中。
可以执行参照图12C至图12I描述的相同工艺，并且可以制造图4C所示的半导体器件100c。在参照图12I描述的工艺中，可以去除牺牲层180，并且可以执行去除剩余的侧壁牺牲层185的工艺，并且可以形成栅极层130。
图15A和图15B是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图。图15A和图15B示出了对应于图5B的剖视图。
参照图15A，可以执行参照图12A至图12E描述的工艺以形成包括第一层144Ad和第二层144B的电荷存储层144d。
如图15A所示，可以形成在沟道孔CHH中覆盖电荷存储层144d的第二电介质层146。在示例实施方式中，与参照图12F和图12G描述的工艺不同，可以不去除中间绝缘层145，并且可以不去除第一层144Ad的一部分。
参照图15B，在沟道孔CHH中，可以在第二电介质层146上形成沟道层140。可以执行参照图12H和图12I描述的工艺，并且可以制造图5A和5B所示的半导体器件100d。
图16A至图16D是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图。图16A至图16D示出了对应于图6B的剖视图。
参照图16A，可以执行参照图12A至图12D描述的工艺，可以形成中间绝缘层145。
如图16A所示，可以在从中间绝缘层145暴露的第一层144A上形成掩模层170。掩模层170可以不形成在中间绝缘层145上，而是可以使用选择性生长方法形成在第一层144A上。例如，通过控制用于沉积的源气体和反应气体，掩模层170可以被选择性地生长在第一层144A上。掩模层170的厚度可以被控制，使得掩模层170可以在彼此垂直相邻的牺牲层180之间不彼此连接。
参照图16B，在沟道孔CHH中，可以去除在掩模层170之间暴露的中间绝缘层145和一部分第一层144A。可以相对于第一层144A来选择性地去除中间绝缘层145。接下来，可以从由掩模层170暴露的区域去除第一层144A，以形成彼此分离的多个第一层144A。如图16B所示，可以在与掩模层170接触的端部上部分地去除第一层144A。
参照图16C，可以去除掩模层170，并且可以在第一层144A上形成第二层144Be，从而形成电荷存储层144e。
如参考图12E描述的示例实施方式中那样，第二层144Be可以被选择性地生长在第一层144A上。然而，在这个工艺中，因为中间绝缘层145被去除，所以第二层144Be可以被配置为完全围绕第一层144A的端部。
参照图16D，在沟道孔CHH中，可以顺序地形成覆盖电荷存储层144e的第二电介质层146与沟道层140。可以执行参照图12H和图12I描述的工艺，从而制造图6A和图6B所示的半导体器件100e。
图17A至图17E是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图。图17A至图17E示出了对应于图7B的剖视图。
参照图17A，可以执行参照图12A至图12D描述的工艺以形成电荷存储层144f和中间绝缘层145。然而，在这个示例实施方式中，由于电荷存储层144f使用单个沉积工艺形成，所以电荷存储层144f可以被形成为具有比图12D所示的第一层144A的厚度大的厚度。
参照图17B，在沟道孔CHH中，掩模层170可以形成在从中间绝缘层145暴露的电荷存储层144f上。掩模层170可以使用如参考图16A描述的选择性生长方法仅形成在电荷存储层144f上。
参照图17C，在沟道孔CHH中，可以去除暴露于掩模层170之间的区域的中间绝缘层145和一部分电荷存储层144f。中间绝缘层145和电荷存储层144f的一部分可以使用如参照图16B描述的湿蚀刻工艺被顺序地去除。因此，电荷存储层144f可以被形成为在牺牲层180之间彼此分离的多个电荷存储层144f。
参照图17D，可以去除掩模层170。掩模层170可以相对于第一电介质层142和电荷存储层144f被选择性地去除。
参照图17E，在沟道孔CHH中，可以顺序地形成第二电介质层146和沟道层140。可以执行参照图12H和图12I描述的工艺，可以制造图7A和7B所示的半导体器件100f。
图18A至图18E是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图。图18A至图18E示出了对应于图8A的剖视图。
参照图18A，可以执行参照图14A和图14B描述的工艺以形成侧壁牺牲层185和第一电介质层142c。
如图18A所示，可以在第一电介质层142c上形成电荷存储层144f，并且可以在与层间绝缘层120的侧表面相对应的电荷存储层144f上形成中间绝缘层145。电荷存储层144f可以被形成为具有相对较大的厚度，如参考图17A所述。中间绝缘层145可以仅形成在其中电荷存储层144f不突出的区域中，如参考图12D所述。
参照图18B，在沟道孔CHH中，可以在从中间绝缘层145暴露的电荷存储层144f上形成掩模层170。掩模层170可以使用如参考图16A和图17B描述的选择性生长方法仅形成在电荷存储层144f上。
参照图18C，在沟道孔CHH中，可以去除暴露于掩模层170之间的区域的中间绝缘层145和一部分电荷存储层144f。如参考图17C所述，可以执行去除电荷存储层144f的一部分和中间绝缘层145的工艺。因此，可以形成在牺牲层180之间彼此分离的多个电荷存储层144f。
参照图18D，可以去除掩模层170。可以相对于第一电介质层142c和电荷存储层144f选择性地去除掩模层170。
参照图18E，可以在沟道孔CHH中顺序地形成覆盖电荷存储层144f的第二电介质层146与沟道层140。在形成第二电介质层146的同时，气隙AG可以形成在彼此垂直相邻的电荷存储层144f之间。
是否形成气隙AG以及每个气隙AG的尺寸可以根据诸如第一电介质层142c、电荷存储层144f和层间绝缘层120的厚度的结构要素以及用于形成第二电介质层146的工艺条件和第二电介质层146的膜性质被控制。然后，可以执行参照图12H和图12I描述的工艺，从而制造图8A所示的半导体器件100g。
图19A至图19F是示出根据一示例实施方式的制造半导体器件的方法中的多个阶段的示意性剖视图。图19A至图19F示出了对应于图8B的剖视图。
参照图19A，可以执行参照图13A描述的工艺，牺牲层180可以被形成为突出到沟道孔CHH中。
参照图19B，在沟道孔CHH中，可以顺序地形成第一电介质层142h和电荷存储层144h，并且可以在与每个层间绝缘层120的侧表面相对应的电荷存储层144h上形成中间绝缘层145。电荷存储层144h可以被形成为具有相对较大的厚度，如参照图17A和图18A所述。中间绝缘层145可以仅形成在其中电荷存储层144h不突出的区域中，如参照图12D所述。
参照图19C，在沟道孔CHH中，可以在从中间绝缘层145暴露的电荷存储层144h上形成掩模层170。掩模层170可以使用选择性生长方法仅形成在电荷存储层144h上。
参照图19D，在沟道孔CHH中，可以暴露于掩模层170之间的区域的去除中间绝缘层145和一部分电荷存储层144h。如参考图17C和图18C所述，可以执行去除电荷存储层144h的一部分和中间绝缘层145的工艺。因此，可以形成在牺牲层180之间彼此分离的多个电荷存储层144h。
参照图19E，可以去除掩模层170。掩模层170可以相对于第一电介质层142h和电荷存储层144h被选择性地去除。
参照图19F，在沟道孔CHH中，覆盖电荷存储层144h的第二电介质层146与沟道层140可以被顺序地形成。可以执行参照图12H和图12I描述的工艺，从而制造图8B所示的半导体器件100h。
通过总结和回顾，使用选择性生长方法形成电荷存储层或掩模层的至少一部分并且在存储器单元之间将电荷存储层的至少一部分彼此分离提供了具有提高的可靠性的半导体器件。即，电荷存储层可以在彼此垂直相邻的栅电极之间彼此分离，并且第二电介质层可以覆盖第一电介质层的上表面和下表面，因此可以改善其中的保持性能，例如最小化由于在垂直方向上的电荷散布现象而引起的劣化，从而改善多位单元的实现。
在这里已经公开了示例实施方式，尽管采用了特定术语，但是它们仅在一般和描述性意义上被使用和解释，而不是出于限制目的。在某些情况下，在本申请提交时对于本领域普通技术人员来说将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，可以在形式和细节上进行各种改变，而不脱离如权利要求中阐述的本发明的精神和范围。
2019年11月18日在韩国知识产权局提交且发明名称为“半导体器件”的韩国专利申请第10-2019-0147800号通过引用整体合并于此。

Claims (20)

1.一种半导体器件，包括：
栅极层，在第一方向上堆叠在衬底上并彼此间隔开，所述第一方向垂直于所述衬底的上表面；
层间绝缘层，在所述衬底上与所述栅极层交替地堆叠；以及
沟道结构，穿透所述栅极层并在所述第一方向上延伸，每个所述沟道结构包括：
分别在所述栅极层的侧表面上的第一电介质层，所述第一电介质层在所述第一方向上彼此间隔开，
分别在所述第一电介质层的侧表面上的电荷存储层，所述电荷存储层在所述第一方向上彼此间隔开，
第二电介质层，垂直于所述衬底延伸以与所述电荷存储层的侧表面一致，以及
沟道层，在所述第二电介质层的侧表面上垂直于所述衬底延伸，
其中，每个所述第一电介质层在所述第一方向上具有第一最大长度，并且每个所述电荷存储层在所述第一方向上具有大于所述第一最大长度的第二最大长度。
2.根据权利要求1所述的半导体器件，其中，所述第二电介质层接触每个所述第一电介质层的上部和下部。
3.根据权利要求1所述的半导体器件，其中，所述第二电介质层接触在彼此垂直相邻的所述栅极层之间的所述层间绝缘层的侧表面。
4.根据权利要求1所述的半导体器件，其中，所述电荷存储层被所述第一电介质层和所述第二电介质层围绕。
5.根据权利要求1所述的半导体器件，其中，每个所述栅极层在所述第一方向上具有第三最大长度，所述第三最大长度等于或大于所述第一最大长度。
6.根据权利要求1所述的半导体器件，其中，所述第一电介质层被局限于所述栅极层的所述侧表面上，使得所述第一电介质层不延伸到所述层间绝缘层的侧表面。
7.根据权利要求1所述的半导体器件，其中，所述第一电介质层的所述侧表面具有朝向所述沟道层弯曲的圆化形状。
8.根据权利要求7所述的半导体器件，其中，所述电荷存储层的所述侧表面和所述第二电介质层的所述侧表面具有朝向所述沟道层弯曲的圆化形状。
9.根据权利要求1所述的半导体器件，其中，所述电荷存储层包括依次堆叠在所述第一电介质层的所述侧表面上的第一层和第二层，所述第一层和所述第二层具有不同的成分或性质。
10.根据权利要求9所述的半导体器件，其中，所述电荷存储层的所述第二层延伸以覆盖所述电荷存储层的所述第一层的端部。
11.根据权利要求1所述的半导体器件，其中，每个所述栅极层包括栅电极层和围绕所述栅电极层的第三电介质层。
12.根据权利要求1所述的半导体器件，其中，所述第一电介质层的至少一部分设置在所述层间绝缘层之间，所述第一电介质层的所述至少一部分在所述第一方向上重叠所述层间绝缘层。
13.根据权利要求1所述的半导体器件，进一步包括至少一个水平导电层，所述至少一个水平导电层在所述栅极层和所述层间绝缘层的下方在所述衬底上水平延伸，所述至少一个水平导电层直接接触所述沟道层。
14.根据权利要求13所述的半导体器件，其中，所述至少一个水平导电层具有朝向所述沟道层弯曲的圆化端部。
15.一种半导体器件，包括：
栅极层，垂直堆叠在衬底上并且彼此间隔开；
层间绝缘层，在所述衬底上与所述栅极层交替地堆叠；以及
沟道结构，具有分别穿透所述栅极层并垂直于所述衬底延伸的沟道孔，每个所述沟道结构包括在相应沟道孔中从所述栅极层的侧表面顺序堆叠的第一电介质层、第一电荷存储层、第二电介质层和沟道层，
其中，所述第一电介质层在彼此垂直相邻的所述栅极层之间彼此分离，并且所述第一电荷存储层在彼此垂直相邻的所述栅极层之间彼此分离，
其中，所述第一电介质层在所述栅极层的所述侧表面上，使得所述第一电介质层不延伸到所述层间绝缘层的侧表面，并且所述第一电介质层具有分别朝向所述沟道层突出并弯曲的圆化表面，以及
其中，所述第一电荷存储层在所述第一电介质层的所述圆化表面上。
16.根据权利要求15所述的半导体器件，其中，从所述层间绝缘层的所述侧表面到所述沟道孔的中心轴线的第一距离大于从所述第一电介质层的面向所述第一电荷存储层的侧表面到所述沟道孔的所述中心轴线的第二距离。
17.根据权利要求15所述的半导体器件，其中，每个所述沟道结构进一步包括在所述第一电介质层和所述第一电荷存储层之间的第二电荷存储层，所述第二电荷存储层延伸到所述层间绝缘层的所述侧表面。
18.根据权利要求17所述的半导体器件，其中，所述第一电介质层被所述栅极层、所述层间绝缘层和所述第二电荷存储层围绕。
19.根据权利要求17所述的半导体器件，其中，每个所述沟道结构进一步包括在彼此垂直相邻的所述第一电介质层之间在所述第二电荷存储层上的中间绝缘层。
20.一种半导体器件，包括：
栅极层，垂直堆叠在衬底上并彼此间隔开；
层间绝缘层，在所述衬底上与所述栅极层交替地堆叠；
沟道层，穿透所述栅极层并垂直于所述衬底的上表面延伸；
第一电介质层，在所述栅极层和所述沟道层之间，分别在所述栅极层的侧表面上；
电荷存储层，在所述第一电介质层和所述沟道层之间，分别在所述第一电介质层的侧表面上；以及
在所述电荷存储层和所述沟道层之间的第二电介质层，所述第一电介质层的至少一部分与所述第二电介质层接触。
CN202011283776.0A 2019-11-18 2020-11-17 半导体器件 Pending CN112820731A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0147800 2019-11-18
KR1020190147800A KR20210060723A (ko) 2019-11-18 2019-11-18 반도체 장치

Publications (1)

Publication Number Publication Date
CN112820731A true CN112820731A (zh) 2021-05-18

Family

ID=75683469

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011283776.0A Pending CN112820731A (zh) 2019-11-18 2020-11-17 半导体器件

Country Status (4)

Country Link
US (1) US11770929B2 (zh)
KR (1) KR20210060723A (zh)
CN (1) CN112820731A (zh)
DE (1) DE102020126242B4 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210106293A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210106295A (ko) 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210106294A (ko) 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11538900B1 (en) 2021-06-08 2022-12-27 Winbond Electronics Corp. Semiconductor device and method of fabricating the same
US20230037066A1 (en) * 2021-07-30 2023-02-02 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101660262B1 (ko) 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR20140134178A (ko) * 2013-05-13 2014-11-21 에스케이하이닉스 주식회사 반도체 장치
KR20150130103A (ko) * 2014-05-13 2015-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN104392963B (zh) 2014-05-16 2017-07-11 中国科学院微电子研究所 三维半导体器件制造方法
US9627391B2 (en) 2014-07-10 2017-04-18 Kabushiki Kaisha Toshiba Non-volatile memory device
KR102321739B1 (ko) 2015-02-02 2021-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9960177B2 (en) * 2015-05-26 2018-05-01 SK Hynix Inc. Semiconductor device and manufacturing method of the same
US9978768B2 (en) 2016-06-29 2018-05-22 Sandisk Technologies Llc Method of making three-dimensional semiconductor memory device having laterally undulating memory films
KR20180012640A (ko) 2016-07-27 2018-02-06 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
US10431591B2 (en) * 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays

Also Published As

Publication number Publication date
DE102020126242B4 (de) 2023-01-12
KR20210060723A (ko) 2021-05-27
US20210151461A1 (en) 2021-05-20
DE102020126242A1 (de) 2021-05-20
US11770929B2 (en) 2023-09-26

Similar Documents

Publication Publication Date Title
KR102505240B1 (ko) 3차원 반도체 메모리 장치
CN109148463B (zh) 半导体器件
US11937425B2 (en) Semiconductor devices including separate charge storage layers
US9165924B2 (en) Vertical channel type nonvolatile memory device and method for fabricating the same
US11770929B2 (en) Vertical memory devices with segmented charge storage layers
KR101082098B1 (ko) 3차원 구조의 플래시 메모리소자의 제조방법
KR102385568B1 (ko) 수직형 메모리 장치
US20180374961A1 (en) Vertical memory device
US20190378854A1 (en) Semiconductor device and method of manufacturing the same using preliminary sacrificial layers
US11862556B2 (en) Semiconductor devices
US11515322B2 (en) Semiconductor devices
JP2011029576A (ja) 不揮発性半導体記憶装置及びその製造方法
KR20210032891A (ko) 반도체 장치
KR20200078779A (ko) 수직형 메모리 장치
KR102465534B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20240237351A1 (en) Semiconductor devices including separate charge storage layers
US11903197B2 (en) Semiconductor device
US20210384217A1 (en) Semiconductor device
US11588035B2 (en) Semiconductor devices
CN114639682A (zh) 三维存储器、制备方法及存储系统
CN113497053A (zh) 三维半导体存储器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination