KR20140134178A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 적어도 하나의 채널막; 상기 채널막을 따라 적층된 절연막들; 상기 절연막들 사이에 교대로 위치되며, 상이한 폭을 갖는 제1 및 제2 그루브들; 및 상기 제1 그루브들 내에 형성된 도전막들을 포함한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세히는 3차원 반도체 장치에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 복수의 메모리 셀들이 적층된다. 여기서, 각각의 메모리 셀들은 데이터를 저장하기 위한 데이터 저장막을 포함한다.
그런데, 3차원 비휘발성 메모리 소자의 제조 공정시, 공정의 간소화를 위해 적층된 복수의 메모리 셀들을 동시에 형성한다. 이러한 경우, 적층된 메모리 셀들은 데이터 저장막이 상호 연결된 형태로 형성되기 때문에, 메모리 소자의 데이터 리텐션 특성이 저하되는 문제점이 유발된다.
본 발명의 실시예는 데이터 리텐션 특성이 형성된 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 채널막; 상기 채널막을 따라 적층된 절연막들; 상기 절연막들 사이에 교대로 위치되며, 상이한 폭을 갖는 제1 및 제2 그루브들; 및 상기 제1 그루브들 내에 형성된 도전막들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 채널막; 상기 채널막을 따라 적층된 절연막들; 상기 절연막들 사이에 교대로 위치된 제1 및 제2 그루브들; 상기 제1 그루브들 내에 형성된 도전막들; 및 상기 채널막들을 감싸도록 형성되며, 상기 제2 그루브들에 의해 상호 분리된 데이터 저장 패턴들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 채널막; 상기 채널막을 따라 적층된 절연막들; 상기 절연막들 사이에 위치된 제1 그루브들; 상기 제1 그루브들과 상기 절연막들 사이에 위치된 제2 그루브들; 상기 채널막들을 감싸도록 형성되며, 상기 제2 그루브들에 의해 상호 분리된 데이터 저장 패턴들; 및 상기 제1 및 제2 그루브들 내에 형성된 도전막들을 포함한다.
적층된 메모리 셀들이 상호 분리된 데이터 패턴들을 각각 포함하도록 함으로써, 반도체 장치의 리텐션 특성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도로서, 설명의 편의를 위해 메모리 셀 영역만을 도시하였다.
도 1a 내지 도 1c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 채널막(18), 복수의 도전막들(11), 복수의 절연막들(12), 복수의 제1 그루브들(G1) 및 복수의 제2 그루브들(G2)을 포함한다.
채널막(18)은 기판(미도시됨)으로부터 돌출된 형태로 형성된다. 예를 들어, 채널막(18)은 스트레이트 형태, U 형태, W 형태 등을 가질 수 있으며, 복수의 메모리 셀들이 채널막(18)을 따라 3차원으로 적층된다. 여기서, 채널막(18)은 중심 영역이 오픈된 튜브 형태를 갖거나, 중심 영역까지 완전히 채워진 필라 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 채널막(18)이 튜브 형태를 갖는 경우, 오픈된 중심 영역에는 절연막(19)이 형성될 수 있다.
절연막들(12)은 채널막(18)의 측면을 감싸는 형태로 형성되며, 채널막(18)을 따라 소정 간격으로 적층된다. 절연막들(12)은 산화막으로 형성될 수 있다.
여기서, 절연막들(12) 사이의 영역은 제1 및 제2 그루브들(G1, G2)로 정의된다. 제1 그루브들(G1)과 제2 그루브들(G2)은 절연막들(12) 사이에 교대로 위치되며, 상이한 폭(W1≠W2)을 가질 수 있다. 예를 들어, 제2 그루브들(G2)은 제1 그루브들(G1)에 비해 좁은 폭(W2<W1)으로 형성된다. 또한, 제2 그루브들(G2)은 제1 그루브들(G1)과 상이한 깊이(D2≠D1)를 가질 수 있다. 예를 들어, 제2 그루브들(G2)은 제1 그루브들(G1)에 비해 깊은 깊이(D2>D1)로 형성된다.
도전막들(11)은 제1 그루브들(G1) 내에 형성되며, 채널막(18)을 감싸면서 적층된다. 도전막들(11)은 텅스텐막 등의 금속막을 포함할 수 있다. 일 예로, 채널막들(18)이 스트레이트 형태를 갖는 경우, 도전막들(11) 중 최상부의 적어도 하나의 도전막(11)은 상부 선택 라인이고, 최하부의 적어도 하나의 도전막(11)은 하부 선택 라인이고, 나머지 도전막들(11)은 워드라인일 수 있다. 다른 예로, 채널막들(18)이 U형태를 갖는 경우, 도전막들(11) 중 최상부 적어도 하나의 도전막(11)은 선택 라인이고, 나머지 도전막들(11)은 워드라인일 수 있다.
반도체 장치는 채널막(18)을 감싸도록 형성된 데이터 저장 패턴들(13)을 더 포함할 수 있다. 데이터 저장 패턴들(13)은 채널막(18)과 절연막들(12) 사이 및 채널막(18)과 도전막들(11) 사이에 위치될 수 있다. 또한, 데이터 저장 패턴들(13)은 소정 간격으로 이격되어 배열되며, 제2 그루브들(G2)에 의해 상호 분리된다. 예를 들어, 데이터 저장 패턴들(13)은 질화막 등의 전하트랩막, 폴리실리콘막 등의 전하저장막 및 나노 닷 중 적어도 하나를 포함한다.
반도체 장치는 터널절연막(17)을 더 포함할 수 있다. 터널절연막(17)은 채널막(18)을 감싸는 형태로 형성되며, 채널막(18)과 데이터 저장 패턴들(13) 사이에 개재된다.
반도체 장치는 제1 전하 차단 패턴들(15)을 더 포함할 수 있다. 제1 전하 차단 패턴들(15)은 제1 그루브들(G1) 내에 노출된 데이터 저장 패턴들(13)의 표면에 형성된다. 또한, 반도체 장치는 제2 전하 차단막(16)을 더 포함할 수 있다. 제2 전하 차단막(16)은 제1 전하 차단 패턴들(15)과 도전막들(11) 사이에 개재된다. 예를 들어, 제2 전하 차단막들(16)은 제1 및 제2 그루브들(G1, G2)의 표면을 따라 형성된다.
반도체 장치는 데이터 저장 패턴들(13)의 측벽에 형성된 스페이서들(14)을 더 포함할 수 있다. 스페이서들(14)은 제2 그루브들(G2) 내에 노출된 데이터 저장 패턴들(13)을 보호하면서 동시에 데이터 저장 패턴들(13)을 상호 분리시키는 역할을 한다. 도 1a에 도시된 바와 같이, 스페이서들(14)은 데이터 저장 패턴들(13)의 측벽에 각각 형성되고, 스페이서들(14) 사이에는 제2 전하 차단막(16)이 형성되거나 제2 전하 차단막(16) 및 도전막(11)이 형성될 수 있다. 도 1b에 도시된 바와 같이, 스페이서들(14)은 데이터 저장 패턴들(13)의 측벽에 각각 형성되고, 스페이서들(14) 사이에는 에어 갭(AG)이 형성될 수 있다. 또는, 도 1c에 도시된 바와 같이, 스페이서들(14)은 이웃한 데이터 저장 패턴들(13)의 사이를 완전히 채우는 형태로 형성될 수 있다. 예를 들어, 스페이서들(14)은 산화막으로 형성될 수 있다.
또한, 반도체 장치는 제2 그루브들(G2) 내에 형성된 베리어막들(B) 또는 에어 갭들(AG)을 더 포함할 수 있다. 베리어막들(B)은 도전막들(11) 형성시 함께 형성될 수 있으며, 텅스텐막 등의 금속막으로 형성될 수 있다. 에어 갭들(AG)은 제2 그루브들(G2)의 내부를 빈 공간으로 고립시킴으로써 형성된다. 예를 들어, 제2 그루브들(G2)의 폭이 좁을 경우, 제2 전하 차단막(16), 도전막(11) 등의 형성시, 제2 그루브들(G2)의 내부는 물질이 증착되지 않고 빈 공간으로 남아있는 상태에서, 제2 그루브들(G2)의 개구부가 제2 전하 차단막(16)으로 막히면서, 에어 갭들(AG)이 형성될 수 있다.
전술한 바와 같은 구조에 따르면, 적층된 메모리 셀들의 데이터 저장 패턴들(13)을 상호 분리시킬 수 있다. 특히, 데이터 저장 패턴들(13)의 측벽에 스페이서들(14)을 형성함으로써, 적층된 메모리 셀들 간의 전하 이동을 완벽히 차단할 수 있다. 따라서, 데이터 리텐션 특성을 향상시킬 수 있다. 또한, 적층된 메모리 셀들 사이에 베리어막(B) 또는 에어 갭(AG)을 형성함으로써, 적층된 도전막들(11) 간의 캐패시턴스를 감소시킬 수 있다. 따라서, 적층된 메모리 셀들의 구동시 상호 간섭을 감소시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도로서, 설명의 편의를 위해 메모리 셀 영역만을 도시하였다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 채널막(28), 복수의 도전막들(21), 복수의 절연막들(22), 복수의 제1 그루브들(G1), 복수의 제2 그루브들(G2) 및 복수의 데이터 저장 패턴들(23)을 포함한다.
채널막(28)은 튜브 형태로 형성될 수 있으며, 채널막(28)의 오픈된 중심 영역에는 절연막(29)이 형성된다. 채널막(28)과 데이터 저장 패턴들(23) 사이에는 터널절연막(27)이 개재되며, 터널절연막(27)은 채널막(28)을 감싸는 형태로 형성된다.
절연막들(22)은 채널막(28)을 따라 소정 간격으로 적층되며, 절연막들(22) 사이에는 제1 및 제2 그루브들(G1, G2)이 위치된다. 구체적으로, 절연막들(22) 사이에 제1 그루브들(G1)이 위치되며, 제1 그루브들(G1)과 절연막들(22) 사이에 제2 그루브들(G2)이 위치된다. 이러한 경우, 제1 그루브들(G1)의 상부 및 하부에 제2 그루브들(G2)이 위치되며, 이들은 서로 연결된다. 여기서, 제2 그루브들(G2)은 제1 그루브들(G1)에 비해 폭은 좁고(W2<W1) 깊이(D2>D1)는 더 깊게 형성될 수 있다.
도전막들(21)은 제1 및 제2 그루브들(G1, G2) 내에 형성되며, 채널막(28)을 감싸면서 적층된다. 여기서, 각각의 도전막들(21)은 제2 그루브들(G2) 내에 형성된 영역이 제1 그루브들(G1) 내에 형성된 영역에 비해 더 돌출된 형태를 갖는다. 따라서, 도전막들(21)은 제1 및 제2 그루브들(G1, G2) 내에 노출된 데이터 저장 패턴들(23)의 3면을 완전히 감싼다.
데이터 저장 패턴들(23)은 제2 그루브들(G2)에 의해 상호 분리된다. 데이터 저장 패턴들(23)은 채널막(28)과 도전막들(21) 사이 및 채널막(28)과 절연막들(22) 사이에 개재된다. 데이터 저장 패턴들(23) 중에서 채널막(28)과 도전막들(21) 사이에 개재된 데이터 저장 패턴들(23)이 실질적인 데이터 저장소로서 사용된다.
반도체 장치는 제1 그루브들(G1) 내에 노출된 데이터 저장 패턴들(23)의 표면에 형성된 제1 전하 차단 패턴들(25) 및 도전막들(21)을 감싸도록 형성된 제2 전하 차단막들(26) 중 적어도 하나를 더 포함할 수 있다. 또한, 반도체 장치는 제2 그루브들(G2) 내에 노출된 데이터 저장 패턴들(23)의 측벽에 형성된 스페이서들(24)을 더 포함할 수 있다.
이러한 경우, 채널막(28)과 도전막들(21) 사이에 개재된 데이터 저장 패턴들(23)은 전면이 스페이서(24) 및 제1 전하 차단막(25)에 의해 감싸지게 된다. 또한, 채널막(28)과 절연막들(22) 사이에 개재된 데이터 저장 패턴들(23)은 측벽만이 스페이서(24)에 의해 감싸진다.
전술한 바와 같은 구조에 따르면, 적층된 메모리 셀들의 데이터 저장 패턴들(23)을 상호 분리시킴으로써, 데이터 리텐션 특성을 향상시킬 수 있다. 또한, 각 메모리 셀의 도전막들(21)이 데이터 저장막(23)을 완전히 감싸는 형태로 형성되므로, 메모리 셀의 구동시 전계를 효과적으로 형성할 수 있다. 따라서, 게이트 응답 특성(Gate controllability)이 향상되며, 프로그램 및 소거 속도를 개선할 수 있다. 또한, 프로그램, 리드 등의 동작시 워드라인 등에 인가되는 전압의 레벨을 감소시킬 수 있고, 이를 통해, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a에 도시된 바와 같이, 복수의 제1 물질막들(31) 및 복수의 제2 물질막들(32)을 교대로 형성한다. 이때, 제2 물질막들(32) 내에 제3 물질막들(33)이 위치되도록, 제2 물질막들(32)을 형성하는 중간에 제3 물질막들(33)을 형성한다. 본 도면에서는 제2 물질막들(32)의 정 중앙에 제3 물질막들(33)이 위치되는 것으로 도시하였는데, 제3 물질막들(33)이 제2 물질막들(32)의 상부 또는 하부에 치우쳐서 위치되는 것도 가능하다. 또한, 제1 물질막들(31)과 제2 물질막들(32)은 동일하거나 상이한 두께로 형성될 수 있고, 제3 물질막들(33)은 제1 및 제2 물질막들(31, 32)에 비해 얇은 두께로 형성될 수 있다.
여기서, 제1 물질막들(31)은 제2 및 제3 물질막들(32, 33)에 대해 식각 선택비가 큰 물질로 형성된다. 또한, 제3 물질막(33)은 제1 및 제2 물질막들(31, 32)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(31)은 질화막 등의 제1 희생막으로 형성되고, 제2 물질막들(32)은 산화막 등의 절연막으로 형성되고, 제3 물질막들(33)은 티타늄 질화막 등의 제2 희생막으로 형성된다.
이어서, 제1 내지 제3 물질막들(31~33)을 관통하는 적어도 하나의 홀(H)을 형성한 후, 홀(H) 내에 데이터 저장막(35), 터널절연막(36) 및 채널막(37)을 차례로 형성한다. 이어서, 채널막(37)이 튜브 형태를 갖는 경우, 채널막(37)의 오픈된 중심 영역 내에 절연막(38)을 형성한다.
이때, 데이터 저장막(35)을 형성하기 전에, 홀(H) 내에 노출된 제1 물질막들(31)의 표면에 버퍼막들(34)을 형성할 수 있다. 버퍼막들(34)은 후속 제1 그루브들(G1)의 형성 공정시 데이터 저장막(35)이 손상되는 것을 방지하기 위한 것이다. 예를 들어, 홀(H) 내에 노출된 제1 물질막들(31)을 일부 두께 산화시켜 버퍼막들(34)을 형성할 수 있다.
또한, 터널절연막(36)은 데이터 저장막(35) 상에 산화막을 증착하여 형성되거나, 데이터 저장막(35)을 일부 두께 산화시켜 형성할 수 있다. 산화 공정으로 터널절연막(36)을 형성할 경우, 터널절연막(36)과 데이터 저장막(35) 간의 계면 특성을 향상시킬 수 있다.
도 3b에 도시된 바와 같이, 제1 내지 제3 물질막들(31~33)을 관통하는 적어도 하나의 슬릿(미도시됨)을 형성한 후, 슬릿 내에 노출된 제1 물질막들(31)을 제거한다. 이로써, 적층된 제2 물질막들(32) 사이에 제1 그루브들(G1)이 형성된다.
이어서, 버퍼막들(34)을 제거하여 데이터 저장막(35)을 노출시킨 후, 제1 그루브들(G1) 내에 노출된 데이터 저장막(35)을 일부 두께 산화시켜 제1 전하 차단 패턴들(39)을 형성한다. 이를 통해, 데이터 저장막(35)은 외측면에 요철을 갖게 된다. 예를 들어, 데이터 저장막(35)의 제1 그루브들(G1)에 대응되는 영역들이 그 외의 영역들에 비해 얇은 두께를 갖게 된다.
참고로, 버퍼막들(34)을 제거하지 않고, 잔류시키는 것도 가능하다. 이러한 경우, 버퍼막들(34)이 제1 전하차단 패턴들과 같은 역할을 하게 된다.
도 3c에 도시된 바와 같이, 슬릿 내에 노출된 제3 물질막들(33)을 제거하여 제2 그루브들(G2)을 형성한다. 여기서, 제1 및 제2 그루브들(G1, G2)은 적층된 제2 물질막들(32) 사이에 교대로 배열된다.
이어서, 제2 그루브들(G2) 내에 노출된 데이터 저장막(35)을 제거하고, 스페이서들(40)을 형성한다. 이로써, 제2 그루브들(G2)에 의해 분리된 데이터 저장 패턴들(35A)이 형성된다.
본 도면에서는, 제2 그루브들(G2) 내에 노출된 데이터 저장막(35)을 식각하여 데이터 저장 패턴들(35A)을 형성한 경우를 도시하였다. 예를 들어, 데이터 저장막(35)이 질화막으로 형성된 전하트랩막인 경우, 습식 딥 아웃 공정을 이용하여 데이터 저장막(35)을 식각한다. 이때, 제1 그루브들(G1) 내에 노출된 데이터 저장 패턴들(35A)은 제1 전하 차단 패턴들(39)에 의해 보호되므로, 데이터 저장막(35)을 선택적으로 식각할 수 있다. 이어서, 제2 그루브들(G2) 내에 노출된 데이터 저장 패턴들(35A)의 측벽에 스페이서들(40)을 형성한다. 예를 들어, 데이터 저장 패턴들(35A)의 측벽을 산화시켜 스페이서들(40)을 형성한다. 이를 통해, 도 1a 및 도 1b를 참조하여 설명한 형태를 갖는 스페이서들(40)을 형성할 수 있다.
참고로, 제2 그루브들(G2) 내에 노출된 데이터 저장막(35)을 산화시킴으로써, 제2 그루브들(G2) 내에 노출된 데이터 저장막(35)을 제거하는 것도 가능하다. 이러한 경우, 데이터 저장막(35) 중 제2 그루브들(G2)에 대응되는 영역들이 산화되어 스페이서들(40)을 형성하면서 동시에 산화되지 않은 영역들이 데이터 저장 패턴들(35A)로 정의된다. 이를 통해, 도 1c를 참조하여 설명한 형태를 갖는 스페이서들(40)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 제1 및 제2 그루브들(G1, G2)의 표면을 따라 제2 전하 차단막(42)을 형성한 후, 제1 및 제2 그루브들(G1, G2) 내에 도전막들(41)을 형성한다. 여기서, 도전막들(41)은 금속막으로 형성될 수 있으며, 텅스텐막 및 텅스텐 질화막 중 적어도 하나를 포함할 수 있다. 또한, 제2 전하 차단막(42)은 알루미늄산화막(Al2O3) 등의 고유전 유전체막으로 형성될 수 있다.
여기서, 제1 그루브들(G1) 내에 형성된 도전막들(41)은 선택 라인 또는 워드라인일 수 있다. 또한, 제2 그루브들(G2) 내에 형성된 도전막들(41)은 베리어막(B)일 수 있다. 이를 통해, 도 1a를 참조하여 설명한 형태를 갖는 도전막들(41)을 형성할 수 있다.
참고로, 제2 그루브들(G2)이 증착 공정 한계 이하의 폭을 갖는 경우, 제2 그루브들(G2)의 내부에 제2 전하 차단막(42) 및 도전막들(41)이 증착되지 않고 제2 그루브들(G2)의 내부가 빈 공간으로 남게 된다. 이를 통해, 도 1b를 참조하여 설명한 에어 갭(AG)을 형성할 수 있다.
전술한 바와 같은 공정에 따르면, 제3 물질막들(33)을 제거함으로써 용이하게 데이터 저장 패턴들(35A)을 형성할 수 있다. 또한, 제2 그루브들(G1)을 이용하여 베리어막(B) 또는 에어 갭(AG)을 용이하게 형성함으로써, 반도체 장치의 특성을 개선할 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 복수의 제1 물질막들(31) 및 복수의 제2 물질막들(32)을 교대로 형성한다. 이때, 제2 물질막들(32) 내에 제3 물질막들(33)이 위치하도록, 제2 물질막들(32)을 형성하는 중간에 제3 물질막들(33)을 형성한다.
이어서, 제1 내지 제3 물질막들(31~33)을 관통하는 적어도 하나의 홀(H)을 형성한 후, 홀(H) 내에 노출된 제1 물질막들(31)의 표면을 산화시켜 버퍼막들(34)을 형성할 수 있다. 이어서, 홀(H) 내에 데이터 저장막(35), 터널절연막(36) 및 채널막(37)을 차례로 형성한 후, 채널막(37)의 오픈된 중심 영역 내에 절연막(38)을 형성한다.
도 4b에 도시된 바와 같이, 제1 내지 제3 물질막들(31~33)을 관통하는 적어도 하나의 슬릿(미도시됨)을 형성한 후, 슬릿 내에 노출된 제3 물질막들(33)을 제거한다. 이로써, 적층된 제2 물질막들(32) 사이에 제2 그루브들(G2)이 형성된다.
이어서, 제2 그루브들(G2) 내에 노출된 데이터 저장막(35)을 식각하여, 데이터 저장 패턴들(35A)을 형성한다. 본 실시예에서는 데이터 저장막(35)을 제1 및 제2 물질막들(31, 32)에 대한 식각 선택비가 큰 물질로 형성한다. 일 예로, 데이터 저장막(35)은 폴리실리콘막으로 형성되고, 제1 물질막들(31)은 질화막으로 형성되고, 제2 물질막들(32)은 산화막으로 형성된다. 다른 예로, 데이터 저장막(35)은 질화막 등의 전하 트랩막으로 형성되고, 제1 물질막들(31)은 티타늄 질화막으로 형성되고, 제2 물질막들(32)은 산화막으로 형성된다. 따라서, 제1 및 제2 물질막들(31, 32)이 잔류하는 상태에서 데이터 저장막(35)을 선택적으로 식각할 수 있다.
도 4c에 도시된 바와 같이, 슬릿 내에 노출된 제1 물질막들(31)을 제거하여 적층된 제2 물질막들(32) 사이에 제1 그루브들(G1)을 형성한다. 이어서, 버퍼막들(34)을 제거하여 데이터 저장막(35)을 노출시킨 후, 노출된 데이터 저장 패턴들(35A)을 일부 두께 산화시켜 제1 전하 차단 패턴들(39)을 형성할 수 있다. 본 도면에는 도시하지 않았으나, 제1 전하 차단 패턴들(39)의 형성을 위한 산화 공정시, 제2 그루브들(G2) 내에 노출된 데이터 저장 패턴들(35)의 측벽이 산화되어 스페이서들이 형성될 수 있다.
도 4d에 도시된 바와 같이, 제1 및 제2 그루브들(G1, G2)의 표면을 따라 제2 전하 차단막(42)을 형성할 수 있다. 참고로, 본 실시예에서는 제1 전하 차단 패턴들(39) 및 제2 전하 차단막(42)이 둘다 형성된 경우에 대해 설명하였으나, 이들 중 하나만 형성하는 것도 가능하다.
이어서, 제1 및 제2 그루브들(G1, G2) 내에 도전막들(41)을 형성한다. 여기서, 제1 그루브들(G1) 내에 형성된 도전막들(41)은 선택 라인 또는 워드라인일 수 있다. 또한, 제2 그루브들(G1, G2) 내에 형성된 도전막들(41)은 베리어막(B)일 수 있다. 참고로, 제2 그루브들(G2)이 증착 공정 한계 이하의 폭을 갖는 경우, 제2 그루브들(G2)의 내부가 빈 공간으로 남게 되어 에어 갭(AG)을 형성할 수 있다.
전술한 바와 같은 공정에 따르면, 데이터 저장막(35)을 패터닝하여 데이터 저장 패턴들(35A)을 형성한 후에 제1 그루브들(G1)을 형성한다. 따라서, 제1 및 제2 그루브들(G1, G2)을 모두 형성한 후에 데이터 저장 패턴들(35A)을 형성하는 경우에 비해, 구조물의 구조적 안정성을 향상시킬 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명되 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a에 도시된 바와 같이, 복수의 제1 물질막들(51) 및 복수의 제2 물질막들(52)을 교대로 형성한다. 이때, 제1 물질막들(51)과 제2 물질막들(52)의 사이마다 제3 물질막들(53)이 위치하도록, 제1 및 제2 물질막들(51, 52)을 교대로 형성하는 중간에 제3 물질막들(53)을 형성한다. 예를 들어, 제2 물질막(52), 제3 물질막(53), 제1 물질막(51) 및 제3 물질막(53)을 차례로 형성하는 공정을 하나의 싸이클(cycle)로 수행하며, 적층하고자 하는 메모리 셀의 개수에 따라 싸이클을 복수회 수행한다.
이어서, 제1 내지 제3 물질막들(51~53)을 관통하는 적어도 하나의 홀(H)을 형성한 후, 홀(H) 내에 노출된 제1 물질막들(51)의 표면을 산화시켜 버퍼막들(54)을 형성할 수 있다. 이어서, 홀(H) 내에 데이터 저장막(55), 터널절연막(56) 및 채널막(57)을 차례로 형성한 후, 채널막(57)의 오픈된 중심 영역 내에 절연막(58)을 형성한다.
도 5b에 도시된 바와 같이, 제1 내지 제3 물질막들(51~53)을 관통하는 적어도 하나의 슬릿(미도시됨)을 형성한 후, 슬릿 내에 노출된 제1 물질막들(51)을 제거한다. 이로써, 적층된 제2 물질막들(52) 사이에 제1 그루브들(G1)이 형성된다. 특히, 적층된 제3 물질막들(53) 사이에 제1 그루브들(G1)이 형성된다.
이어서, 제1 그루브들(G1) 내에 노출된 버퍼막들(54)을 식각하여 데이터 저장막(55)을 노출시킨 후, 노출된 데이터 저장막(55)을 일부 두께 산화시켜 제1 전하 차단 패턴들(59)을 형성할 수 있다.
도 5c에 도시된 바와 같이, 슬릿 내에 노출된 제3 물질막들(53)을 제거하여 제2 그루브들(G2)을 형성한다. 여기서, 제2 그루브들(G2)은 적층된 제2 물질막들(52) 사이에 형성되며, 제1 그루브들(G1)의 상부 및 하부에 위치된다. 또한, 제1 그루브들(G1)과 제2 그루브들(G2)은 일체로 연결되어 하나의 공간을 형성한다.
이어서, 제2 그루브들(G2) 내에 노출된 데이터 저장막(55)을 식각하여 제2 그루브들(G2)에 의해 분리된 데이터 저장 패턴들(55A)을 형성한다. 이어서, 제2 그루브들(G2) 내에 노출된 데이터 저장 패턴들(55A)의 측벽을 산화시켜 스페이서들(60)을 형성한다.
도 5d에 도시된 바와 같이, 제1 및 제2 그루브들(G1, G2)의 표면을 따라 제2 전하 차단막(62)을 형성한 후, 제1 및 제2 그루브들(G1, G2) 내에 도전막들(61)을 형성한다. 여기서, 도전막들(61) 중 제2 그루브들(G2) 내에 형성된 영역들은 제1 그루브들(G1) 내에 형성된 영역들에 비해, 채널막(56)을 향해 더 돌출되어 있다. 따라서, 도전막들(61)은 제1 및 제2 그루브들(G1, G2) 내에 노출된 데이터 저장 패턴들(55A)의 표면을 감싸도록 형성된다. 이를 통해, 도 2를 참조하여 설명한 구조를 갖는 도전막들(61)을 형성할 수 있다.
전술한 바와 같은 공정에 따르면, 데이터 저장 패턴들(55A)을 완전히 감싸는 형태로 도전막들(61)을 형성할 수 있다. 따라서, 반도체 장치의 구동 특성 및 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 구조를 갖도록 형성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 호스트(Host) 및 비휘발성 메모리 소자(120)에 연결되며, 호스트(Host)의 요청에 응답하여 비휘발성 메모리 소자(120)에 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)의 읽기, 쓰기, 소거 등의 동작을 제어하도록 구성된다. 메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)와 호스트(Host) 간의 인터페이스를 제공하도록 구성된다. 또한, 메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예를 들어, 메모리 컨트롤러(110)는 SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리, 비휘발성 메모리 소자(120)와 호스트(Host) 간의 캐시 메모리, 및 비휘발성 메모리 소자(120)와 및 호스트(Host) 간의 버퍼 메모리 중 적어도 하나로서 이용된다. CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정한다. 또한, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 6을 참조하여 설명한 바와 같이, 비휘발성 메모리 소자(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13: 데이터 저장 패턴 14: 스페이서
15: 제1 전하 차단 패턴 16: 제2 전하 차단막
17: 터널절연막 18: 채널막
19: 절연막

Claims (20)

  1. 적어도 하나의 채널막;
    상기 채널막을 따라 적층된 절연막들;
    상기 절연막들 사이에 교대로 위치되며, 상이한 폭을 갖는 제1 및 제2 그루브들; 및
    상기 제1 그루브들 내에 형성된 도전막들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 채널막들을 감싸도록 형성되며, 상기 제2 그루브들에 의해 상호 분리된 데이터 저장 패턴들
    을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 그루브들 내에 노출된 상기 데이터 저장 패턴들의 표면에 형성된 제1 전하 차단 패턴들
    을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 1 및 제2 그루브들의 표면을 따라 형성된 제2 전하 차단막들
    을 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 그루브들 내에 형성된 베리어막들
    을 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 그루브들 내에 형성된 에어 갭들
    을 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 그루브들 내에 노출된 상기 데이터 저장 패턴들의 측벽에 형성된 스페이서들
    을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 그루브들은 상기 제1 그루브들에 비해 좁은 폭을 갖는
    반도체 장치.
  9. 적어도 하나의 채널막;
    상기 채널막을 따라 적층된 절연막들;
    상기 절연막들 사이에 교대로 위치된 제1 및 제2 그루브들;
    상기 제1 그루브들 내에 형성된 도전막들; 및
    상기 채널막들을 감싸도록 형성되며, 상기 제2 그루브들에 의해 상호 분리된 데이터 저장 패턴들
    을 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 그루브들 내에 형성된 베리어막들
    을 더 포함하는 반도체 장치.
  11. 제9항에 있어서,
    상기 제2 그루브들 내에 형성된 에어 갭들
    을 더 포함하는 반도체 장치.
  12. 제9항에 있어서,
    상기 제2 그루브들 내에 노출된 상기 데이터 저장 패턴들의 측벽에 형성된 스페이서들
    을 더 포함하는 반도체 장치.
  13. 제9항에 있어서,
    상기 제1 그루브들 내에 노출된 상기 데이터 저장 패턴들의 표면에 형성된 제1 전하 차단 패턴들
    을 더 포함하는 반도체 장치.
  14. 제9항에 있어서,
    상기 1 및 제2 그루브들의 표면을 따라 형성된 제2 전하 차단막들
    을 더 포함하는 반도체 장치.
  15. 제9항에 있어서,
    상기 제2 그루브들은 상기 제1 그루브들에 비해 좁은 폭을 갖는
    반도체 장치.
  16. 적어도 하나의 채널막;
    상기 채널막을 따라 적층된 절연막들;
    상기 절연막들 사이에 위치된 제1 그루브들;
    상기 제1 그루브들과 상기 절연막들 사이에 위치된 제2 그루브들;
    상기 채널막들을 감싸도록 형성되며, 상기 제2 그루브들에 의해 상호 분리된 데이터 저장 패턴들; 및
    상기 제1 및 제2 그루브들 내에 형성된 도전막들
    을 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 및 제2 그루브들 내에 노출된 상기 데이터 저장 패턴들의 표면에 형성된 제1 전하 차단 패턴들
    을 더 포함하는 반도체 장치.
  18. 제16항에 있어서,
    상기 1 및 제2 그루브들의 표면을 따라 형성된 제2 전하 차단막들
    을 더 포함하는 반도체 장치.
  19. 제16항에 있어서,
    상기 제2 그루브들은 상기 제1 그루브들에 비해 좁은 폭을 갖는
    반도체 장치.
  20. 제16항에 있어서,
    상기 도전막들은 상기 제1 및 제2 그루브들 내에 노출된 상기 데이터 저장 패턴들의 표면을 감싸도록 형성된
    반도체 장치.
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