KR20140020139A - 3차원 구조의 불휘발성 메모리 소자 및 이의 제조 방법 - Google Patents

3차원 구조의 불휘발성 메모리 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 3차원 구조의 불휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 기판으로부터 돌출된 복수의 제1 수직 채널막들 및 제2 수직 채널막들, 및 상기 제1 수직 채널막들에 관통되어 상기 제1 수직 채널막들의 측벽을 감싸는 제1 워드라인과 제2 수직 채널막들에 관통되어 상기 제2 수직 채널막들의 측벽을 감싸는 제2 워드라인을 포함하며, 상기 제1 워드라인과 제2 워드라인은 인접한 수직 채널막과의 연결 부분이 오목하게 들어가도록 형성된 3차원 구조의 불휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.

Description

3차원 구조의 불휘발성 메모리 소자 및 이의 제조 방법{Three dimensional non-volatile memory device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 구조의 불휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
불휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 불휘발성 메모리 소자가 제안되고 있다.
도 1은 종래기술에 따른 3차원 구조를 갖는 불휘발성 메모리 소자의 구조를 나타내는 단면도이다.
도시된 바와 같이, 종래기술에 따른 3차원 구조의 불휘발성 메모리 소자는 기판(10)으로부터 돌출된 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)을 포함하며, 복수의 메모리 셀(MC)은 하부선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링을 구성한다. 또한, 각 채널(CH)에 연결된 비트라인(BL)을 구비한다.
여기서, 도면 부호 "11", "16"은 게이트 절연막을 나타내고, 도면 부호 "13"은 하부 선택 라인을 나타내고, 도면 부호 "15"는 워드라인을 나타내고, 도면 부호 "17"은 상부 선택 라인을 나타낸다. 또한, 도면 부호 "12"는 층간절연막을 나타내며, 일반적으로 산화막으로 형성된다.
3차원 구조를 갖는 불휘발성 메모리 소자는 소자의 전기적 특성을 일정 부분 유지하기 위하여 채널의 지름을 일정 크기 이상으로 유지하여야 하며, 채널을 감싸고 있는 워드라인의 폭 및 인접한 워드라인 간의 간격을 일정 크기 이상으로 유지하여야 한다.
본 발명의 실시 예는 워드라인의 패턴의 모양을 변경시켜 채널의 지름, 채널을 감싸는 워드라인 폭, 인접한 워드라인간의 간격을 일정 길이 이상으로 유지할 수 있는 3차원 구조의 불휘발성 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 3차원 구조의 불휘발성 메모리 소자는 기판으로부터 돌출된 복수의 제1 수직 채널막들 및 제2 수직 채널막들, 및 상기 제1 수직 채널막들에 관통되어 상기 제1 수직 채널막들의 측벽을 감싸는 제1 워드라인과 제2 수직 채널막들에 관통되어 상기 제2 수직 채널막들의 측벽을 감싸는 제2 워드라인을 포함하며, 상기 제1 워드라인과 제2 워드라인 각각은 인접한 수직 채널막과의 연결 부분이 오목하게 들어가도록 형성된다.
본 발명의 다른 실시 예에 따른 3차원 구조의 불휘발성 메모리 소자는 다수의 제1 수직 채널막에 의해 관통되는 제1 워드라인과, 상기 제1 워드라인과 일정 간격 이격되며, 제2 수직 채널막에 의해 관통되는 제2 워드라인을 포함하며, 상기 제1 워드라인과 상기 제2 워드라인은 상기 다수의 제1 수직 채널막 및 상기 다수의 제2 수직 채널막이 관통되는 영역에서 볼록하게 돌출되며, 상기 다수의 제1 수직 채널막 사이의 영역 및 상기 다수의 제2 수직 채널막 사이의 영역에서 오목하게 들어가도록 형성된다.
본 발명의 다른 실시 예에 따른 3차원 구조의 불휘발성 메모리 소자는 기판으로부터 돌출된 복수의 제1 수직 채널막들 및 제2 수직 채널막들, 및 상기 제1 수직 채널막들에 관통되어 상기 제1 수직 채널막들의 측벽을 감싸는 제1 워드라인들과 상기 제2 수직 채널막들에 관통되어 상기 제2 수직 채널막들의 측벽을 감싸는 제2 워드라인들을 포함하며, 상기 제1 워드라인들과 제2 워드라인들은 교차배치되며, 상기 제1 수직 채널막들 사이에 배치된 상기 제2 워드라인들의 폭이 오목하게 형성된다.
본 발명에 따른 3차원 구조의 불휘발성 메모리 소자의 제조 방법은 기판 상부에 복수의 제1 희생막 및 복수의 제2 희생막을 교대로 적층하여 적층 구조를 형성하는 단계와, 상기 적층 구조를 관통하는 다수의 제1 수직홀 및 다수의 제2 수직홀을 형성하되, 상기 다수의 제1 수직홀 및 상기 다수의 제2 수직홀은 서로 대각선 방향에 배치되도록 형성하는 단계와, 상기 상기 다수의 제1 수직홀 및 상기 다수의 제2 수직홀의 표면을 따라 메모리막 및 채널막을 형성하여 다수의 제1 채널 및 다수의 제2 채널을 형성하는 단계, 상기 다수의 채널들 사이의 상기 적층 구조를 관통하는 슬릿을 형성하여 상기 제1 희생막 및 상기 제2 희생막의 측벽을 노출시키되, 상기 다수의 제1 채널 및 상기 다수의 제2 채널을 감싸는 상기 적층 구조는 볼록하게 돌출되며 상기 다수의 제1 수직홀들 사이 및 상기 다수의 제2 수직홀들 사이의 상기 적층 구조는 오목하도록 형성하는 단계, 상기 제2 희생막을 제거하는 단계, 및 상기 제2 희생막이 제거된 공간에 워드라인용 도전막들을 형성하는 단계를 포함한다.
본 발명에 따르면, 워드라인의 패턴의 모양을 변경시켜 채널의 지름, 채널을 감싸는 워드라인 폭, 인접한 워드라인간의 간격을 일정 길이 이상으로 유지함으로써, 불휘발성 메모리 소자의 집적도가 증가하여도 불휘발성 메모리 소자의 전기적 특성을 개선할 수 있다.
도 1은 종래기술에 따른 3차원 구조를 갖는 불휘발성 메모리 소자의 구조를 나타내는 단면도이다.
도 2 내지 도 9는 본 발명의 실시 예에 따른 3차원 구조를 갖는 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2 내지 도 9는 본 발명에 따른 3차원 구조의 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 기판(101) 상에 제1 층간 절연막(103)을 형성한다. 이 후, 제1 층간 절연막(103) 상에 내부에 제1 희생막(107)이 매립된 파이프 게이트(PG)를 형성한다.
제1 층간 절연막(103)은 파이프 게이트(PG)와 기판(101) 사이를 절연시키기 위해 형성되는 것으로 실리콘 산화막(SiO2)으로 형성할 수 있다.
파이프 게이트(PG)는 제1 파이프 게이트(PG1)용 제1 도전막(105) 및 제2 파이프 게이트(PG2)용 제2 도전막(109)을 포함한다. 제1 도전막(105)은 제1 층간 절연막(103) 상부에 형성된다. 제1 도전막(105) 형성 후, 제1 도전막(105)의 일부를 식각하여 제1 도전막(105) 내부에 다수행 및 다수열을 포함하는 매트릭스 형태로 배열된 다수의 트렌치들(T)을 형성한다. 이 후, 트렌치(T) 내부를 제1 희생막(107)으로 채운다. 제1 희생막(107)은 질화막 또는 TiN 등으로 형성할 수 있다. 이어서, 제1 희생막(107)이 형성된 전체 구조 상부에 제2 도전막(109)을 형성한다. 제1 및 제2 도전막(105, 109)은 폴리 실리콘막으로 형성할 수 있다.
도 3을 참조하면, 제2 도전막(109)이 형성된 전제 구조 상부에 다층의 제2 희생막(111a 내지 111g, 115) 및 다층의 제3 희생막(113a 내지 113g)을 교대로 적층하여 적층 구조(ML)를 형성한다. 다층의 제2 희생막(111a 내지 111g, 115)은 다층의 제3 희생막(113a 내지 113g)에 대한 식각 선택비를 가진 물질로 형성되는 것이 바람직하다. 다층의 제2 희생막(111a 내지 111g, 115)은 산화막으로 형성할 수 있으며, 다층의 제3 희생막(113a 내지 113g)은 질화막으로 형성할 수 있다. 여기서, 제3 희생막(113a)보다 제1 희생막(111a)이 먼저 형성되고, 적층 구조(ML)의 최상층에 제1 희생막(115)이 적층될 수 있다. 다층의 제3 희생막(113a 내지 113g)의 적층 수는 형성하고자 하는 메모리 셀들의 적층 수에 따라 다양하게 설계될 수 있다.
이어서, 적층 구조(ML) 상부에 하드 마스크막(117)을 형성한다. 하드 마스크막(117)은 다층의 제2 희생막(111a 내지 111g, 115) 및 다층의 제3 희생막(113a 내지 113g)에 대한 식각 선택비를 가진 물질로 형성되는 것이 바람직하다.
도 4a를 참조하면, 포토리소그래피 공정을 이용하여 하드 마스크막(117)을 패터닝하여 다수의 수직홀들(H1, H2)이 형성될 적층 구조(ML)의 일부를 노출시키는 하드 마스크 패턴(117a)을 형성한다. 이어서, 하드 마스크 패턴(117a)에 의해 노출된 적층 구조(ML) 및 제2 도전막(109)을 식각 공정으로 제거하여 트렌치(T) 각각의 양단에 연결되어 제1 희생막(107)의 양단부를 노출시키는 다수의 수직홀들(H1, H2)을 형성한다. 설명의 편의를 위해, 제1 희생막(107)의 양단에 형성된 한 쌍의 수직홀(H1, H2) 중 하나를 제1 수직홀(H1), 나머지 하나를 제2 수직홀(H2)로 지칭한다. 제1 수직홀(H1) 및 제2 수직홀(H2)은 워드라인 방향으로 다수개 형성된다. 즉, 서로 이웃한 제1 희생막들(107) 각각을 노출시키는 제1 수직홀들(H1)은 서로 인접하게 배치된다. 그리고, 서로 이웃한 제1 희생막들(107) 각각을 노출시키는 제2 수직홀들(H2)은 서로 인접하게 배치된다.
도 4b는 도 4a에 도시된 공정 단계를 진행한 소자의 평면도이다. 도 4b를 참조하면, 제1 수직홀들(H1)은 워드라인 방향으로 일직선 상에 일정 간격을 두고 형성된다. 제2 수직홀들(H2)은 워드라인 방향으로 일직선 상에 일정 간격을 두고 형성된다. 이때 제1 수직홀들(H1)과 제2 수직홀들(H2)는 서로 대각선 방향에 위치하도록 형성된다. 즉, 제1 수직홀들(H1)과 제2 수직홀들(H2)은 서로 지그재그 배열된다. 따라서 제1 수직홀들(H1)과 제2 수직홀들(H2)은 마름모 모형의 꼭지점 위치에 배치된다.
도 5를 참조하면, 제1 희생막(107)을 선택적으로 식각할 수 있는 식각 물질로 제1 희생막(107)을 제거하여, 트렌치(T)를 개구시킨다. 즉, 제1 수직홀(H1)과 제2 수직홀(H2)이 연결되는 파이프 홀을 형성한다.
이를 좀더 상세히 설명하면, 제1 및 제2 수직홀들(H1, H2)의 측벽을 따라 보호막을 형성한다. 보호막은 제1 희생막(107)에 대한 식각 선택비를 가진 물질로 형성되는 것이 바람직하다. 이 후, 제1 희생막(107)을 선택적으로 제거하여 트렌치(T)를 개구시키고, 잔류하는 보호막을 제거하여 제1 및 제2 수직홀들(H1, H2)의 측벽을 노출한다.
도 6을 참조하면, 트렌치(T)와, 제1 및 제2 수직홀들(H1, H2)의 측벽이 노출된 전체 구조의 표면을 따라 메모리막(119)을 형성한다. 메모리막(119)은 전하 차단막(119a)/전하 트랩막(119b)/터널 절연막(119c)의 적층 구조로 형성할 수 있다. 전하 트랩막(119b)은 전하 트랩이 가능한 실리콘 질화막(SiN), 하프늄 산화막(HfO2), 또는 지르코늄 산화막(ZrO2)으로 형성할 수 있으며, 전하 차단막 및 터널 절연막(119a)은 실리콘 산화막으로 형성할 수 있다.
이 후, 메모리막(119)을 포함하는 전체 구조 표면을 따라 U자형 채널막(121)을 형성한다. U자형 채널막(121)은 반도체 막으로서, 실리콘막으로 형성할 수 있다. 이 때, U자형 채널막(121)은 메모리막(119)의 표면을 따라 형성되거나, 메모리막(119)이 도포된 트렌치(T)와, 제1 및 제2 수직홀(H1, H2)의 내부를 채우도록 형성된다. 트렌치(T)에 형성된 채널막을 파이프 채널막으로 정의할 수 있다.
상기에서 U자형 채널막(121)이 메모리막(119)의 표면을 따라 형성된 경우, U자형 채널막(121)이 도포된 트렌치(T)와, 제1 및 제2 수직홀들(H1, H2)의 내부를 갭-필 절연막(123)으로 채운다. 갭-필 절연막(123)은 좁고 긴 트렌치(T)와, 제1 및 제2 수직홀들(H1, H2)의 내부를 보이드(void)없이 채울 수 있도록 유동성이 높은 절연물로 형성되는 것이 바람직하다. 예를 들어, 갭-필 절연막(123)은 PSZ(poly silazane)를 이용하여 형성할 수 있다.
이 후, 하드 마스크 패턴(117a)을 제거하고 갭-필 절연막(123)을 식각하여 갭-필 절연막(123)의 높이를 적층 구조(ML)의 높이보다 낮추는 공정을 더 실시할 수 있다. 이 후, 갭-필 절연막(123)이 제거된 영역을 도프트 폴리 실리콘막(125)으로 채운다.
도프트 폴리 실리콘막(125)은 U자형 채널막(123) 일부 측벽에 접촉된다. 이러한 도프트 폴리 실리콘막(125)은 메모리 스트링의 채널 저항을 개선하기 위해 더 형성되는 것으로서, 도펀트 종류 및 농도 등의 조건은 반도체 소자의 동작 특성에 따라 다양하게 설정될 수 있다.
상술한 바와 같이 제1 및 제2 수직홀들(H1, H2)의 내부를 메모리막(119), U자형 채널막(121), 갭-필 절연막(123), 도프트 폴리 실리콘막(125)으로 채워 채널(CH)을 형성한다.
도 7a를 참조하면, 서로 이웃한 제1 수직홀들(H1)과 제2 수직홀들(H2) 사이의 적층 구조(ML)를 식각하여 적층 구조(ML)를 관통하는 슬릿(127)을 형성한다. 이로써, 적층구조(ML)의 다층의 제2 희생막(111a 내지 111g, 115)들 및 제3 희생막들(113a 내지 113g)의 측벽이 노출된다.
도 7b를 참조하면, 적층 구조(ML)가 워드라인 방향으로 인접한 채널(CH)과 채널(CH) 사이에서 오목하게 들어가고, 채널(CH)을 중심으로 볼록하게 돌출되도록 형성한다. 즉, 적층 구조(ML)가 오목하게 들어가 부분은 인접한 적층 구조(ML)의 볼록하게 돌출된 부분가 서로 마주한다. 따라서, 슬릿(127)의 간격을 확보함과 동시에 채널(CH)을 감싸는 적층 구조(ML)의 폭도 확보할 수 있다. 이로 인해 채널(CH)의 지름도 증가시킬 수 있다.
도 8을 참조하면, 슬릿(127)의 내벽에 노출된 다층의 제3 희생막들(113a 내지 113g)을 선택적으로 제거한다.
도 9를 참조하면, 제3 희생막들(113a 내지 113g)이 제거된 공간이 매립되도록 워드라인용 도전막들(129)을 형성한다. 이때, 다층의 제2 희생막(111a 내지 111g, 115)들 사이의 공간이 매립되도록 워드라인용 도전막(129)을 형성한 후, 슬릿(127)의 내벽에 형성된 워드라인용 도전막들(129)을 식각하여 각 공간에 매립된 워드라인용 도전막(129)을 분리시킨다. 즉, 워드라인용 도전막들(129)은 다층의 제2 희생막(111a 내지 111g, 115)들 사이의 공간에 형성되며, 다층의 제2 희생막(111a 내지 111g, 115)의 측벽 중 가운데 부분이 일부 노출되도록 형성되어, 워드라인용 도전막들(129)은 인접한 워드라인용 도전막들과 상부 부분이 서로 맞닿지 않도록 형성한다.
상술한 바와 같이 채널을 인접한 워드라인의 채널과 지그 재그 방식으로 배치하고, 슬릿 형성 공정 시, 적층 구조(ML)가 워드라인 방향으로 인접한 채널(CH)과 채널(CH) 사이에서 오목하게 들어가고, 채널(CH)을 중심으로 볼록하게 돌출되도록 형성함으로써, 슬릿의 간격을 확보함과 동시에 채널(CH)을 감싸는 워드라인의 폭도 확보할 수 있다.
이 후, 다층의 제2 희생막(111a 내지 111g, 115)을 제거한 후 제거된 부분에 층간 절연막을 형성할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
반도체 메모리 장치(1120)는 도 1 및 도 3 내지 14에서 상술한 실시예들을 참조하여 설명한 반도체 메모리 장치를 포함한다. 또한, 반도체 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 반도체 메모리 장치(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 반도체 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 반도체 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 11을 참조하여 설명한 바와 같이, 반도체 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
101 : 반도체 기판 103 : 제1 층간 절연막
105 : 제1 도전막 107 : 제1 희생막
109 : 제2 도전막
111a 내지 111g, 115 :다층의 제2 희생막
113a 내지 113g : 다층의 제3 희생막
117 : 하드 마스크막 119 : 메모리막
121 : U자형 채널막 123, 133 : 갭-필 절연막
125 : 도프트 폴리 실리콘막 127 : 슬릿
129 : 워드라인용 도전막들

Claims (5)

  1. 기판으로부터 돌출된 복수의 제1 수직 채널막들 및 제2 수직 채널막들; 및
    상기 제1 수직 채널막들에 관통되어 상기 제1 수직 채널막들의 측벽을 감싸는 제1 워드라인과 제2 수직 채널막들에 관통되어 상기 제2 수직 채널막들의 측벽을 감싸는 제2 워드라인을 포함하며,
    상기 제1 워드라인과 제2 워드라인 각각은 인접한 수직 채널막과의 연결 부분이 오목하게 들어가도록 형성된 3차원 구조의 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 수직 채널막들과 상기 제2 수직 채널막들은 워드라인을 기준으로 대각선 방향에 배치되는 3차원 구조의 불휘발성 메모리 소자.
  3. 다수의 제1 수직 채널막에 의해 관통되는 제1 워드라인;
    상기 제1 워드라인과 일정 간격 이격되며, 제2 수직 채널막에 의해 관통되는 제2 워드라인을 포함하며,
    상기 제1 워드라인과 상기 제2 워드라인은 상기 다수의 제1 수직 채널막 및 상기 다수의 제2 수직 채널막이 관통되는 영역에서 볼록하게 돌출되며, 상기 다수의 제1 수직 채널막 사이의 영역 및 상기 다수의 제2 수직 채널막 사이의 영역에서 오목하게 들어가도록 형성된 3차원 구조의 불휘발성 메모리 소자.
  4. 기판으로부터 돌출된 복수의 제1 수직 채널막들 및 제2 수직 채널막들; 및
    상기 제1 수직 채널막들에 관통되어 상기 제1 수직 채널막들의 측벽을 감싸는 제1 워드라인들과 상기 제2 수직 채널막들에 관통되어 상기 제2 수직 채널막들의 측벽을 감싸는 제2 워드라인들을 포함하며,
    상기 제1 워드라인들과 제2 워드라인들은 교차배치되며, 상기 제1 수직 채널막들 사이에 배치된 상기 제2 워드라인들의 폭이 오목하게 형성된 3차원 구조의 불휘발성 메모리 소자.
  5. 기판 상부에 복수의 제1 희생막 및 복수의 제2 희생막을 교대로 적층하여 적층 구조를 형성하는 단계;
    상기 적층 구조를 관통하는 다수의 제1 수직홀 및 다수의 제2 수직홀을 형성하되, 상기 다수의 제1 수직홀 및 상기 다수의 제2 수직홀은 서로 대각선 방향에 배치되도록 형성하는 단계;
    상기 상기 다수의 제1 수직홀 및 상기 다수의 제2 수직홀의 표면을 따라 메모리막 및 채널막을 형성하여 다수의 제1 채널 및 다수의 제2 채널을 형성하는 단계;
    상기 다수의 채널들 사이의 상기 적층 구조를 관통하는 슬릿을 형성하여 상기 제1 희생막 및 상기 제2 희생막의 측벽을 노출시키되, 상기 다수의 제1 채널 및 상기 다수의 제2 채널을 감싸는 상기 적층 구조는 볼록하게 돌출되며 상기 다수의 제1 수직홀들 사이 및 상기 다수의 제2 수직홀들 사이의 상기 적층 구조는 오목하도록 형성하는 단계;
    상기 제2 희생막을 제거하는 단계; 및
    상기 제2 희생막이 제거된 공간에 워드라인용 도전막들을 형성하는 단계를 포함하는 3차원 구조의 불휘발성 메모리 소자의 제조 방법.




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