KR20150064520A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20150064520A
KR20150064520A KR1020130149335A KR20130149335A KR20150064520A KR 20150064520 A KR20150064520 A KR 20150064520A KR 1020130149335 A KR1020130149335 A KR 1020130149335A KR 20130149335 A KR20130149335 A KR 20130149335A KR 20150064520 A KR20150064520 A KR 20150064520A
Authority
KR
South Korea
Prior art keywords
film
region
laminate
films
regions
Prior art date
Application number
KR1020130149335A
Other languages
English (en)
Inventor
윤명성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130149335A priority Critical patent/KR20150064520A/ko
Priority to US14/258,782 priority patent/US9691783B2/en
Publication of KR20150064520A publication Critical patent/KR20150064520A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

본 기술에 따른 반도체 장치는 제1 도전 패턴들과 제1 층간 절연막들이 각각 교대로 적층된 제1 적층체; 상기 제1 적층체 상부에 형성되며, 제2 도전 패턴들과 제2 층간 절연막들이 교대로 적층된 제2 적층체; 상기 제1 적층체와 제2 적층체 사이에 형성된 계면 패턴; 상기 제1 적층체 및 상기 계면 패턴을 관통하며, 상기 계면 패턴의 측벽을 향하여 돌출된 제1 돌출부를 포함하는 제1 관통 영역들; 상기 제2 적층체를 관통하며 상기 제1 관통 영역들에 연결된 제2 관통 영역들; 및 상기 제1 및 제2 관통 영역들의 측벽을 따라 형성된 관통 구조물들을 포함한다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 3차원 구조의 셀 스트링을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치의 셀 스트링은 기판 상에 메모리 셀 들을 단층으로 형성하는 2차원 구조로 형성된다. 이러한 2차원 셀 스트링의 집적도는 미세 패턴 형성 기술을 이용하여 메모리 셀 들이 점유하는 평면적을 줄임으로써 향상될 수 있다.
상술한 2차원 셀 스트링의 집적도 향상 기술이 한계에 도달함에 따라, 기판 상에 메모리 셀 들을 다층으로 적층하는 3차원 셀 스트링이 제안된 바 있다. 3차원 셀 스트링의 집적도는 메모리 셀 들이 점유하는 평면적을 줄이지 않더라도 향상될 수 있다.
3차원 셀 스트링은 교대로 적층된 층간 절연막들 및 도전 패턴들과, 층간 절연막들 및 도전 패턴들을 관통하는 관통 구조물을 포함한다. 관통 구조물은 메모리 막 및 채널막을 포함할 수 있다. 층간 절연막들 및 도전 패턴들의 적층 수가 증가됨에 따라, 관통 구조물의 형성 공정의 난이도가 증가된다. 이를 개선하기 위해 하기와 같은 방식으로 관통 구조물을 형성하는 공정이 제안된 바 있다.
관통 구조물 형성 공정의 난이도를 낮추기 위해 제안된 공정은 층간 절연막들 및 도전 패턴들의 일부를 포함하는 제1 적층체를 형성하는 단계, 제1 적층체를 관통하는 관통 구조물의 제1 부분을 형성하는 단계, 관통 구조물의 제1 부분을 포함하는 제1 적층체 상에 층간 절연막들 및 도전 패턴들의 다른 일부를 포함하는 제2 적층체를 형성하는 단계, 및 제2 적층체를 관통하여 관통 구조물의 제1 부분에 연결된 제2 부분을 형성하는 단계를 포함한다. 이와 같이 관통 구조물을 높이에 따른 부분별로 나누어 형성하는 경우, 제1 부분과 제2 부분 간 오버레이 마진이 부족하여 제2 부분이 제1 부분에 연결되지 못하는 공정 불량이 발생할 수 있다. 또한, 관통 구조물의 제2 부분 형성 시, 그 하부의 제1 적층체가 손상되는 문제가 발생할 수 있다.
상술한 바와 같이 다층의 물질막들을 관통하는 관통 구조물을 형성하는 공정 난이도를 개선하는데 많은 어려움이 있다.
본 발명의 실시 예는 다층의 물질막들을 관통하는 관통 구조물을 용이하게 형성할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 도전패턴들과 제1 층간 절연막들이 각각 교대로 적층된 제1 적층체; 상기 제1 적층체 상부에 형성되며, 제2 도전패턴들과 제2 층간 절연막들이 교대로 적층된 제2 적층체; 상기 제1 적층체와 제2 적층체 사이에 형성된 계면 패턴; 상기 제1 적층체 및 상기 계면 패턴을 관통하며, 상기 계면 패턴의 측벽을 향하여 돌출된 제1 돌출부를 포함하는 제1 관통 영역들; 상기 제2 적층체를 관통하며 상기 제1 관통 영역들에 연결된 제2 관통 영역들; 및 상기 제1 및 제2 관통 영역들의 측벽을 따라 형성된 관통 구조물들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들 상에 제3 물질막을 형성하는 단계; 상기 제1 내지 제3 물질막을 관통하며, 상기 제3 물질막의 측벽을 향하여 돌출된 제1 돌출부를 포함하는 제1 관통 영역을 형성하는 단계; 상기 제1 돌출부를 포함하는 제1 관통 영역을 제1 희생막으로 채우는 단계; 상기 제1 물질막들 및 상기 제2 물질막들 상에 교대로 적층된 제4 물질막들 및 제5 물질막들을 형성하는 단계; 제4 물질막들 및 제5 물질막들을 관통하여 상기 제1 희생막을 노출하는 제2 관통 영역을 형성하는 단계; 상기 제2 관통 영역을 통해 상기 제1 희생막을 제거하는 단계; 및 상기 제2 관통 영역 및 상기 제1 돌출부를 포함하는 제1 관통 영역을 따라 관통 구조물을 형성하는 단계를 포함할 수 있다.
본 기술은 관통 구조물을 부분별로 나누어 형성하지 않으므로 관통 구조물을 용이하게 형성할 수 있다.
본 기술은 적층체들 사이의 계면 패턴을 관통하는 제1 관통 영역의 일부 폭을 넓게 형성함으로써, 후속에서 형성되는 제2 관통 영역과 제1 관통 영역 간의 오버레이 마진을 확대하여 제2 관통 영역을 제1 관통 영역에 용이하게 연결할 수 있다.
본 기술은 제2 관통 영역과 제1 관통 영역 간의 오버레이 마진을 확대할 수 있으므로 제2 관통 영역에 의해 그 하부의 적층체가 손상되는 문제를 줄일 수 있다.
본 기술은 적층체들을 관통하는 관통홀을 높이에 따른 영역별로 나누어 형성하므로 관통홀을 하부 영역까지 넓게 형성할 수 있다. 따라서, 본 기술은 관통홀을 따라 형성되는 관통 구조물의 협착을 방지할 수 있다.
도 1a 내지 도 1f는 본 발명의 제1 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 제2 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 제3 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4d는 본 발명의 제4 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제5 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 제6 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 제7 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 제8 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 10은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1f는 본 발명의 제1 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 내부에 제1 희생막(105)이 매립된 파이프 게이트(PG)를 기판(미도시) 상에 형성한다. 파이프 게이트(PG) 형성 공정은 절연막(미도시)으로 덮힌 기판 상에 제1 파이프 게이트막(101)을 형성하는 단계, 제1 파이프 게이트막(101)을 식각하여 트렌치(103)를 형성하는 단계, 트렌치(103) 내부를 제1 희생막(105)으로 채우는 단계, 및 제1 희생막(105)으로 채워진 제1 파이프 게이트막(101) 상에 제2 파이프 게이트막(107)을 형성하는 단계를 포함할 수 있다. 제1 및 제2 파이프 게이트막(101, 107)은 도전물로 형성되며, 예를 들어 실리콘막으로 형성될 수 있다. 제1 희생막(105)은 제1 및 제2 파이프 게이트막(101, 107)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있으며, 예를 들어, 티타늄 질화막(TiN)으로 형성될 수 있다.
이어서, 제1 희생막(105)으로 매립된 파이프 게이트(PG) 상에 제1 물질막들(111), 및 제2 물질막들(113)을 교대로 적층한다. 제1 물질막들(111) 및 제2 물질막들(113)은 다양한 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(111)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 제1 물질막들(111)에 대한 식각 선택비를 가진 희생물로 형성될 수 있다. 이 경우, 제1 물질막들(111)은 실리콘 산화막들로 형성되고, 제2 물질막들(113)은 질화막들로 형성될 수 있다. 다른 예를 들면, 제1 물질막들(111)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 도전물로 형성될 수 있다.
이어서, 제1 물질막들(111) 및 제2 물질막들(113) 상에 제3 물질막(121)을 형성한다. 제3 물질막(121)은 제1 물질막들(111) 및 제2 물질막들(113)에 대한 식각 선택비를 갖는 다양한 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(111)이 실리콘 산화막들로 형성되고 제2 물질막들(113)이 질화막들로 형성된 경우, 제3 물질막(121)은 도전물로 형성될 수 있다. 제3 물질막(121)용 도전물로는 실리콘이 이용될 수 있다. 다른 예를 들면, 제1 물질막들(111)이 절연물로 형성되고 제2 물질막들(113)이 도전물로 형성된 경우, 제3 물질막(121)은 희생물용 절연물 또는 희생물용 도전물로 형성될 수 있다. 예를 들어, 제1 물질막들(111)이 실리콘 산화막들로 형성되고, 제2 물질막들(113)이 실리콘막들로 형성되고, 제3 물질막(121)은 질화막으로 형성될 수 있다.
이 후, 제3 물질막(121) 상에 보호막(131)이 더 형성될 수 있다. 보호막(131)은 제3 물질막(121)을 선택적으로 식각하는 후속 식각 공정 동안 제3 물질막(121)의 두께 손실을 방지하기 위해 형성될 수 있다. 보호막(131)은 제1 물질막들(111)과 동일한 물질막으로 형성될 수 있으며, 층간 절연막으로 이용될 수 있다. 경우에 따라, 보호막(131) 형성 공정은 생략될 수 있다.
이어서, 보호막(131), 제3 물질막(121), 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 제1 관통 영역들(141A, 141B)을 형성한다. 이 때, 제2 파이프 게이트막(107)을 더 식각하여 제1 관통 영역들(141A, 141B)에 연결되고 제1 희생막(105)을 노출시키는 예비 연결부들(142A, 142B)을 형성한다. 제1 관통 영역들(141A, 141B) 및 예비 연결부들(142A, 142B)의 횡단면 형상은 원형, 타원형, 다각형 등 다양한 형태로 형성될 수 있다. 제1 관통 영역들(141A, 141B)은 트렌치(103)의 일단에 연결된 드레인측 제1 관통 영역(141A)과 트렌치(103)의 타단에 연결된 소스측 제1 관통 영역(141B)을 포함한다.
도 1b를 참조하면, 제1 관통 영역들(141A, 141B)을 통해 노출된 제3 물질막(121)을 선택적으로 식각하여 제1 관통 영역들(141A, 141B)의 측벽들에 제1 돌출부들(143)을 형성한다. 제1 돌출부들(143)은 제3 물질막(121) 측벽 전면에 접한 제1 관통 영역들(141A, 141B)의 측벽들이 제3 물질막들(121)을 향하여 돌출된 것이다. 제1 돌출부들(143)이 형성된 부분에서 제1 관통 영역들(141A, 141B)의 폭은 나머지 부분에서보다 넓게 형성된다. 제3 물질막(121)의 식각 공정은 습식 또는 건식 방식으로 다양하게 실시될 수 있다. 제3 물질막(121)을 식각하는 동안, 예비 연결부들(142A, 142B)을 통해 노출된 제2 파이프 게이트막(107)이 식각되어 예비 연결부들(142A, 142B)의 측벽들에 제2 돌출부들(145)이 형성될 수 있다. 제2 돌출부들(145)은 제2 파이프 게이트막(107)에 접한 예비 연결부들(142A, 142B)의 측벽들 전면이 제2 파이프 게이트막(107)을 향하여 돌출된 것이다. 예비 연결부들(142A, 142B)의 측벽에 제2 돌출부들(145)이 형성됨에 따라 제1 관통 영역들(141A, 141B)의 하부보다 넓은 폭을 가진 연결부들(147A, 147B)이 형성된다. 연결부들(147A, 147B)의 폭이 넓게 형성됨에 따라, 연결부들(147A, 147B) 사이의 거리를 좁힐 수 있다. 연결부들(147A, 147B)은 드레인측 제1 관통 영역(141A)에 연결된 드레인측 연결부(147A)와 소스측 제1 관통 영역(141B)에 연결된 소스측 연결부(147B)를 포함한다. 한편, 상술한 바와는 다르게 제3 물질막(121)이 제2 파이프 게이트막(107)에 대한 식각 선택비를 갖는 경우, 제2 돌출부들(145)이 형성되지 않고 예비 연결부들(142A, 142B)의 폭이 유지될 수 있다.
도 1c를 참조하면, 제1 돌출부들(143)을 포함한 제1 관통 영역들(141A, 141B)과 연결부들(147A, 147B) 내부를 제2 희생막들(149)로 채운다. 제2 희생막들(149)은 제1 내지 제3 물질막들(111, 113, 121)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있으며, 제1 희생막(105)과 동일한 물질막으로 형성될 수 있다. 예를 들어, 제2 희생막들(149)은 TiN, 텅스텐 등으로 형성될 수 있다.
도 1d를 참조하면, 제2 희생막들(149)에 의해 관통되는 제1 물질막들(111), 제2 물질막들(113) 및 제3 물질막(121) 상에 제4 물질막들(151) 및 제5 물질막들(153)을 교대로 적층한다. 제4 물질막들(151)은 제2 물질막들(113)과 동일한 물질로 형성되며, 제5 물질막들(153)은 제1 물질막들(111)과 동일한 물질로 형성될 수 있다.
이어서, 제4 물질막들(151) 및 제5 물질막들(153)을 식각하여 제4 물질막들(151) 및 제5 물질막들(153)을 관통하여 제1 관통 영역들(141A, 141B)에 연결된 제2 관통 영역들(161A, 161B)을 형성한다. 제2 관통 영역들(161A, 161B)의 횡단면 형상은 원형, 타원형, 다각형 등 다양한 형태로 형성될 수 있다. 제2 관통 영역들(161A, 161B)은 제2 희생막들(149)을 노출시킨다. 제2 관통 영역들(161A, 161B)은 드레인측 제1 관통 영역(141A)에 연결된 드레인측 제2 관통 영역(161A)과 소스측 제1 관통 영역(141B)에 연결된 소스측 제2 관통 영역(161B)을 포함한다.
상술한 제2 관통 영역들(161A, 161B)은 제1 돌출부들(143)에 의해 제1 관통 영역들(141A, 141B)의 일부 폭이 넓어진 상태에서 형성된다. 이에 따라, 본 발명의 제1 실시 예는 제2 관통 영역들(161A, 161B)과 제1 관통 영역들(141A, 141B)간 오버레이 마진을 확대하여 제2 관통 영역들(161A, 161B)을 제1 관통 영역들(141A, 141B)에 용이하게 연결할 수 있다. 또한, 본 발명의 제1 실시 예는 제2 관통 영역들(161A, 161B)과 제1 관통 영역들(141A, 141B) 간 오버레이 마진을 확대할 수 있으므로 제2 관통 영역들(161A, 161B)을 형성하기 위한 식각 공정의 영향으로 제1 관통 영역들(141A, 141B) 주변의 제1 및 제2 물질막들(111, 113)이 손상되는 문제를 줄일 수 있다.
도 1e를 참조하면, 노출된 제2 희생막들(149)과 제1 희생막(105)을 선택적으로 제거하여 제1 돌출부들(143)을 포함한 제1 관통 영역들(141A, 141B), 연결부들(147A, 147B), 및 트렌치(103)를 개구시킨다. 이로써, 제2 관통 영역들(161A, 161B), 제1 돌출부들(143)을 포함한 제1 관통 영역들(141A, 141B), 연결부들(147A, 147B), 및 트렌치(103)를 포함하는 관통홀(165)이 형성된다.
본 발명의 제1 실시 예는 제1 내지 제5 물질막들(111, 113, 121, 151, 153)을 관통하는 관통홀(165)의 일부 영역을 높이에 따른 제1 및 제2 관통 영역들(141A, 141B, 161A, 161B)로 나누어 형성한다. 이로써, 본 발명의 제1 실시 예는 제1 및 제2 관통 영역들(141A, 141B, 161A, 161B) 각각의 폭을 하부까지 넓게 형성할 수 있다. 특히, 본 발명의 제1 실시 예는 트렌치(103)에 인접한 제1 관통 영역들(141A, 141B) 각각의 폭을 하부까지 넓게 형성할 수 있다.
도 1f를 참조하면, 관통홀(165)의 측벽 전면을 따라 관통 구조물(170)을 형성한다. 제3 물질막(121)을 형성하는 과정에서 제3 물질막(121)의 두께를 이에 인접하여 배치된 일부 제1, 2, 4, 5 물질막(111, 113, 151, 153)의 두께에 비해 두껍게 형성할 수 있다. 이 경우, 관통 구조물들(170)을 형성하는 과정에서 제1 돌출부들(143) 내에 에어-갭이 형성되는 것을 방지할 수 있다.
관통 구조물(170)은 관통홀(165) 측벽 전면을 따라 형성된 블로킹 절연막(171), 블로킹 절연막(171)을 따라 형성된 데이터 저장막(173), 데이터 저장막(173)을 따라 형성된 터널 절연막(175), 및 터널 절연막(175)을 따라 형성된 채널막(177)을 포함한다. 블로킹 절연막(171)은 전하의 이동을 방지하는 역할을 하는 물질막으로서, 예를 들어 산화막으로 형성될 수 있다. 데이터 저장막(173)은 전하 트랩이 가능한 물질막으로, 예를 들어 실리콘 질화막으로 형성될 수 있다. 터널 절연막(175)은 F-N(Fowler－Norheim) 터널링을 위한 에너지 장벽막으로서, 예를 들어 실리콘 산화막으로 형성될 수 있다. 채널막(177)은 반도체막으로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다. 채널막(177)은 중심 영역이 빈 튜브 형태로 형성되거나, 관통홀(165) 내부를 채우며 형성될 수 있다. 채널막(177)이 튜브 형태로 형성된 경우, 채널막(177)의 중심 영역은 절연물(179)로 채워질 수 있다.
상술한 바와 같이, 본 발명의 제1 실시 예는 관통 구조물(170)을 높이에 따른 부분별로 나누어 형성하지 않으므로 관통 구조물(170)을 용이하게 형성할 수 있다. 또한, 본 발명의 제1 실시 예에 따른 제1 및 제2 관통 영역들(141A, 141B, 161A, 161B) 각각의 하부 폭과, 트렌치(105)와 제1 관통 영역들(141A, 141B) 사이의 연결부들(147A, 147B) 각각의 폭은 넓게 형성된다. 이에 따라, 본 발명의 제1 실시 예는 제1 및 제2 관통 영역들(141A, 141B, 161A, 161B) 각각의 하부와, 연결부들(147A, 147B)에서 관통 구조물(170)이 협착되는 현상을 방지하여 트렌치(105)에 관통 구조물(170)이 형성되기 전 제1 및 제2 관통 영역들(141A, 141B, 161A, 161B)과 연결부들(147A, 147B)이 관통 구조물(170)에 의해 막히는 것을 방지할 수 있다. 이로써, 본 발명의 제1 실시 예는 트렌치(105) 내부까지 관통 구조물(170)을 용이하게 형성할 수 있다.
이어서, 제2 관통 영역들(161A, 161B) 사이의 제4 및 제5 물질막들(151, 153)과 제1 관통 영역들(141A, 141B) 사이의 제1 내지 제3 물질막들(111, 113, 121) 및 보호막(131)을 관통하는 슬릿(181)을 형성한다.
이어지는 후속 공정은 제1 내지 제5 물질막들(111, 113, 121, 151, 153)의 물성에 따라 다양하게 변경될 수 있다.
먼저, 제1 물질막들(111) 및 제5 물질막들(153)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(113) 및 제4 물질막들(151)이 도전물로 형성되고, 제3 물질막(121)이 도전물 또는 절연물로 형성된 경우, 슬릿(181) 내부를 절연물(미도시)로 채우는 공정, 소스 콘택 플러그(SCT)를 형성하는 공정, 소스 라인(CSL)을 형성하는 공정, 드레인 콘택 플러그(DCT)를 형성하는 공정 및 비트 라인(BL)을 형성하는 공정 등의 후속 공정을 실시할 수 있다.
상술한 본 발명의 제1 실시 예에 따른 반도체 장치는, 제1 물질막들(111)로 이루어진 층간 절연막들과 제2 물질막들(113)로 이루어진 도전 패턴들이 교대로 적층된 제1 적층체(P1A), 보호막(131) 및 제5 물질막들(153)로 이루어진 층간 절연막들과 제4 물질막들(151)로 이루어진 도전 패턴들이 교대로 적층된 제2 적층체(P3A), 제3 물질막(121)으로 이루어지며 제1 적층체(P1A)와 제2 적층체(P3A) 사이에 형성된 계면 패턴(P2A), 제1 적층체(P1A) 하부에 형성된 제1 파이프 게이트막(101), 및 제1 파이프 게이트막(101)과 제1 적층체(P1A) 사이에 형성된 제2 파이프 게이트막(107)을 포함한다. 제1 적층체(P1A), 계면 패턴(P2A), 및 제2 적층체(P3A)는 슬릿(181)에 의해 드레인측 적층체(S1A)와 소스측 적층체(S2A)로 분리될 수 있다. 또한, 본 발명의 제1 실시 예에 따른 반도체 장치는 소스측 적층체(S2A), 드레인측 적층체(S1A) 및 파이프 게이트(PG)를 관통하는 관통홀(165), 및 관통홀(165)을 따라 형성된 관통 구조물(170)을 더 포함할 수 있다. 관통홀(165)은 제1 적층체(P1A) 및 계면 패턴(P2A) 관통하며 계면 패턴(P2A)을 향하여 돌출된 제1 돌출부들(143)을 포함하는 제1 관통 영역들(141A, 141B), 제2 적층체(P3A)를 관통하여 제1 관통 영역들(141A, 141B)에 연결되는 제2 관통 영역들(161A, 161B), 제1 관통 영역들(141A, 141B)보다 넓은 폭 또는 동일한 폭으로 제2 파이프 게이트막(107)을 관통하여 제1 관통 영역들(141A, 141B)에 연결된 연결부들(147A, 147B), 및 연결부들(147A, 147B)에 공통으로 연결되며 제1 파이프 게이트막(101) 내에 형성된 트렌치(103)를 포함한다.
상술한 구조에 따르면, 본 발명의 제1 실시 예에 따른 반도체 장치의 셀 스트링은 관통 구조물(170)을 따라 U자형으로 형성될 수 있다. 셀 스트링은 관통 구조물(170)을 따라 직렬로 연결된 소스 셀렉트 트랜지스터, 소스측 메모리 셀 트랜지스터들, 파이프 트랜지스터, 드레인측 메모리 셀 트랜지스터들 및 드레인 셀렉트 트랜지스터를 포함할 수 있다. 드레인측 적층체(S1)의 제4 물질막들(151) 중 최상층으로부터 적어도 하나의 막은 드레인 셀렉트 라인으로 이용되며, 소스측 적층체(S2)의 제4 물질막들(151) 중 최상층으로부터 적어도 하나의 막은 소스 셀렉트 라인으로 이용될 수 있다. 드레인 셀렉트 트랜지스터는 드레인측 제2 관통 영역(161A) 내에 형성된 관통 구조물(170)의 일부와 드레인 셀렉트 라인의 교차부에 형성될 수 있다. 드레인측 메모리 셀 트랜지스터들은 드레인측 제2 관통 영역(161A) 내에 형성된 관통 구조물(170)의 일부와 드레인 셀렉트 트랜지스터 하부에 배치된 제4 물질막들(151)의 교차부들과, 드레인측 제1 관통 영역(141A) 내에 형성된 관통 구조물(170)의 일부와 제2 물질막들(113)의 교차부들에 형성될 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)와 관통 구조물(170)의 교차부에 형성될 수 있다. 소스 셀렉트 트랜지스터는 소스측 제2 관통 영역(161B) 내에 형성된 관통 구조물(170)의 일부와 소스 셀렉트 라인의 교차부에 형성될 수 있다. 소스측 메모리 셀 트랜지스터들은 소스측 제2 관통 영역(161B) 내에 형성된 관통 구조물(170)의 일부 및 소스 셀렉트 트랜지스터 하부에 배치된 제4 물질막들(151)의 교차부들과, 소스측 제1 관통 영역(141B) 내에 형성된 관통 구조물(170)의 일부 및 제2 물질막들(113)의 교차부에 형성될 수 있다. 소스측 적층체(S2A)를 관통하는 채널막(177)의 일단에는 소스 콘택 플러그(SCT)를 경유하여 소스 라인(CSL)이 연결되고, 드레인측 적층체(S1A)를 관통하는 채널막(177)의 타단에는 드레인 콘택 플러그(DST)를 경유하여 비트 라인(BL)이 연결될 수 있다.
본 발명의 제1 실시 예에 따른 드레인측 메모리 셀 트랜지스터들과, 소스측 메모리 셀 트랜지스터들은 파이프 트랜지스터에 의해 연결된다. 본 발명의 제1 실시 예에 따른 연결부들(147A, 147B)과 연결부들(147A, 147B) 사이의 트렌치(103) 내에 형성된 채널막(177)의 일 영역은 파이프 트랜지스터의 채널로 이용된다. 본 발명의 제1 실시 예는 도 1b에서 상술한 바와 같이 연결부들(147A, 147B) 사이의 거리는 좁힐 수 있으므로 연결부들(147A, 147B) 사이에 형성되는 파이프 트랜지스터의 채널 길이를 줄일 수 있다. 이에 따라, 본 발명의 제1 실시 예는 소스측 메모리 셀 트랜지스터들과 드레인측 메모리 셀 트랜지스터들 사이를 연결하는 파이프 트랜지스터의 채널 저항을 줄일 수 있다. 또한, 본 발명의 제1 실시 예는 제1 및 제2 관통 영역들(141A, 141B, 161A, 161B) 각각의 하부 폭과, 연결부들(147A, 147B) 각각의 폭을 넓게 형성할 수 있다. 이에 따라, 본 발명의 제1 실시 예는 제1 및 제2 관통 영역들(141A, 141B, 161A, 161B) 각각의 하부와, 연결부들(147A, 147B)에서 관통 구조물(170)이 협착되는 현상을 방지함으로써 트렌치(105) 내부까지 관통 구조물(170)을 용이하게 형성할 수 있다.
본 발명의 제1 실시 예에 따른 계면 패턴(P2A)은 제1 적층체(P1A)의 제2 물질막들(113) 및 제2 적층체(P3A)의 제4 물질막들(151)과 동일하게 블로킹 절연막(171), 데이터 저장막(173), 터널 절연막(175), 및 채널막(177)을 포함하는 관통 구조물(170)을 감싸도록 형성된다. 또한, 계면 패턴(P2A)은 희생용 절연물 또는 희생용 도전물로 형성될 수 있다. 계면 패턴(P2A)이 도전물로 형성된 경우, 본 발명의 제1 실시 예에 따른 계면 패턴(P2A)과 관통 구조물(170)의 교차부에 형성된 트랜지스터들을 메모리 셀 트랜지스터들로 이용할 수 있다.
도 2a 및 도 2b는 본 발명의 제2 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다. 특히, 도 2a 및 도 2b는 도 1f에서 상술한 슬릿(181) 형성 공정 이 후 이어지는 다른 후속 공정들을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 2a 및 도 2b는 제1 물질막들(111) 및 제5 물질막들(153)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(113) 및 제4 물질막들(151)이 희생물로 형성된 경우를 예로 든 것이다. 도 2a 및 도 2b의 도면 부호들 중 도 1a 내지 도 1f에서 상술한 구성들과 동일한 구성들을 지칭하는 도면 부호들은 도 1a 내지 도 1f의 도면 부호들과 동일하다. 이하에서는 설명의 편의를 위해 도 1a 내지 도 1f와 중복된 도면 부호들에 대한 구체적인 설명은 생략한다.
도 2a를 참조하면, 본 발명의 제2 실시 예는 슬릿(181)을 형성한 후, 슬릿(181)을 통해 노출되며 희생물인 제2 물질막들(113) 및 제4 물질막들(151)을 선택적으로 제거하여 리세스 영역들(183)을 형성한다.
도 2b를 참조하면, 리세스 영역들(183)을 도전물로 채워서 도전 패턴들(191)을 형성한다. 도전 패턴들(191)을 형성하기 위한 도전물은 제3 물질막(121)용 도전물과 동일한 물질이거나, 다른 물질일 수 있다. 예를 들어, 도전 패턴들(191)을 형성하기 위한 도전물은 언도프트 실리콘, 도프트 실리콘, 텅스텐 등의 금속, 또는 금속 실리사이드막 일 수 있다.
상술한 본 발명의 제2 실시 예에 따른 반도체 장치는, 제1 물질막들(111)로 이루어진 층간 절연막들과 도전 패턴들(191)이 교대로 적층된 제1 적층체(P1B), 보호막(131) 및 제5 물질막들(153)로 이루어진 층간 절연막들과 도전 패턴들(191)이 교대로 적층된 제2 적층체(P3B), 제3 물질막(121)으로 이루어지며 제1 적층체(P1B)와 제2 적층체(P3B) 사이에 형성된 계면 패턴(P2B), 제1 적층체(P1B) 하부에 형성된 제1 파이프 게이트막(101), 및 제1 파이프 게이트막(101)과 제1 적층체(P1B) 사이에 형성된 제2 파이프 게이트막(107)을 포함한다. 제1 적층체(P1B), 계면 패턴(P2B), 및 제2 적층체(P3B)는 슬릿(181)에 의해 드레인측 적층체(S1B)와 소스측 적층체(S2B)로 분리될 수 있다. 또한, 본 발명의 제2 실시 예에 따른 반도체 장치는 제1 적층체(P1B) 및 계면 패턴(P2B)을 관통하며 계면 패턴(P2B)을 향하여 돌출된 제1 돌출부들(143)을 포함하는 제1 관통 영역들(141A, 141B), 제2 적층체(P3B)를 관통하여 제1 관통 영역들(141A, 141B)에 연결되는 제2 관통 영역들(161A, 161B), 제1 관통 영역들(141A, 141B)보다 넓은 폭으로 또는 동일한 폭으로 제2 파이프 게이트막(107)을 관통하여 제1 관통 영역들(141A, 141B)에 연결된 연결부들(147A, 147B), 및 연결부들(147A, 147B)에 공통으로 연결되며 제1 파이프 게이트막(101) 내에 형성된 트렌치(103)를 포함하는 관통홀(165)을 더 포함한다. 그리고, 본 발명의 제2 실시 예에 따른 반도체 장치는 제1 돌출부들(143)을 포함하는 관통홀(165)을 따라 형성된 관통 구조물(170)을 더 포함한다.
상술한 구조에 따르면, 본 발명의 제2 실시 예에 따른 반도체 장치의 셀 스트링은 본 발명의 제1 실시 예에 따른 반도체 장치의 셀 스트링과 동일한 구조로 형성될 수 있다.
도 3a 및 도 3b는 본 발명의 제3 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다. 특히, 도 3a 및 도 3b는 도 1f에서 상술한 슬릿(181) 형성 공정 이 후 이어지는 다른 후속 공정들을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 3a 및 도 3b는 제1 물질막들(111) 및 제5 물질막들(153)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(113) 및 제4 물질막들(151)이 도전물로 형성되고, 제3 물질막(121)이 희생용 절연물로 형성된 경우를 예로 든 것이다. 도 3a 및 도 3b의 도면 부호들 중 도 1a 내지 도 1f에서 상술한 구성들과 동일한 구성들을 지칭하는 도면 부호들은 도 1a 내지 도 1f의 도면 부호들과 동일하다. 이하에서는 설명의 편의를 위해 도 1a 내지 도 1f와 중복된 도면 부호들에 대한 구체적인 설명은 생략한다.
도 3a를 참조하면, 본 발명의 제3 실시 예는 슬릿(181)을 형성한 후, 슬릿(181)을 통해 노출되며 희생용 절연물인 제3 물질막들(121)을 선택적으로 제거하여 리세스 영역들(185)을 형성한다.
도 3b를 참조하면, 리세스 영역들(185)을 도전물로 채워서 계면 패턴들(P2C)을 형성한다. 계면 패턴들(P2C)을 형성하기 위한 도전물은 제2 및 제4 물질막들(113, 151)을 구성하는 도전물과 동일한 물질이거나, 다른 물질일 수 있다. 예를 들어, 계면 패턴들(P2C)과 제2 및 제4 물질막들(113, 151)은 도프트 실리콘막 또는 언도프트 실리콘막으로 형성될 수 있다. 또는 제2 및 제4 물질막들(113, 151)은 도프트 실리콘막 또는 언도프트 실리콘막으로 형성되고, 계면 패턴들(P2C)은 텅스텐 등의 금속, 또는 금속 실리사이드막으로 형성될 수 있다.
상술한 본 발명의 제3 실시 예에 따른 반도체 장치는, 제1 실시 예에서 상술한 바와 동일한 구조의 제1 적층체(P1C), 제2 적층체(P3C), 제1 파이프 게이트막(101), 제2 파이프 게이트막(107), 관통홀(165), 및 관통 구조물(170)을 포함한다. 또한 본 발명의 제3 실시 예에 따른 반도체 장치는 도전물로 이루어지며 제1 적층체(P1C)와 제2 적층체(P3C) 사이에 형성된 계면 패턴(P2C)을 더 포함한다. 제1 적층체(P1C), 계면 패턴(P2C), 및 제2 적층체(P3C)는 슬릿(181)에 의해 드레인측 적층체(S1C)와 소스측 적층체(S2C)로 분리될 수 있다.
상술한 구조에 따르면, 본 발명의 제3 실시 예에 따른 반도체 장치의 셀 스트링은 본 발명의 제1 실시 예에 따른 반도체 장치의 셀 스트링과 동일한 구조로 형성될 수 있다.
도 4a 내지 도 4d는 본 발명의 제4 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도들이다. 특히, 도 4a 내지 도 4d는 관통홀 형성 공정의 다른 예를 설명하기 위한 단면도들이다. 도 4a 내지 도 4d의 도면 부호들 중 도 1a 내지 도 1f에서 상술한 구성들과 동일한 구성들을 지칭하는 도면 부호들은 도 1a 내지 도 1f의 도면 부호들과 동일하다. 이하에서는 설명의 편의를 위해 도 1a 내지 도 1f와 중복된 도면 부호들에 대한 구체적인 설명은 생략한다.
도 4a를 참조하면, 도 1a에서 상술한 공정들 및 물질들을 이용하여 제1 희생막(105)이 매립된 파이프 게이트(PG)를 기판(미도시) 상에 형성하는 공정, 파이프 게이트(PG) 상에 제1 물질막들(111) 및 제2 물질막들(113)을 교대로 적층하는 공정, 및 제3 물질막(121)을 형성하는 공정을 순차적으로 실시한다. 이어서, 제3 물질막(121), 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 제1 관통 영역들(141A, 141B)을 형성한다. 이 때, 파이프 게이트(PG)의 제2 파이프 게이트막(107)을 더 식각하여 제1 관통 영역들(141A, 141B)에 연결되고 제1 희생막(105)을 노출시키는 연결부들(142A, 142B)을 형성한다. 제1 관통 영역들(141A, 141B) 및 연결부들(142A, 142B)의 횡단면 형상은 원형, 타원형, 다각형 등 다양한 형태로 형성될 수 있다. 제1 관통 영역들(141A, 141B)은 트렌치(103)의 일단에 연결된 드레인측 제1 관통 영역(141A)과 트렌치(103)의 타단에 연결된 소스측 제1 관통 영역(141B)을 포함한다. 연결부들(142A, 142B)은 드레인측 제1 관통 영역(141A)과 트렌치(103) 사이에 연결된 드레인측 연결부(142A), 및 소스측 제1 관통 영역(141B)과 트렌치(103) 사이에 연결된 소스측 연결부(142B)를 포함한다.
이어서, 제1 관통 영역들(141A, 141B)의 일부 및 연결부들(142A, 142B) 내부를 갭필막(123)으로 채운다. 갭필막(123)은 제3 물질막(121)이 식각된 영역이 노출될 수 있도록 제1 물질막들(111) 및 제2 물질막들(113)이 식각된 영역 내에 형성된다. 이 때, 제1 물질막들(111) 및 제2 물질막들(113) 중 최상층으로부터 적어도 하나의 측벽이 노출될 수 있다. 갭필막(123)은 제1 내지 제3 물질막들(111, 113, 121)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있으며, 갭필과 제거가 용이한 물질로 형성될 수 있다. 예를 들어, 갭필막(123)은 SOC(Spin On Carbon)막으로 형성될 수 있다.
이 후, 갭필막(123)이 형성된 중간 결과물 표면을 따라 스페이서막(125)을 형성한다. 스페이서막(125)의 두께는 제3 물질막(121)이 식각된 영역 중심부가 개구될 수 있도록 설정된다.
도 4b를 참조하면, 제3 물질막(121)의 상부 측벽이 식각될 수 있도록 비등방성 식각 방식을 이용하여 스페이서막(125)을 식각한다. 이러한 식각 공정을 통해 스페이서막(125)은 제1 관통 영역들(141A, 141B) 측벽에 잔류하게 되고, 제3 물질막(121)의 상부면이 노출된다. 또한, 제1 관통 영역들(141A, 141B)의 상부 측벽들에 돌출부들(143')이 형성된다. 본 발명의 제4 실시 예에 따른 돌출부들(143')은 제3 물질막(121)의 상부 모서리에 형성된 홈들이다. 돌출부들(143')이 형성된 부분에서 제1 관통 영역들(141A, 141B)의 폭은 나머지 부분에서보다 넓게 형성된다.
도 4c를 참조하면, 잔류하는 스페이서막(125) 및 갭필막(123)을 제거한다. 이로써, 제1 희생막(도 4b의 105)이 개구된다. 이 후, 도 1c에서 상술한 공정들 및 물질들을 이용하여 돌출부들(143')을 포함한 제1 관통 영역들(141A, 141B)과 연결부들(147A, 147B) 내부를 제2 희생막들(미도시)로 채우는 공정, 제4 물질막들(151) 및 제5 물질막들(153)을 교대로 적층하는 공정, 및 제4 물질막들(151) 및 제5 물질막들(153)을 관통하여 제1 관통 영역들(141A, 141B)에 연결된 제2 관통 영역들(161A, 161B)을 형성하는 공정을 순차로 실시한다. 이 때, 제2 관통 영역들(161A, 161B)은 돌출부들(143')에 의해 제1 관통 영역들(141A, 141B)의 일부 폭이 넓어진 상태에서 형성된다. 이에 따라, 본 발명의 제4 실시 예는 제2 관통 영역들(161A, 161B)과 제1 관통 영역들(141A, 141B)간 오버레이 마진을 확대하여 제2 관통 영역들(161A, 161B)을 제1 관통 영역들(141A, 141B)에 용이하게 연결할 수 있다. 또한, 본 발명의 제4 실시 예는 제2 관통 영역들(161A, 161B)과 제1 관통 영역들(141A, 141B) 간 오버레이 마진을 확대할 수 있으므로 제2 관통 영역들(161A, 161B)을 형성하기 위한 식각 공정의 영향으로 제1 관통 영역들(141A, 141B) 주변의 제1 및 제2 물질막들(111, 113)이 손상되는 문제를 줄일 수 있다.
이 후, 제2 희생막들과 제1 희생막(도 4b의 105)을 선택적으로 제거하여 돌출부들(143')을 포함한 제1 관통 영역들(141A, 141B), 연결부들(142A, 142B), 및 트렌치(103)를 개구시킨다. 이로써, 제2 관통 영역들(161A, 161B), 돌출부들(143')을 포함한 제1 관통 영역들(141A, 141B), 연결부들(142A, 142B), 및 트렌치(103)를 포함하는 관통홀(165')이 형성된다.
도 4d를 참조하면, 도 1f에서 상술한 공정들 및 물질들을 이용하여 관통홀(165')의 측벽 전면을 따라 관통 구조물(170)을 형성하는 공정, 및 제1 내지 제5 물질막들(111, 113, 121, 151, 153)을 관통하는 슬릿(181)을 형성한다. 이어지는 후속 공정은 도 1f 내지 도 3b에서 상술한 제1 내지 제3 실시 예들의 공정들 중 어느 하나를 이용할 수 있다.
상술한 본 발명의 제4 실시 예에 따른 반도체 장치는, 층간 절연막들과 도전 패턴들이 교대로 적층된 제1 적층체(P1D)과, 층간 절연막들과 도전 패턴들이 교대로 적층된 제2 적층체(P3D), 제1 적층체(P1D)와 제2 적층체(P3D) 사이에 형성된 계면 패턴(P2D), 제1 적층체(P1D) 하부에 형성된 제1 파이프 게이트막(101), 및 제1 파이프 게이트막(101)과 제1 적층체(P1D) 사이에 형성된 제2 파이프 게이트막(107)을 포함한다. 제1 적층체(P1D), 계면 패턴(P2D), 및 제2 적층체(P3D)는 슬릿(181)에 의해 드레인측 적층체(S1D)와 소스측 적층체(S2D)로 분리될 수 있다. 또한, 본 발명의 제4 실시 예에 따른 반도체 장치는 제1 적층체(P1D) 및 계면 패턴(P2D)을 관통하며 계면 패턴(P2D)의 상부 모서리에 형성된 돌출부들(143')을 포함하는 제1 관통 영역들(141A, 141B), 제2 적층체(P3D)를 관통하여 제1 관통 영역들(141A, 141B)에 연결되는 제2 관통 영역들(161A, 161B), 제2 파이프 게이트막(107)을 관통하여 제1 관통 영역들(141A, 141B)에 연결된 연결부들(142A, 142B), 및 연결부들(142A, 142B)에 공통으로 연결되며 제1 파이프 게이트막(101) 내에 형성된 트렌치(103)를 포함하는 관통홀(165')을 더 포함한다. 그리고, 본 발명의 제4 실시 예에 따른 반도체 장치는 돌출부들(143')을 포함하는 관통홀(165')을 따라 형성된 관통 구조물(170)을 더 포함한다.
상술한 구조에 따르면, 본 발명의 제3 실시 예에 따른 반도체 장치의 셀 스트링은 관통홀(165')의 돌출부들(143') 형태와 관통 구조물(170)의 형태를 제외하고, 본 발명의 제1 실시 예에 따른 반도체 장치의 셀 스트링과 동일한 구조로 형성될 수 있다.
도 5는 본 발명의 제5 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다. 특히, 도 5에 도시된 제5 실시 예에 따른 반도체 장치는 도 1a 내지 도 1f에서 상술한 공정들 및 물질들을 이용하여 형성할 수 있다. 이하에서는 제1 내지 제4 실시 예에서와 중복되는 효과에 대한 구체적인 설명은 생략한다.
도 5를 참조하면, 기판(201) 상에 제1 물질막들(211), 및 제2 물질막들(213)을 교대로 적층한다. 기판(201)은 반도체 특성을 갖는 물질일 수 있다. 기판(201)은 불순물이 도핑된 소스 영역(미도시)을 포함한다.
이어서, 제1 물질막들(211) 및 제2 물질막들(213) 상에 제3 물질막(221)을 형성한다. 제1 내지 제3 물질막들(211, 213, 221)은 도 1a에서 상술한 제1 내지 제3 물질막들과 동일한 물질들을 이용하여 형성할 수 있다.
이 후, 제3 물질막(221) 상에 보호막(231)을 더 형성할 수 있다. 보호막(231)의 역할 및 물질은 도 1a에서 상술한 바와 동일하다. 이어서, 도 1a에서 상술한 공정을 이용하여 보호막(231), 제3 물질막(221), 제1 물질막들(211) 및 제2 물질막들(213)을 관통하는 제1 관통 영역(241)을 형성한다.
이 후, 도 1b에서 상술한 공정을 이용하여 제1 관통 영역(241)을 통해 노출된 제3 물질막(221)을 선택적으로 식각하여 제1 관통 영역(241)의 측벽에 돌출부(243)를 형성한다. 돌출부(243)는 제3 물질막(221) 측벽 전면에 접한 제1 관통 영역(241)의 측벽이 제3 물질막(221)을 향하여 돌출된 것이다. 돌출부(243)가 형성된 부분에서 제1 관통 영역(241)의 폭은 나머지 부분에서보다 넓게 형성된다.
그리고 나서, 도 1c 내지 도 1e에서 상술한 공정들 및 물질들을 이용하여 제2 관통 영역(261)에 의해 관통되는 제4 물질막들(251) 및 제5 물질막들(253)을 형성한다. 이로써, 본 발명의 제5 실시 예에 따른 관통홀(265)은 돌출부(243)를 포함하는 제1 관통 영역(241)과 제2 관통 영역(261)으로 구성되며, 스트레이트 타입으로 형성될 수 있다.
이 후, 도 1f에서 상술한 바와 동일한 공정들 및 물질들을 이용하여 관통홀(265) 측벽 전면을 따라 블로킹 절연막(271), 데이터 저장막(273), 터널 절연막(275), 및 채널막(277)을 포함하는 관통 구조물(270)을 형성할 수 있다.
이어서, 제1 내지 제5 물질막들(211, 213, 221, 251, 253)과 보호막(231)을 관통하는 슬릿(281)을 형성한다. 이어지는 후속 공정은 제1 내지 제5 물질막들(211, 213, 221, 251, 253)의 물성에 따라 다양하게 변경될 수 있다.
먼저, 제1 물질막들(211) 및 제5 물질막들(253)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(213) 및 제4 물질막들(251)이 도전물로 형성되고, 제3 물질막(221)이 도전물 또는 절연물로 형성된 경우, 슬릿(281) 내부를 절연물(미도시)로 채우는 공정, 드레인 콘택 플러그들(DCT)을 형성하는 공정, 및 비트 라인(BL)을 형성하는 공정 등의 후속 공정을 실시할 수 있다.
상술한 본 발명의 제5 실시 예에 따른 반도체 장치는, 제1 물질막들(211)로 이루어진 층간 절연막들과 제2 물질막들(213)로 이루어진 도전 패턴들이 교대로 적층된 제1 적층체(P1E)과, 보호막(231) 및 제5 물질막들(253)로 이루어진 층간 절연막들과 제4 물질막들(251)로 이루어진 도전 패턴들이 교대로 적층된 제2 적층체(P3E), 및 제1 적층체(P1E)와 제2 적층체(P3E) 사이의 제3 물질막(221)으로 이루어진 계면 패턴(P2E)을 포함한다. 또한, 본 발명의 제5 실시 예에 따른 반도체 장치는 제1 적층체(P1E), 계면 패턴(P2E), 및 제2 적층체(P3E)를 관통하는 관통홀(265), 및 관통홀(265)을 따라 형성된 관통 구조물(270)을 더 포함한다. 관통홀(265)은 제1 적층체(P1E) 및 계면 패턴(P2E)을 관통하며 계면 패턴(P2E)의 측벽 전면을 향하여 돌출된 돌출부(243)를 포함하는 제1 관통 영역(241)과, 제2 적층체(P3E)를 관통하는 제2 관통 영역(261)으로 구성될 수 있다. 관통 구조물(270)의 채널막(277) 하부는 기판(201)의 소스 영역에 연결될 수 있다. 관통 구조물(270)의 채널막(277) 상부는 드레인 콘택 플러그(DCT)를 경유하여 비트 라인(BL)에 연결될 수 있다.
상술한 구조에 따르면, 본 발명의 제5 실시 예에 따른 반도체 장치의 셀 스트링은 관통 구조물(270)을 따라 스트레이트 타입으로 형성될 수 있다. 셀 스트링은 관통 구조물(270)을 따라 직렬로 연결된 소스 셀렉트 트랜지스터, 메모리 셀 트랜지스터들 및 드레인 셀렉트 트랜지스터를 포함할 수 있다. 제1 적층체(P1E)의 도전 패턴들인 제2 물질막들(213) 중 최하층으로부터 적어도 하나의 도전 패턴은 소스 셀렉트 라인으로 이용되며, 제2 적층체(P3E)의 도전 패턴들인 제4 물질막들(251) 중 최상층으로부터 적어도 하나의 도전 패턴은 드레인 셀렉트 라인으로 이용될 수 있다. 소스 셀렉트 트랜지스터는 관통 구조물(270)과 소스 셀렉트 라인으로 이용되는 도전 패턴의 교차부에 형성될 수 있다. 드레인 셀렉트 트랜지스터는 관통 구조물(270)과 드레인 셀렉트 라인으로 이용되는 도전 패턴의 교차부에 형성될 수 있다. 메모리 셀 트랜지스터들은 관통 구조물(270)과 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터 사이의 제2 및 제4 물질막들(213, 251)의 교차부들에 형성될 수 있다.
도 6은 본 발명의 제6 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다. 특히, 도 6은 도 5에서 상술한 슬릿(281) 형성 공정 이 후 이어지는 다른 후속 공정들을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 6은 제1 물질막들(211) 및 제5 물질막들(253)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(213) 및 제4 물질막들(251)이 희생물로 형성된 경우를 예로 든 것이다. 도 6의 도면 부호들 중 도 5에서 상술한 구성들과 동일한 구성들을 지칭하는 도면 부호들은 도 5의 도면 부호들과 동일하다. 이하에서는 설명의 편의를 위해 도 5와 중복된 도면 부호들에 대한 구체적인 설명은 생략한다.
도 6을 참조하면, 본 발명의 제6 실시 예는 슬릿(281)을 형성한 후, 슬릿(281)을 통해 노출되며 희생물인 제2 물질막들(213) 및 제4 물질막들(251)을 선택적으로 제거하여 리세스 영역들을 형성한다. 이 후, 도 2b에서 상술한 바와 동일한 물질 및 공정으로 리세스 영역들 내부에 도전 패턴들(291)을 형성한다.
상술한 본 발명의 제6 실시 예에 따른 반도체 장치는, 제1 물질막들(211)로 이루어진 층간 절연막들과 도전 패턴들(291)이 교대로 적층된 제1 적층체(P1F)과, 보호막(231) 및 제5 물질막들(253)로 이루어진 층간 절연막들과 도전 패턴들(291)이 교대로 적층된 제2 적층체(P3F), 및 제1 적층체(P1F)와 제2 적층체(P3F) 사이의 제3 물질막(221)으로 이루어진 계면 패턴(P2E)을 포함한다. 또한, 본 발명의 제6 실시 예에 따른 반도체 장치는 제5 실시 예에서 상술한 바와 동일한 구조의 관통홀(265)과 관통 구조물(270)을 더 포함한다.
상술한 구조에 따르면, 본 발명의 제6 실시 예에 따른 반도체 장치의 셀 스트링은 본 발명의 제5 실시 예에 따른 반도체 장치의 셀 스트링과 동일한 구조로 형성될 수 있다.
도 7은 본 발명의 제7 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다. 특히, 도 7은 도 5에서 상술한 슬릿(281) 형성 공정 이 후 이어지는 다른 후속 공정들을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 7은 제1 물질막들(211) 및 제5 물질막들(253)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(213) 및 제4 물질막들(251)이 도전물로 형성되고, 제3 물질막(도 5의 221)이 희생용 절연물로 형성된 경우를 예로 든 것이다. 도 7의 도면 부호들 중 도 5에서 상술한 구성들과 동일한 구성들을 지칭하는 도면 부호들은 도 5의 도면 부호들과 동일하다. 이하에서는 설명의 편의를 위해 도 5와 중복된 도면 부호들에 대한 구체적인 설명은 생략한다.
도 7을 참조하면, 본 발명의 제7 실시 예는 슬릿(281)을 형성한 후, 슬릿(281)을 통해 노출되며 희생용 절연물인 제3 물질막(도 5의 221)을 선택적으로 제거하여 리세스 영역을 형성한다. 이 후, 도 3b에서 상술한 공정 및 물질을 이용하여 리세스 영역 내에 계면 패턴(P2G)을 형성한다.
상술한 본 발명의 제7 실시 예에 따른 반도체 장치는, 제5 실시 예에서 상술한 바와 동일한 구조의 제1 적층체(P1G) 및 제2 적층체(P3G), 관통홀(265), 및 관통 구조물(270)을 포함한다. 또한 본 발명의 제7 실시 예에 따른 반도체 장치는 도전물로 이루어지며 제1 적층체(P1G)와 제2 적층체(P3G) 사이에 형성된 계면 패턴(P2G)을 더 포함한다.
상술한 구조에 따르면, 본 발명의 제7 실시 예에 따른 반도체 장치의 셀 스트링은 본 발명의 제1 실시 예에 따른 반도체 장치의 셀 스트링과 동일한 구조로 형성될 수 있다.
도 8은 본 발명의 제8 실시 예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도이다. 특히, 도 8은 관통홀 형성 공정의 다른 예를 설명하기 위한 단면도들이다. 도 8의 도면 부호들 중 도 5에서 상술한 구성들과 동일한 구성들을 지칭하는 도면 부호들은 도 5의 도면 부호들과 동일하다. 이하에서는 설명의 편의를 위해 도 5와 중복된 도면 부호들에 대한 구체적인 설명은 생략한다.
도 8을 참조하면, 도 5에서 상술한 공정들 및 물질들을 이용하여 제1 관통 영역(241)에 의해 관통되는 제1 물질막들, 제2 물질막들 및 제3 물질막을 소스 영역(미도시)을 포함하는 기판(201) 상에 형성한다.
이 후, 도 4a 및 도 4b에서 상술한 공정들을 이용하여 제1 관통 영역(241)의 상부 모서리에 돌출부(243')를 형성한다. 이 후, 도 4c에서 상술한 공정들을 이용하여 제2 관통 영역(261)에 의해 관통되는 제4 물질막들 및 제5 물질막들을 형성한다. 이로써, 제2 관통 영역(261), 및 돌출부(243')을 포함한 제1 관통 영역(241)을 포함하는 관통홀(265')이 형성된다.
이어서, 도 1f에서 상술한 공정들 및 물질들을 이용하여 관통홀(265')의 측벽 전면을 따라 관통 구조물(270)을 형성하는 공정, 및 제1 내지 제5 물질막들을 관통하는 슬릿(281)을 형성한다. 이어지는 후속 공정은 도 1f 내지 도 3b에서 상술한 제1 내지 제3 실시 예들의 공정들 중 어느 하나를 이용할 수 있다.
상술한 본 발명의 제8 실시 예에 따른 반도체 장치는, 층간 절연막들과 도전 패턴들이 교대로 적층된 제1 적층체(P1H)과, 층간 절연막들과 도전 패턴들이 교대로 적층된 제2 적층체(P3H), 및 제1 적층체(P1H)와 제2 적층체(P3H) 사이에 형성된 계면 패턴(P2H)을 포함한다. 또한, 본 발명의 제8 실시 예에 따른 반도체 장치는 제1 적층체(P1H), 계면 패턴(P2H), 및 제2 적층체(P3H)를 관통하는 관통홀(265'), 및 관통홀(265')을 따라 형성된 관통 구조물(270)을 더 포함한다. 관통홀(265')은 제1 적층체(P1H) 및 계면 패턴(P2H)을 관통하며 계면 패턴(P2H)의 상부 모서리에 형성된 돌출부들(243')을 포함하는 제1 관통 영역(241A, 141B), 및 제2 적층체(P3H)를 관통하여 제1 관통 영역(241)에 연결되는 제2 관통 영역(261)을 포함한다.
상술한 구조에 따르면, 본 발명의 제8 실시 예에 따른 반도체 장치의 셀 스트링은 관통홀(265')의 돌출부들(243') 형태와 관통 구조물(270)의 형태를 제외하고, 본 발명의 제5 실시 예에 따른 반도체 장치의 셀 스트링과 동일한 구조로 형성될 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 내지 도 8에서 상술한 실시예들을 참조하여 설명한 셀 스트링을 포함한다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 9를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
111, 211: 제1 물질막 113, 213: 제2 물질막
121, 221: 제3 물질막 131, 231: 보호막
151, 251: 제4 물질막 153, 253: 제5 물질막
141A, 141B, 241: 제1 관통 영역 143, 143', 243, 243': 돌출부
147A, 147B, 142A, 142B: 연결부 101: 제1 파이프 게이트막
107: 제2 파이프 게이트막 103: 트렌치
123: 갭필막 125: 스페이서막
105, 149: 희생막 161A, 161B, 161: 제2 관통 영역
165, 165', 265, 265': 관통홀 191, 291: 도전 패턴
P1A 내지 P1H: 제1 적층체 P2A 내지 P2H: 계면 패턴
P3A 내지 P3H: 제2 적층체 170, 270: 관통 구조물
171, 271: 블로킹 절연막 173, 273: 데이터 저장막
175, 275: 터널 절연막 177, 277: 채널막
S1A, S1B, S1C, S1D: 드레인측 적층체
S2A, S2B, S2C, S2D: 소스측 적층체

Claims (20)

  1. 제1 도전 패턴들과 제1 층간 절연막들이 각각 교대로 적층된 제1 적층체;
    상기 제1 적층체 상부에 형성되며, 제2 도전 패턴들과 제2 층간 절연막들이 교대로 적층된 제2 적층체;
    상기 제1 적층체와 제2 적층체 사이에 형성된 계면 패턴;
    상기 제1 적층체 및 상기 계면 패턴을 관통하며, 상기 계면 패턴의 측벽을 향하여 돌출된 제1 돌출부를 포함하는 제1 관통 영역들;
    상기 제2 적층체를 관통하며 상기 제1 관통 영역들에 연결된 제2 관통 영역들; 및
    상기 제1 및 제2 관통 영역들의 측벽을 따라 형성된 관통 구조물들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 계면 패턴은
    상기 제1 및 제2 도전 패턴들과 동일한 물질막으로 형성되거나,
    상기 제1 및 제2 도전 패턴들과 다른 물질막으로 형성되거나,
    상기 제1 및 제2 층간 절연막들과 상기 제1 및 제2 도전 패턴들에 대한 식각 선택비를 갖는 절연물로 형성된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 돌출부들은 상기 계면 패턴의 상부 모서리에 형성되며 상기 관통 구조물들로 채워지는 홈을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제2 도전 패턴들 중 최상층으로부터 적어도 하나의 도전 패턴은 드레인 셀렉트 라인이며,
    상기 제1 도전 패턴들 중 최하층으로부터 적어도 하나의 도전 패턴은 소스 셀렉트 라인인 반도체 장치.
  5. 제 1 항에 있어서,
    상기 관통 구조물들 각각은 채널막을 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 관통 구조물들 각각은 상기 채널막을 감싸는 터널 절연막, 상기 터널 절연막을 감싸는 데이터 저장막, 및 상기 데이터 저장막을 감싸는 블로킹 절연막을 더 포함하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 채널막의 상부에 연결된 비트 라인; 및
    상기 채널막의 하부에 연결된 소스 영역을 더 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제1 관통 영역들 사이와 상기 제2 관통 영역들 사이의 상기 제1 및 제2 적층체들 및 상기 계면 패턴을 관통하는 슬릿을 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 슬릿에 의해 상기 제1 적층체, 상기 계면 패턴, 및 상기 제2 적층체가 소스측 적층체와 드레인측 적층체로 분리되며,
    상기 제1 관통 영역들과 상기 제2 관통 영역들은
    상기 소스측 적층체를 관통하는 소스측 관통 영역과,
    상기 드레인측 적층체를 관통하는 드레인측 관통 영역을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 드레인측 적층체의 상기 제2 도전 패턴들 중 최상층으로부터 적어도 하나의 도전 패턴은 드레인 셀렉트 라인이고,
    상기 소스측 적층체의 상기 제2 도전 패턴들 중 최상층으로부터 적어도 하나의 도전 패턴은 소스 셀렉트 라인인 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제1 적층체 하부에 형성된 제1 파이프 게이트막; 및
    상기 제1 파이프 게이트막 내에 형성되어 상기 소스측 관통 영역과 상기 드레인측 관통 영역을 연결하는 트렌치를 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제1 파이프 게이트막과 상기 제1 적층체 사이에 형성된 제2 파이프 게이트막; 및
    상기 소스측 관통 영역과 상기 드레인측 관통 영역 하부에 연결되어 상기 제2 파이프 게이트를 관통하여 상기 트렌치에 연결된 연결부들을 더 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 연결부들은 상기 소스측 관통 영역 및 상기 드레인측 관통 영역의 하부 폭보다 넓은 폭으로 형성되는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 관통 구조물들 각각은 상기 연결부들 및 상기 트렌치를 따라 연장되어 형성된 반도체 장치.
  15. 제 1 항에 있어서,
    상기 계면 패턴은 상기 제1 도전 패턴들 중 상기 계면 패턴에 인접한 도전 패턴보다 두껍게 형성된 반도체 장치.
  16. 제 1 항에 있어서,
    상기 계면 패턴과 상기 제2 적층체 사이에 형성된 보호막을 더 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제1 관통 영역은 상기 보호막을 더 관통하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 보호막은 상기 제1 층간 절연막들과 동일한 물질막으로 형성되는 반도체 장치.
  19. 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들 상에 제3 물질막을 형성하는 단계;
    상기 제1 내지 제3 물질막을 관통하며, 상기 제3 물질막의 측벽을 향하여 돌출된 제1 돌출부를 포함하는 제1 관통 영역을 형성하는 단계;
    상기 제1 돌출부를 포함하는 제1 관통 영역을 제1 희생막으로 채우는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들 상에 교대로 적층된 제4 물질막들 및 제5 물질막들을 형성하는 단계;
    제4 물질막들 및 제5 물질막들을 관통하여 상기 제1 희생막을 노출하는 제2 관통 영역을 형성하는 단계;
    상기 제2 관통 영역을 통해 상기 제1 희생막을 제거하는 단계; 및
    상기 제2 관통 영역 및 상기 제1 돌출부를 포함하는 제1 관통 영역을 따라 관통 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 관통 영역을 형성하는 단계는
    상기 제3 물질막, 상기 제1 물질막들 및 상기 제2 물질막들을 식각하는 단계;
    상기 제3 물질막이 식각된 영역이 개구될 수 있도록 상기 제1 물질막들 및 상기 제2 물질막들이 식각된 영역을 갭필막으로 채우는 단계;
    상기 갭필막이 형성된 중간 결과물을 따라 스페이서막을 형성하는 단계;
    상기 스페이서막이 식각되면서 상기 제3 물질막의 상부 모서리가 식각되도록 비등방성 식각 방식으로 상기 스페이서막을 식각하는 단계; 및
    상기 갭필막 및 상기 스페이서막을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
KR1020130149335A 2013-12-03 2013-12-03 반도체 장치 및 그 제조방법 KR20150064520A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130149335A KR20150064520A (ko) 2013-12-03 2013-12-03 반도체 장치 및 그 제조방법
US14/258,782 US9691783B2 (en) 2013-12-03 2014-04-22 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130149335A KR20150064520A (ko) 2013-12-03 2013-12-03 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20150064520A true KR20150064520A (ko) 2015-06-11

Family

ID=53265975

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130149335A KR20150064520A (ko) 2013-12-03 2013-12-03 반도체 장치 및 그 제조방법

Country Status (2)

Country Link
US (1) US9691783B2 (ko)
KR (1) KR20150064520A (ko)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160070896A (ko) * 2014-12-10 2016-06-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20170044449A (ko) * 2015-10-15 2017-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20170044418A (ko) * 2015-10-15 2017-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN109545794A (zh) * 2018-11-02 2019-03-29 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20200039128A (ko) * 2018-10-05 2020-04-16 한양대학교 산학협력단 다기능 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
CN111244098A (zh) * 2020-01-16 2020-06-05 长江存储科技有限责任公司 三维存储器及其制备方法
CN112447753A (zh) * 2019-09-03 2021-03-05 爱思开海力士有限公司 半导体存储器件及其制造方法
US11195856B2 (en) 2019-06-14 2021-12-07 Samsung Electronics Co., Ltd. Semiconductor device
WO2022239957A1 (ko) * 2021-05-14 2022-11-17 한양대학교 산학협력단 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR20220154867A (ko) * 2021-05-14 2022-11-22 한양대학교 산학협력단 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
US11955177B2 (en) 2018-09-05 2024-04-09 Samsung Electronics Co., Ltd. Three-dimensional flash memory including middle metallization layer and manufacturing method thereof

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058454A (ja) * 2014-09-05 2016-04-21 株式会社東芝 半導体記憶装置
KR20160128129A (ko) * 2015-04-28 2016-11-07 에스케이하이닉스 주식회사 반도체 장치의 제조방법
KR20170036878A (ko) 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9570463B1 (en) * 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US9768192B1 (en) 2016-03-16 2017-09-19 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US10242994B2 (en) 2016-03-16 2019-03-26 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US9865612B2 (en) * 2016-03-22 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR20170134039A (ko) * 2016-05-27 2017-12-06 삼성전자주식회사 수직형 메모리 장치
CN110140204B (zh) * 2016-09-21 2023-04-04 铠侠股份有限公司 半导体装置及其制造方法
CN110313061B (zh) * 2017-03-08 2020-06-26 长江存储科技有限责任公司 三维存储器设备的接合开口结构及其形成方法
US20180331117A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
KR20190013025A (ko) * 2017-07-31 2019-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10600802B2 (en) * 2018-03-07 2020-03-24 Sandisk Technologies Llc Multi-tier memory device with rounded top part of joint structure and methods of making the same
CN108538848B (zh) * 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法
US10658377B2 (en) 2018-06-27 2020-05-19 Sandisk Technologies Llc Three-dimensional memory device with reduced etch damage to memory films and methods of making the same
JP2020035985A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
KR20200033370A (ko) 2018-09-19 2020-03-30 삼성전자주식회사 3차원 반도체 메모리 장치
US10825828B2 (en) * 2018-10-11 2020-11-03 Micron Technology, Inc. Semiconductor devices and systems with channel openings or pillars extending through a tier stack, and methods of formation
KR20200078779A (ko) 2018-12-21 2020-07-02 삼성전자주식회사 수직형 메모리 장치
KR20200119958A (ko) 2019-04-10 2020-10-21 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210014444A (ko) * 2019-07-30 2021-02-09 삼성전자주식회사 반도체 소자
KR20210058563A (ko) * 2019-11-14 2021-05-24 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR20210071307A (ko) * 2019-12-06 2021-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210094259A (ko) 2020-01-21 2021-07-29 삼성전자주식회사 3차원 반도체 메모리 소자 및 그의 제조 방법
US11393672B2 (en) * 2020-02-12 2022-07-19 Micron Technology, Inc. Methods of forming microelectronic devices including an interdeck region between deck structures
US11296101B2 (en) 2020-03-27 2022-04-05 Sandisk Technologies Llc Three-dimensional memory device including an inter-tier etch stop layer and method of making the same
KR20210122931A (ko) * 2020-04-01 2021-10-13 삼성전자주식회사 반도체 소자 및 그 제조방법
US11430809B2 (en) * 2020-08-04 2022-08-30 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11600634B2 (en) * 2020-08-05 2023-03-07 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11552100B2 (en) 2020-08-05 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
KR20220035745A (ko) 2020-09-14 2022-03-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220144187A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029234A (ja) * 2009-07-21 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR20120060480A (ko) * 2010-12-02 2012-06-12 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
US8692313B2 (en) * 2011-04-29 2014-04-08 SK Hynix Inc. Non-volatile memory device and method for fabricating the same
KR101263182B1 (ko) * 2012-06-29 2013-05-10 한양대학교 산학협력단 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160070896A (ko) * 2014-12-10 2016-06-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20170044449A (ko) * 2015-10-15 2017-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20170044418A (ko) * 2015-10-15 2017-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9871052B2 (en) 2015-10-15 2018-01-16 SK Hynix Inc. Three-dimensional memory device having ring-shaped etch-stop patterns interposed between lower and upper layer stacks
US11955177B2 (en) 2018-09-05 2024-04-09 Samsung Electronics Co., Ltd. Three-dimensional flash memory including middle metallization layer and manufacturing method thereof
KR20200039128A (ko) * 2018-10-05 2020-04-16 한양대학교 산학협력단 다기능 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
CN109545794A (zh) * 2018-11-02 2019-03-29 长江存储科技有限责任公司 3d存储器件及其制造方法
US11195856B2 (en) 2019-06-14 2021-12-07 Samsung Electronics Co., Ltd. Semiconductor device
CN112447753A (zh) * 2019-09-03 2021-03-05 爱思开海力士有限公司 半导体存储器件及其制造方法
CN111244098A (zh) * 2020-01-16 2020-06-05 长江存储科技有限责任公司 三维存储器及其制备方法
WO2022239957A1 (ko) * 2021-05-14 2022-11-17 한양대학교 산학협력단 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
KR20220154867A (ko) * 2021-05-14 2022-11-22 한양대학교 산학협력단 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법

Also Published As

Publication number Publication date
US20150155296A1 (en) 2015-06-04
US9691783B2 (en) 2017-06-27

Similar Documents

Publication Publication Date Title
KR20150064520A (ko) 반도체 장치 및 그 제조방법
US10985177B2 (en) Method of manufacturing a semiconductor device having non-overlapping slits at one side of the channel layers of a memory block
US9202780B2 (en) Three dimensional semiconductor device including pads
US9087688B2 (en) Semiconductor device and method of manufacturing the same
US9576977B2 (en) Semiconductor device and method of manufacturing the same
US9455272B2 (en) Semiconductor device and method of manufacturing the same
US8999787B2 (en) Semiconductor device
KR20150001999A (ko) 반도체 메모리 소자 및 그 제조방법
US9576664B2 (en) Three dimensional semiconductor memory device
US10050052B2 (en) Semiconductor device and manufacturing method for the same
US9287289B2 (en) Semiconductor device and method of manufacturing the same
KR20160028742A (ko) 반도체 메모리 소자 및 그 제조방법
KR20130091949A (ko) 반도체 장치 및 그 제조 방법
KR20150067879A (ko) 반도체 장치 및 그 제조방법
US9691841B2 (en) Semiconductor device
KR20140020145A (ko) 불휘발성 메모리 소자의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid