KR20210058563A - 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

메모리 장치가 제공된다. 메모리 장치는 기판, 상기 기판 상에 교대로 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체, 상기 제1 적층 구조체 상에 교대로 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체, 및 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 관통하는 채널 구조체를 포함하고, 상기 채널 구조체는 상기 제1 적층 구조체를 관통하는 제1 채널 홀 내의 제1 부분, 상기 제2 적층 구조체를 관통하는 제2 채널 홀 내의 제2 부분, 및 상기 제1 채널 홀의 측면으로부터 상기 복수의 제1 층간 절연 층 중 하나 내로 리세스되는 제1 리세스 내에 위치하는 제1 돌출부를 포함할 수 있다.

Description

메모리 장치 및 그 제조 방법{Memory device and method for fabricating the same}
본 개시는 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로는 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
다기능, 고성능, 및 소형의 전자 장치가 요구됨에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 이에 따라 복수의 메모리 셀 어레이들이 수직 방향으로 적층된 수직형 메모리 장치가 제안되었다. 예를 들어, 적층된 복수의 게이트 층 및 복수의 게이트 층을 수직으로 관통하는 채널 구조체를 포함하는 수직형 메모리 장치가 제안되었다.
본 개시가 해결하고자 하는 과제는 향상된 공정 수율을 가지는 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 개시의 일 실시예에 따른 메모리 장치는 기판, 상기 기판 상에 교대로 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체, 상기 제1 적층 구조체 상에 교대로 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체, 및 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 관통하는 채널 구조체를 포함하고, 상기 채널 구조체는 상기 제1 적층 구조체를 관통하는 제1 채널 홀 내의 제1 부분, 상기 제2 적층 구조체를 관통하는 제2 채널 홀 내의 제2 부분, 및 상기 제1 채널 홀의 측면으로부터 상기 복수의 제1 층간 절연 층 중 하나 내로 리세스되는 제1 리세스 내에 위치하는 제1 돌출부를 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치는 기판, 상기 기판 상에 교대로 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체, 상기 제1 적층 구조체 상에 교대로 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체, 및 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 관통하는 채널 구조체를 포함하고, 상기 복수의 제1 게이트 층은 상기 기판 상에 적층된 복수의 제1 활성 게이트 층 및 상기 복수의 제1 활성 게이트 층 상의 상부 제1 더미 게이트 층을 포함하고, 상기 복수의 제1 층간 절연 층은 상기 상부 제1 더미 게이트 층 상의 상부 제1 층간 절연 층 및 상기 상부 제1 더미 게이트 층 아래의 하부 제1 층간 절연 층을 포함하고, 상기 상부 제1 더미 게이트 층을 관통하는 상기 채널 구조체의 부분의 평면적은 상기 상부 제1 층간 절연 층을 관통하는 상기 채널 구조체의 부분의 평면적 및 상기 하부 제1 층간 절연 층을 관통하는 상기 채널 구조체의 부분의 평면적보다 크고, 상기 복수의 제2 게이트 층 중 가장 아래의 것을 관통하는 상기 채널 구조체의 부분의 평면적은 상기 상부 제1 층간 절연 층을 관통하는 상기 채널 구조체의 부분의 평면적보다 작을 수 있다.
본 개시의 일 실시예에 따른 메모리 장치는 기판, 상기 기판 상의 복수의 제1 활성 게이트 층, 상기 복수의 제1 활성 게이트 층 상의 복수의 제1 더미 게이트 층, 및 상기 복수의 제1 활성 게이트 층 및 상기 복수의 제1 더미 게이트를 서로 이격시키는 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체, 상기 제1 적층 구조체 상의 복수의 제2 게이트 층, 및 상기 복수의 제2 게이트 층을 서로 이격시키는 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체, 및 각각이 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 관통하는 복수의 채널 구조체를 포함하고,
각각의 상기 복수의 채널 구조체는 상기 제1 적층 구조체를 관통하는 제1 부분, 상기 제2 적층 구조체를 관통하는 제2 부분, 및 상기 각각의 상기 복수의 채널 구조체의 상기 제1 부분의 측면으로부터 각각 돌출되는 복수의 돌출부를 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치 제조 방법은 기판 상에 교대로 적층된 복수의 제1 희생 층 및 복수의 제1 층간 절연 층을 포함하는 제1 예비 적층 구조체를 형성하는 단계, 상기 제1 예비 적층 구조체를 관통하는 제1 채널 홀을 형성하는 단계, 상기 제1 채널 홀의 측면으로부터 상기 복수의 제1 층간 절연 층 중 적어도 하나 내로 리세스되는 적어도 하나의 리세스를 형성하는 단계, 상기 제1 채널 홀 및 상기 적어도 하나의 리세스 내에 채널 식각 정지 층을 채우는 단계, 상기 제1 예비 적층 구조체 상에 교대로 적층된 복수의 제2 희생 층 및 복수의 제2 층간 절연 층을 포함하는 제2 예비 적층 구조체를 형성하는 단계, 상기 제2 예비 적층 구조체를 관통하며 상기 채널 식각 정지 층을 노출시키는 제2 채널 홀을 형성하는 단계, 상기 채널 식각 정지 층을 제거하는 단계, 상기 제1 채널 홀, 상기 제2 채널 홀, 및 상기 적어도 하나의 리세스 내에 채널 구조체를 형성하는 단계, 및 상기 복수의 제1 희생 층 및 상기 복수의 제2 희생 층을 복수의 제1 게이트 층 및 복수의 제2 게이트 층으로 각각 교체하는 단계를 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치 제조 방법은 기판 상에 교대로 적층된 복수의 제1 희생 층 및 복수의 제1 층간 절연 층을 포함하는 제1 예비 적층 구조체를 형성하는 단계, 상기 제1 예비 적층 구조체를 관통하는 제1 채널 홀을 형성하는 단계, 상기 제1 채널 홀의 측면으로부터 상기 복수의 제1 희생 층 중 적어도 하나 내로 리세스되는 적어도 하나의 리세스를 형성하는 단계, 상기 제1 채널 홀 및 상기 적어도 하나의 리세스 내에 채널 식각 정지 층을 채우는 단계, 상기 제1 예비 적층 구조체 상에 교대로 적층된 복수의 제2 희생 층 및 복수의 제2 층간 절연 층을 포함하는 제2 예비 적층 구조체를 형성하는 단계, 상기 제2 예비 적층 구조체를 관통하며 상기 채널 식각 정지 층을 노출시키는 제2 채널 홀을 형성하는 단계, 상기 채널 식각 정지 층을 제거하는 단계, 상기 제1 채널 홀, 상기 제2 채널 홀, 및 상기 적어도 하나의 리세스 내에 채널 구조체를 형성하는 단계, 및 상기 복수의 제1 희생 층 및 상기 복수의 제2 희생 층을 복수의 제1 게이트 층 및 복수의 제2 게이트 층으로 각각 교체하는 단계를 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치 제조 방법은 기판 상에 교대로 적층된 복수의 제1 희생 층 및 복수의 제1 층간 절연 층을 포함하는 제1 예비 적층 구조체를 형성하는 단계, 상기 제1 예비 적층 구조체 상에 교대로 적층된 복수의 제2 희생 층 및 복수의 제2 층간 절연 층을 포함하는 제2 예비 적층 구조체를 형성하는 단계, 상기 제1 예비 적층 구조체 및 상기 제2 예비 적층 구조체를 관통하는 채널 구조체를 형성하는 단계, 및 상기 복수의 제1 희생 층 및 상기 복수의 제2 희생 층을 복수의 제1 게이트 층 및 복수의 제2 게이트 층으로 각각 교체하는 단계를 포함하고, 상기 채널 구조체는 상기 제1 예비 적층 구조체를 관통하는 제1 채널 홀 내의 제1 부분, 상기 제2 예비 적층 구조체를 관통하는 제2 채널 홀 내의 제2 부분, 및 상기 채널 구조체의 상기 제1 채널 홀의 측면으로부터 수평적으로 리세스되는 복수의 리세스 내에 각각 위치하는 복수의 돌출부를 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 장치 및 메모리 장치 제조 방법에 따르면, 메모리 장치의 채널 구조체는 제1 적층 구조체를 관통하는 제1 채널 홀 내의 제1 부분, 제2 적층 구조체를 관통하는 제2 채널 홀 내의 제2 부분, 및 제1 채널 홀의 측면으로부터 수평적으로 리세스되는 리세스 내의 돌출부를 포함하도록 제조될 수 있다. 이와 같은 메모리 장치에서, 채널 구조체의 제2 부분이 채널 구조체의 제1 부분과 오정렬되더라도 채널 구조체의 제2 부분이 제1 적층 구조체 내에 너무 깊이까지 연장되지 않을 수 있다. 따라서, 채널 구조체의 제2 부분이 제1 더미 게이트 층 아래의 제1 활성 게이트 층을 관통하여 메모리 장치가 원하는 동작 특성을 나타내지 못하는 것을 방지할 수 있다. 따라서, 본 개시의 일 실시예에 따른 메모리 장치는 향상된 공정 수율을 가질 수 있다.
또한, 제2 적층 구조체와 접촉하는 제1 적층 구조체의 가장 위의 제1 층간 절연 층의 수직 방향으로의 높이가 감소되더라도 오정렬로 인해 채널 구조체의 제2 부분이 활성 게이트 층을 관통하는 것을 방지할 수 있다. 따라서, 제1 적층 구조체의 가장 위의 제1 층간 절연 층의 높이를 감소시킴으로써 메모리 장치의 전류를 증가시키고 메모리 장치의 문턱 전압을 감소시키더라도 공정 수율을 크게 감소시키지 않을 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 회로도이다.
도 2a는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 2b는 도 2a의 B1 영역의 확대도이다.
도 3a는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 3b는 도 3a의 B1a 영역의 확대도이다.
도 4a는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 4b는 도 4a의 B1b 영역의 확대도이다.
도 5는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 6a는 본 개시의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 단면도이다.
도 6b는 도 6a의 B2 영역의 확대도이다.
도 7은 본 개시의 일 실시예에 따른 메모리 장치 제조 방법을 개략적으로 나타낸 흐름도이다.
도 8a 내지 도 8p 및 도 9는 본 개시의 일 실시예에 따른 메모리 장치 제조 방법을 개략적으로 나타낸 단면도들이다.
도 10은 본 개시의 일 실시예에 따른 메모리 장치 제조 방법을 개략적으로 나타낸 흐름도이다.
도 11a 내지 도 11e는 본 개시의 일 실시예에 따른 메모리 장치 제조 방법을 개략적으로 나타낸 단면도들이다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 개략적으로 나타낸 회로도이다.
도 1을 참조하면, 메모리 장치(10)는 복수의 낸드 스트링들(NS11 내지 NS33)을 포함할 수 있다. 도 1에는 메모리 장치(10)가 9개의 낸드 스트링들(NS11 내지 NS33)을 포함하는 것으로 도시되었으나, 하나의 메모리 장치(10)에 포함되는 낸드 스트링들의 개수는 이에 제한되지 않는다. 각각의 낸드 스트링(NS11 내지 NS33)은 직렬로 연결된 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 제1 메모리 셀(MC1 및 MC2), 복수의 제1 더미 셀(DC1 및 DC2), 복수의 제2 더미 셀(DC3 및 DC4), 복수의 제2 메모리 셀(MC3 및 MC4), 및 적어도 하나의 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 1에는 각각의 낸드 스트링(NS11 내지 NS33)이 하나의 접지 선택 트랜지스터(GST), 2개의 제1 메모리 셀(MC1 및 MC2), 2개의 제1 더미 셀(DC1 및 DC2), 2개의 제2 더미 셀(DC3 및 DC4), 2개의 제2 메모리 셀(MC3 및 MC4), 및 하나의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 도시되었으나, 하나의 낸드 스트링(NS11 내지 NS33) 내에 포함되는 접지 선택 트랜지스터, 제1 메모리 셀, 제1 더미 셀, 제2 더미 셀, 제2 메모리 셀, 및 스트링 선택 트랜지스터의 수는 이에 제한되지 않는다.
낸드 스트링들(NS11 내지 NS33)은 비트 라인들(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인들(GSL1 내지 GSL3)에 연결될 수 있고, 제1 메모리 셀들(MC1 및 MC2)의 게이트들은 제1 활성 워드 라인들(WL1 및 WL2)에 연결될 수 있고, 제1 더미 셀들(DC1 및 DC2)의 게이트들은 제1 더미 워드 라인들(DWL1 및 DWL2)에 연결될 수 있고, 제2 더미 셀들(DC3 및 DC4)의 게이트들은 제2 더미 워드 라인들(DWL3 및 DWL4)에 연결될 수 있고, 제2 메모리 셀들(MC3 및 MC4)의 게이트들은 제2 활성 워드 라인들(WL3 및 WL4)에 연결될 수 있고, 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인들(SS1 내지 SSL3)에 연결될 수 있다.
도 2a는 본 개시의 일 실시예에 따른 메모리 장치(100)를 개략적으로 나타낸 단면도이다. 도 2b는 도 2a의 B1 영역의 확대도이다.
도 2a 및 도 2b를 참조하면, 메모리 장치(100)는 기판(110), 기판(110) 상의 제1 적층 구조체(SSa), 제1 적층 구조체(SSa) 상의 제2 적층 구조체(SSb), 및 제1 적층 구조체(SSa) 및 제2 적층 구조체(SSb)를 관통하는 복수의 채널 구조체(130)를 포함할 수 있다. 일부 실시예에서, 메모리 장치(100)는 기판(110)과 제1 적층 구조체(SSa) 사이의 공통 소스 라인(CSL)을 더 포함할 수 있다. 일부 실시예에서, 메모리 장치(100)는 공통 소스 라인(CSL)과 제1 적층 구조체(SSa) 사이의 하부 식각 정지 층(120)을 더 포함할 수 있다. 일부 실시예에서, 메모리 장치(100)는 제1 적층 구조체(SSa) 및 제2 적층 구조체(SSb)를 관통하는 절연 구조체(150)를 더 포함할 수 있다.
기판(110)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질, Ⅱ-Ⅵ족 반도체 물질, 또는 이들의 조합을 포함할 수 있는 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 황화카드뮴(CdS), 또는 이들의 조합을 포함할 수 있다.
제1 적층 구조체(SSa)는 기판(110) 상에 하나씩 교대로 적층된 복수의 제1 게이트 층(GL1, GL2, DGL1, DGL2) 및 복수의 제1 층간 절연 층(IL1 내지 IL5)을 포함할 수 있다. 복수의 제1 게이트 층(GL1, GL2, DGL1, DGL2)은 기판(110) 상에 적층된 복수의 제1 활성 게이트 층(GL1, GL2) 및 복수의 제1 활성 게이트 층(GL1, GL2) 상의 복수의 제1 더미 게이트 층(DGL1, DGL2)을 포함할 수 있다. 복수의 제1 층간 절연 층(IL1 내지 IL5)은 복수의 제1 활성 게이트 층(GL1, GL2) 및 복수의 제1 더미 게이트 층(DGL1, DGL2)을 서로 이격시킬 수 있다. 복수의 제1 더미 게이트 층(DGL1, DGL2)은 상부 제1 더미 게이트 층(DGL2) 및 상부 제1 더미 게이트 층(DGL2) 아래의 하부 제1 더미 게이트 층(DGL1)을 포함할 수 있다. 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 가장 위의 것(IL5)은 상부 제1 층간 절연 층(IL5)으로도 불릴 수 있다. 상부 제1 층간 절연 층(IL5)은 상부 제1 더미 게이트 층(DGL2) 상에 위치할 수 있다. 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 두번째로 가장 위의 것(IL4)은 하부 제1 층간 절연 층(IL4)으로도 불릴 수 있다. 하부 제1 층간 절연 층(IL4)은 상부 제1 더미 게이트 층(DGL2)과 하부 제1 더미 게이트 층(DGL1) 사이에 위치할 수 있다.
복수의 제1 활성 게이트 층(GL1, GL2)은 복수의 제1 메모리 셀(MC1, MC2, 도 1 참조)에 각각 포함될 수 있고, 복수의 제1 활성 워드 라인(WL1, WL2, 도 1 참조)에 각각 연결될 수 있다. 복수의 제1 더미 게이트 층(DGL1, DGL2)은 복수의 제1 더미 셀(DC1, DC2, 도 1 참조)에 각각 포함될 수 있고, 복수의 제1 더미 워드 라인(DWL1, DWL2, 도 1 참조)에 각각 연결될 수 있다. 일부 실시예에서, 제1 적층 구조체(SSa)는 복수의 제1 활성 워드 라인(WL1, WL2) 아래의 추가 제1 활성 워드 라인(미도시)을 더 포함할 수 있고, 상기 추가 제1 활성 워드 라인(미도시)은 접지 선택 트랜지스터(GST)에 포함될 수 있고, 복수의 접지 선택 라인(GSL1 내지 GSL3, 도 1 참조) 중 하나에 연결될 수 있다. 도 2a에 제1 적층 구조체(SSa)가 2개의 제1 활성 게이트 층(GL1, GL2), 2개의 제1 더미 게이트 층(DGL1, DGL2), 및 5개의 제1 층간 절연 층(IL1 내지 IL5)을 포함하는 것으로 도시되었으나, 제1 적층 구조체(SSa)에 포함되는 제1 활성 게이트 층들, 제1 더미 게이트 층들, 및 제1 층간 절연 층들의 수는 이에 제한되지 않는다.
제2 적층 구조체(SSb)는 제1 적층 구조체(SSa) 상에 하나씩 교대로 적층된 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4) 및 복수의 제2 층간 절연 층(IL6 내지 IL9)을 포함할 수 있다. 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4)은 제1 적층 구조체(SSa) 상의 복수의 제2 더미 게이트 층(DGL3, DGL4) 및 복수의 제2 더미 게이트 층(DGL3, DGL4) 상의 복수의 제2 활성 게이트 층(GL3, GL4)을 포함할 수 있다. 복수의 제2 층간 절연 층(IL6 내지 IL9)은 복수의 제2 더미 게이트 층(DGL3, DGL4) 및 복수의 제2 활성 게이트 층(GL3, GL4)을 서로 이격시킬 수 있다.
복수의 제2 더미 게이트 층(DGL3, DGL4)은 복수의 제2 더미 셀(DC3, DC4, 도 1 참조)에 각각 포함될 수 있고, 복수의 제2 더미 워드 라인(DWL3, DWL4, 도 1 참조)에 각각 연결될 수 있다. 복수의 제2 활성 게이트 층(GL3, GL4)은 복수의 제2 메모리 셀(MC3, MC4, 도 1 참조)에 각각 포함될 수 있고, 복수의 제2 활성 워드 라인(WL3, WL4, 도 1 참조)에 각각 연결될 수 있다. 일부 실시예에서, 제2 적층 구조체(SSb)는 복수의 제2 활성 워드 라인(WL3, WL4) 상의 추가 제2 활성 워드 라인(미도시)을 더 포함할 수 있고, 상기 추가 제2 활성 워드 라인(미도시)은 스트링 선택 트랜지스터(SST)에 포함될 수 있고, 복수의 스트링 선택 라인(SSL1 내지 SSL3, 도 1 참조) 중 하나에 연결될 수 있다. 도 2a에 제2 적층 구조체(SSb)가 2개의 제2 더미 게이트 층(DGL3, DGL4), 2개의 제2 활성 게이트 층(GL3, GL4), 및 4개의 제2 층간 절연 층(IL6 내지 IL9)을 포함하는 것으로 도시되었으나, 제2 적층 구조체(SSb)에 포함되는 제2 더미 게이트 층들, 제2 활성 게이트 층들, 및 제2 층간 절연 층들의 수는 이에 제한되지 않는다.
복수의 제1 활성 게이트 층(GL1, GL2) 및 복수의 제2 활성 게이트 층(GL3, GL4)은 예를 들어, 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 이들의 조합을 포함할 수 있는 전도성 물질을 포함할 수 있다. 복수의 제1 더미 게이트 층(DGL1, DGL2) 및 복수의 제2 더미 게이트 층(DGL3, DGL4)의 게이트 층의 화학적 조성은 복수의 제1 활성 게이트 층(GL1, GL2) 및 복수의 제2 활성 게이트 층(GL3, GL4)의 화학적 조성과 실질적으로 동일할 수 있다. 본 명세서에서, 두 물체의 화학적 조성이 동일하다는 것은 두 물체의 화학적 조성의 차이가 두 물체가 동시에 동일한 장비 내에서 동일한 소스 및 공정 조건을 사용하여 형성되었을 때 공정적 한계로 인하여 발생할 수 있는 두 물체의 화학적 조성 차이 범위 내인 것을 의미한다. 복수의 제1 더미 게이트 층(DGL1, DGL2) 및 복수의 제2 더미 게이트 층(DGL3, DGL4)은 예를 들어, 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 복수의 제1 게이트 층(GL1, GL2, DGL1, DGL2) 및 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4) 각각은 약 10nm 내지 약 30nm의 두께를 가질 수 있다.
복수의 제1 층간 절연 층(IL1 내지 IL5) 및 복수의 제2 층간 절연 층(IL6 내지 IL9)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 일부 실시예에서, 복수의 제1 층간 절연 층(IL1 내지 IL5) 및 복수의 제2 층간 절연 층(IL6 내지 IL9) 각각은 약 10nm 내지 약 30nm의 두께를 가질 수 있다.
채널 구조체(130)는 제1 적층 구조체(SSa) 및 제2 적층 구조체(SSb)를 관통할 수 있다. 채널 구조체(130)는 제1 적층 구조체(SSa)를 관통하는 제1 부분(130a), 제2 적층 구조체(SSb)를 관통하는 제2 부분(130b), 및 채널 구조체(130)의 제1 부분(130a)의 측면으로부터 각각 돌출되는 복수의 돌출부(130p1, 130p2)를 포함할 수 있다. 채널 구조체(130)의 복수의 돌출부(130p1, 130p2)는 예를 들어 제1 돌출부(130p1) 및 제1 돌출부(130p1) 아래의 제2 돌출부(130p2)를 포함할 수 있다. 채널 구조체(130)의 제2 부분(130b)은 채널 구조체(130)의 제1 부분(130a)과 접촉할 수 있다.
채널 구조체(130)의 제1 돌출부(130p1)는 상부 제1 층간 절연 층(IL5) 내에 위치할 수 있다. 즉, 채널 구조체(130)의 제1 돌출부(130p1)는 상부 제1 더미 게이트 층(DGL2)과 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4) 중 가장 아래의 것(DGL3) 사이에 위치할 수 있다. 채널 구조체(130)의 제2 돌출부(130p2)는 하부 제1 층간 절연 층(IL4) 내에 위치할 수 있다. 즉, 채널 구조체(130)의 제2 돌출부(130p2)는 상부 제1 더미 게이트 층(DGL2)과 하부 제1 더미 게이트 층(DGL1) 사이에 위치할 수 있다.
채널 구조체(130)의 제1 부분(130a)은 제1 적층 구조체(SSa)를 관통하는 제1 채널 홀(CHHa) 내에 위치할 수 있다. 채널 구조체(130)의 제2 부분(130b)은 제2 적층 구조체(SSb)를 관통하는 제2 채널 홀(CHHb) 내에 위치할 수 있다. 채널 구조체(130)의 제1 돌출부(130p1)는 제1 채널 홀(CHHa)의 측면으로부터 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 가장 위의 것(IL5) 내로 리세스되는 제1 리세스(CHR1) 내에 위치할 수 있다. 채널 구조체(130)의 제2 돌출부(130p2)는 제2 채널 홀(CHHb)의 측면으로부터 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 두번째로 가장 위의 것(IL4) 내로 리세스되는 제2 리세스(CHR2) 내에 위치할 수 있다.
일부 실시예에서, 제1 리세스(CHR1)는 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4) 중 가장 아래의 것의 하면, 상부 제1 층간 절연 층(IL5)의 측면 및 상부 제1 더미 게이트 층(DGL2)의 상면에 의해 정의될 수 있다. 제2 리세스(CHR2)는 상부 제1 더미 게이트 층(DGL2)의 하면, 하부 제1 층간 절연 층(IL4)의 측면 및 하부 제1 더미 게이트 층(DGL1)의 상면에 의해 정의될 수 있다.
본 명세서에서, 어떤 물체의 평면적은 어떤 물체의 X-Y 평면 상의 투영의 면적을 의미한다. 상부 제1 층간 절연 층(IL5)을 관통하는 채널 구조체(130)의 부분(130-2-1)의 평면적은 상부 제1 더미 게이트 층(DGL2)을 관통하는 채널 구조체(130)의 부분(130-2-2)의 평면적 및 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4) 중 가장 아래의 것(DGL3)을 관통하는 채널 구조체(130)의 부분(130-1-1)의 평면적보다 클 수 있다. 일부 실시예에서, 상부 제1 더미 게이트 층(DGL2)을 관통하는 채널 구조체(130)의 부분(130-2-2)의 평면적은 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4) 중 가장 아래의 것(DGL3)을 관통하는 채널 구조체(130)의 부분(130-1-1)의 평면적보다 클 수 있다. 하부 제1 층간 절연 층(IL4)을 관통하는 채널 구조체(130)의 부분(130-2-3)의 평면적은 상부 제1 더미 게이트 층(DGL2)을 관통하는 채널 구조체(130)의 부분(130-2-2)의 평면적 및 하부 제1 더미 게이트 층(DGL1)을 관통하는 채널 구조체(130)의 부분(130-2-4)의 평면적보다 클 수 있다.
채널 구조체(130)는 제1 채널 홀(CHHa), 복수의 리세스(CHR1, CHR2), 및 제2 채널 홀(CHHb) 상의 게이트 절연 층(131), 및 게이트 절연 층(131) 상의 채널 층(132)을 포함할 수 있다. 일부 실시예에서, 채널 구조체(130)는 채널 층(132) 상의 채널 충진 층(133)을 더 포함할 수 있다. 일부 실시예에서, 채널 구조체(130)는 제2 채널 홀(CHHb)의 상단을 막는 패드 층(134)을 더 포함할 수 있다.
게이트 절연 층(131)은 제1 채널 홀(CHHa), 복수의 리세스(CHR1, CHR2), 및 제2 채널 홀(CHHb) 상의 블로킹 절연 층(131a), 블로킹 절연 층(131a) 상의 전하 저장 층(131b), 및 전하 저장 층(131b) 상의 터널링 절연 층(131c)을 포함할 수 있다. 블로킹 절연 층(131a)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물보다 큰 유전율을 가지는 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 금속 산화물은 예를 들어, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 블로킹 절연 층(131a)은 약 1nm 내지 약 10nm의 두께를 가질 수 있다. 전하 저장 층(131b)은 예를 들어 실리콘 질화물, 보론 질화물, 폴리 실리콘, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 전하 저장 층(131b)은 약 1nm 내지 약 10nm의 두께를 가질 수 있다. 터널링 절연 층(131c)은 예를 들어 금속 산화물을 포함할 수 있다. 일부 실시예에서, 터널링 절연 층(131c)은 약 1nm 내지 약 10nm의 두께를 가질 수 있다. 일부 실시예에서, 블로킹 절연 층(131a), 전하 저장 층(131b), 및 터널링 절연 층(131c)은 각각 산화물, 질화물, 및 산화물을 포함할 수 있다.
게이트 절연 층(131)의 일부는 복수의 리세스(CHR1, CHR2) 내에 위치할 수 있고, 게이트 절연 층(131)의 나머지 부분은 복수의 리세스(CHR1, CHR2) 밖에 위치할 수 있다. 도 2a 및 도 2b에 도시된 일부 실시예에서, 블로킹 절연 층(131a)의 일부는 복수의 리세스(CHR1, CHR2) 내에 위치하고, 터널링 절연 층(131c)는 복수의 리세스(CHR1, CHR2) 밖에 위치할 수 있다. 그러나, 다른 실시예에서, 터널링 절연 층(131c)의 일부도 복수의 리세스(CHR1, CHR2) 내에 위치할 수 있다. 도 2a 및 도 2b에 도시된 일부 실시예에서, 전하 저장 층(131b)의 일부는 복수의 리세스(CHR1, CHR2) 내에 위치할 수 있으나, 다른 실시예에서, 전하 저장 층(131b)은 복수의 리세스(CHR1, CHR2) 밖에 위치할 수 있다.
도 2a 및 도 2b에 도시된 일부 실시예에서, 채널 층(132)은 복수의 리세스(CHR1, CHR2) 밖에 위치할 수 있으나, 다른 실시예에서, 채널 층(132)의 일부는 리세스(CHR1, CHR2) 내에 위치할 수 있다. 채널 층(132)은 반도체 물질을 포함할 수 있다. 채널 충진 층(133)은 채널 층(132)에 의해 둘러싸인 공간을 채울 수 있다. 채널 충진 층(133)은 예를 들어 절연 물질을 포함할 수 있다. 패드 층(134)은 예를 들어 반도체 물질을 포함할 수 있다.
채널 구조체(130)의 채널 층(132) 및 채널 충진 층(133)은 공통 소스 라인(CSL)을 더 관통할 수 있다. 공통 소스 라인(CSL)은 채널 구조체(130)의 게이트 절연 층(131)을 관통하여 채널 구조체(130)의 채널 층(132)에 접촉할 수 있다. 공통 소스 라인(CSL)은 예를 들어, 반도체 물질을 포함할 수 있다. 채널 구조체(130)는 하부 식각 정지 층(120)을 더 관통할 수 있다. 절연 구조체(150)는 제2 적층 구조체(SSb), 제1 적층 구조체(SSa), 및 하부 식각 정지 층(120)을 관통할 수 있으며, 절연 구조체(150)의 하단은 공통 소스 라인(CSL)까지 연장될 수 있다. 절연 구조체(150)는 제1 적층 구조체(SSa) 및 제2 적층 구조체(SSb)를 관통하는 워드 라인 컷(WLC) 내에 위치할 수 있다. 절연 구조체(150)는 절연 물질을 포함할 수 있다.
도 3a는 본 개시의 일 실시예에 따른 메모리 장치(100a)를 개략적으로 나타낸 단면도이다. 도 3b는 도 3a의 B1a 영역의 확대도이다.
도 3a 및 도 3b를 참조하면, 채널 구조체(130)의 제1 부분(130a)의 중심 축(AX1)과 채널 구조체(130)의 제2 부분(130b)의 중심 축(AX2)은 오정렬될 수 있다. 예를 들어, 채널 구조체(130)의 제1 부분(130a)의 중심 축(AX1)과 채널 구조체(130)의 제2 부분(130b)의 중심 축(AX2)은 수직적으로 정렬되지 않을 수 있다. 일부 실시예에서, 오정렬로 인하여 채널 구조체(130)의 제2 부분(130b)은 채널 구조체(130)의 제1 부분(130a)뿐만 아니라 채널 구조체(130)의 제1 돌출부(130p1)와 더 접촉할 수 있다.
도 4a는 본 개시의 일 실시예에 따른 메모리 장치(100b)를 개략적으로 나타낸 단면도이다. 도 4b는 도 4a의 B1b 영역의 확대도이다.
도 4a 및 도 4b를 참조하면, 채널 구조체(130)의 제1 부분(130a)의 중심 축(AX1)과 채널 구조체(130)의 제2 부분(130b)의 중심 축(AX2)은 오정렬될 수 있다. 예를 들어, 채널 구조체(130)의 제2 부분(130b)의 중심 축(AX2)은 채널 구조체(130)의 제1 부분(130a)의 중심 축(AX1)과 평행하지 않을 수 있다. 일부 실시예에서, 오정렬로 인하여 채널 구조체(130)의 제2 부분(130b)은 채널 구조체(130)의 제1 부분(130a)뿐만 아니라 채널 구조체(130)의 제1 돌출부(130p1) 및 제2 돌출부(130p2)와 더 접촉할 수 있다. 채널 구조체(130)의 제2 부분(130b)은 상부 제1 층간 절연 층(IL5), 상부 제1 더미 게이트 층(DGL2), 및 하부 제1 층간 절연 층(IL4)을 관통할 수 있다. 일부 실시예에서, 채널 구조체(130)의 제2 부분(130b)은 하부 제1 더미 게이트 층(DGL1)을 더 관통할 수 있다. 그러나, 채널 구조체(130)의 제2 부분(130b)은 복수의 제1 활성 게이트 층(GL1, GL2)을 더 관통하지 않을 수 있다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b를 참조하면, 본 개시의 일 실시예에 따른 메모리 장치(100, 100a, 100b)에서, 채널 구조체(130)의 제2 부분(130b)이 채널 구조체(130)의 제1 부분(130a)과 오정렬되더라도 채널 구조체(130)의 제2 부분(130b)은 제1 적층 구조체(SSa) 내에 너무 깊이까지 연장되지 않을 수 있다. 따라서, 채널 구조체(130)의 제2 부분(130b)이 제1 더미 게이트 층(DGL1, DGL2) 아래의 제1 활성 게이트 층(GL1, GL2)을 관통하여 메모리 장치(100, 100a, 100b)가 원하는 동작 특성을 나타내지 못하는 것을 방지할 수 있다. 따라서, 본 개시의 일 실시예에 따른 메모리 장치(100, 100a, 100b)는 향상된 공정 수율을 가질 수 있다. 리세스(CHR2, CHR1)의 수를 증가시키고 채널 구조체(130)의 돌출부(130p1, 130p2)의 수를 증가시키는 것은 특히 도 4a 및 도 4b에 도시된 실시예에서와 같이 채널 구조체(130)의 제2 부분(130b)의 회전 축(AX2)이 채널 구조체(130)의 제1 부분(130a)의 회전 축(AX1)과 평행하지 않을 때 공정 수율 감소를 방지하는데 효과적일 수 있다.
또한, 제1 적층 구조체(SSa)의 가장 위의 제1 층간 절연 층(IL5)의 수직 방향(Z 방향)으로의 높이(H2)가 감소되더라도 오정렬로 인해 채널 구조체(130)의 제2 부분(130b)이 제1 활성 게이트 층(GL1, GL2)을 관통하는 것을 방지할 수 있다. 따라서, 제1 적층 구조체(SSa)의 가장 위의 제1 층간 절연 층(IL5)의 높이(H2)를 감소시킴으로써 메모리 장치(100, 100a, 100b)의 전류를 증가시키고 메모리 장치(100, 100a, 100b)의 문턱 전압을 감소시키더라도 공정 수율을 크게 감소시키지 않을 수 있다. 예를 들어, 제1 적층 구조체(SSa)의 가장 위의 제1 층간 절연 층(IL5)의 수직 방향(Z 방향)으로의 높이(H2)는 나머지 복수의 제1 층간 절연 층(IL1 내지 IL4) 중 하나(예를 들어, IL4)의 수직 방향(Z 방향)으로의 높이(H1)와 실질적으로 동일하게 감소될 수 있다. 본 명세서에서, 두 물체의 치수가 실질적으로 동일하다는 것은 두 물체의 치수의 차이가 두 물체가 동일 치수를 가지도록 설계되었으나 공정적 한계로 인하여 발생할 수 있는 두 물체의 치수 차이 범위 내인 것을 의미한다. 그러나 다른 실시예에서, 제1 적층 구조체(SSa)의 가장 위의 제1 층간 절연 층(IL5)의 수직 방향(Z 방향)으로의 높이(H2)는 나머지 복수의 제1 층간 절연 층(IL1 내지 IL4) 중 하나(예를 들어, IL4)의 수직 방향(Z 방향)으로의 높이(H1)보다 클 수 있다.
도 5는 본 개시의 일 실시예에 따른 메모리 장치(100c)를 개략적으로 나타낸 단면도이다.
도 5를 참조하면, 도 2a 및 도 2b에는 메모리 장치(100)가 두 개의 적층 구조체(SSa, SSb)를 포함하는 것으로 도시되었으나, 도 5의 메모리 장치(100c)는 둘보다 많은 수의 적층 구조체(SSa, SSb, SSc)를 포함할 수 있다. 예를 들어, 메모리 장치(100c)는 제1 내지 제3 적층 구조체(SSa, SSb, SSc)를 포함할 수 있다. 기판(110) 상에 적층된 적층 구조체들(예를 들어, SSa, SSb, SSc)의 수를 증가시킴으로써 메모리 장치(100c)의 집적도를 향상시킬 수 있다.
제1 적층 구조체(SSa)는 기판(110) 상에 적층된 복수의 제1 활성 게이트 층(GL1, GL2), 복수의 제1 활성 게이트 층(GL1, GL2) 상에 적층된 복수의 제1 더미 게이트 층(DGL1, DGL2), 복수의 제1 게이트 층(GL1, GL2, DGL1, DGL2) 사이를 서로 이격시키는 복수의 제1 층간 절연 층(IL1 내지 IL5)을 포함할 수 있다. 제2 적층 구조체(SSb)는 제1 적층 구조체(SSa) 상에 적층된 복수의 제2 더미 게이트 층(DGL3, DGL4), 복수의 제2 더미 게이트 층(DGL3, DGL4) 상의 복수의 제2 활성 게이트 층(GL3, GL4), 복수의 제2 활성 게이트 층(GL3, GL4) 상에 적층된 복수의 제2 더미 게이트 층(DGL5, DGL6), 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4, DGL5, DGL6) 사이를 서로 이격시키는 복수의 제2 층간 절연 층(IL6 내지 IL11)을 포함할 수 있다. 제3 적층 구조체(SSc)는 제2 적층 구조체(SSb) 상에 적층된 복수의 제3 더미 게이트 층(DGL7, DGL8), 복수의 제3 더미 게이트 층(DGL7, DGL8) 상의 복수의 제3 활성 게이트 층(GL5, GL6), 및 복수의 제3 게이트 층(DGL7, DGL8, GL5, GL6) 사이를 서로 이격시키는 복수의 제3 층간 절연 층(IL12 내지 IL15)을 포함할 수 있다.
메모리 장치(100c)의 채널 구조체(130)는 제1 내지 제3 적층 구조체(SSa, SSb, SSc)를 관통할 수 있다. 채널 구조체(130)는 제1 적층 구조체(SSa)를 관통하는 제1 채널 홀(CHHa), 제2 적층 구조체(SSb)를 관통하며 제1 채널 홀(CHHa)에 연결되는 제2 채널 홀(CHHb), 제3 적층 구조체(SSc)를 관통하며 제2 채널 홀(CHHb)에 연결되는 제3 채널 홀(CHHc), 제1 채널 홀(CHHa)의 측면으로부터 복수의 제1 층간 절연 층(IL4, IL5) 내로 각각 리세스된 복수의 리세스(CHR1, CHR2), 제2 채널 홀(CHHb)의 측면으로부터 복수의 제2 층간 절연 층(IL10, IL11) 내로 각각 리세스된 복수의 리세스(CHR3, CHR4) 내에 형성될 수 있다.
도 6a는 본 개시의 일 실시예에 따른 메모리 장치(200)를 개략적으로 나타낸 단면도이다. 도 6b는 도 6a의 B2 영역의 확대도이다.
도 6a 및 도 6b를 참조하면, 채널 구조체(130')는 제1 적층 구조체(SSa)를 관통하는 제1 부분(130a), 제2 적층 구조체(SSb)를 관통하는 제2 부분(130b), 및 채널 구조체(130)의 제1 부분(130a)의 측면으로부터 각각 돌출되는 복수의 돌출부(130p1', 130p2')를 포함할 수 있다. 채널 구조체(130')의 복수의 돌출부(130p1', 130p2')는 제1 돌출부(130p1') 및 제1 돌출부(130p1') 아래의 제2 돌출부(130p2')를 포함할 수 있다.
채널 구조체(130')의 제1 돌출부(130p1')는 상부 제1 더미 게이트 층(DGL2) 내에 위치할 수 있다. 즉, 채널 구조체(130')의 제1 돌출부(130p1')는 상부 제1 층간 절연 층(IL5)과 하부 제1 층간 절연층(IL4) 사이에 위치할 수 있다. 채널 구조체(130')의 제2 돌출부(130p2')는 하부 제1 더미 게이트 층(DGL1) 내에 위치할 수 있다. 즉, 채널 구조체(130')의 제2 돌출부(130p2')는 하부 제1 층간 절연 층(IL4)과 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 세번째로 가장 아래의 것(IL3) 사이에 위치할 수 있다.
채널 구조체(130')의 제1 부분(130a)은 제1 적층 구조체(SSa)를 관통하는 제1 채널 홀(CHHa) 내에 위치할 수 있다. 채널 구조체(130')의 제2 부분(130b)은 제2 적층 구조체(SSb)를 관통하는 제2 채널 홀(CHHb) 내에 위치할 수 있다. 채널 구조체(130')의 제1 돌출부(130p1')는 제1 채널 홀(CHHa)의 측면으로부터 상부 제1 더미 게이트 층(DGL2) 내로 리세스되는 제1 리세스(CHR1') 내에 위치할 수 있다. 채널 구조체(130')의 제2 돌출부(130p2')는 제2 채널 홀(CHHb)의 측면으로부터 하부 제1 더미 게이트 층(DGL1) 내로 리세스되는 제2 리세스(CHR2') 내에 위치할 수 있다.
일부 실시예에서, 제1 리세스(CHR1')는 상부 제1 층간 절연 층(IL5)의 하면, 상부 제1 더미 게이트 층(DGL2)의 측면, 및 하부 제1 층간 절연 층(IL4)의 상면에 의해 정의될 수 있다. 제2 리세스(CHR2')는 하부 제1 층간 절연 층(IL4)의 하면, 하부 제1 더미 게이트 층(DGL1)의 측면, 및 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 세번째로 가장 위의 것(IL3)의 상면에 의해 정의될 수 있다.
상부 제1 더미 게이트 층(DGL2)을 관통하는 채널 구조체(130')의 부분(130-2-2')의 평면적은 상부 제1 층간 절연 층(IL5)을 관통하는 채널 구조체(130')의 부분(130-2-1')의 평면적 및 하부 제1 층간 절연 층(IL4)을 관통하는 채널 구조체(130')의 부분(130-2-3')의 평면적보다 클 수 있다. 일부 실시예에서, 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4) 중 가장 아래의 것(DGL3)을 관통하는 채널 구조체(130')의 부분(130-1-1')의 평면적은 상부 제1 층간 절연 층(IL5)을 관통하는 채널 구조체(130')의 부분(130-2-1')의 평면적보다 작을 수 있다. 하부 제1 더미 게이트 층(DGL1)을 관통하는 채널 구조체(130')의 부분(130-2-4')의 평면적은 하부 제1 층간 절연 층(IL4)을 관통하는 채널 구조체(130')의 부분(130-2-3')의 평면적 및 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 세번째로 가장 위의 것(IL3)을 관통하는 채널 구조체(130')의 부분(130-2-5')의 평면적보다 클 수 있다.
도 7은 본 개시의 일 실시예에 따른 메모리 장치 제조 방법(1000)을 개략적으로 나타낸 흐름도이다. 도 8a 내지 도 8p 및 도 9는 본 개시의 일 실시예에 따른 메모리 장치 제조 방법(1000)을 개략적으로 나타낸 단면도들이다.
도 7 및 도 8a를 참조하면, 기판(110) 상에 제1 예비 적층 구조체(PSa)를 형성할 수 있다(S1100). 제1 예비 적층 구조체(PSa)는 기판(110) 상에 교대로 적층된 복수의 제1 희생 층(SL1 내지 SL4) 및 복수의 제1 층간 절연 층(IL1 내지 IL5)을 포함할 수 있다. 즉, 기판(110) 상에 복수의 제1 희생 층(SL1 내지 SL4) 및 복수의 제1 층간 절연 층(IL1 내지 IL5)을 교대로 형성함으로써 제1 예비 적층 구조체(PSa)가 형성될 수 있다. 일부 실시예에서, 메모리 장치 제조 방법(1000)은 제1 예비 적층 구조체(PSa)를 형성하기(S1100) 전에 기판(110) 상에 하부 희생 층(SL) 및 하부 식각 정지 층(120)을 차례로 더 형성할 수 있다. 복수의 제1 희생 층(SL1 내지 SL4) 및 하부 희생 층(SL)은 복수의 제1 층간 절연 층(IL1 내지 IL5)에 대하여 식각 선택비를 가지는 임의의 물질, 예컨대 실리콘 질화물을 포함할 수 있다. 하부 식각 정지 층(120)은 하부 희생 층(SL)에 대하여 식각 선택비를 가지는 임의의 물질 예를 들어, 폴리 실리콘을 포함할 수 있다.
도 7 및 도 8b를 참조하면, 제1 예비 적층 구조체(PSa)를 관통하는 제1 채널 홀(CHHa)을 형성할 수 있다(S1200). 일부 실시예에서, 제1 채널 홀(CHHa)은 하부 식각 정지 층(120) 및 하부 ??애 층(SL)을 더 관통할 수 있다.
도 8c를 참조하면, 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 적어도 하나(예를 들어, 상부 제1 층간 절연 층(IL5) 및 하부 제1 층간 절연 층(IL4))를 제1 채널 홀(CHHa)에 노출시키고 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 나머지들(예를 들어, IL1 내지 IL3)을 덮는 희생 충진 층(FL)을 제1 채널 홀(CHHa) 내에 형성할 수 있다. 구체적으로, 제1 채널 홀(CHHa) 내에 희생 충진 층(FL)을 채우고, 복수의 제1 층간 절연 층(IL1 내지 IL5) 중 적어도 하나(예를 들어, IL4, IL5)가 희생 충진 층(FL)에 의해 제1 채널 홀(CHHa)에 노출되도록 희생 충진 층(FL)의 상부를 제거할 수 있다. 희생 충진 층(FL)은 복수의 제1 층간 절연 층(IL1 내지 IL5) 및 복수의 제1 희생 층(SL1 내지 SL4)에 대하여 식각 선택비를 가지는 임의의 물질, 예컨대 스핀-온-하드마스크(spin-on-hardmask), 폴리 실리콘, 금속, 또는 이들의 조합을 포함할 수 있다.
도 7, 도 8d, 및 도8e를 참조하면, 제1 채널 홀(CHHa)의 측면으로부터 충진 층(FL)에 의해 노출되는 적어도 하나의 제1 층간 절연 층(예를 들어, IL4, IL5) 내로 리세스되는 적어도 하나의 리세스(예를 들어, CHR1, CHR2)를 형성할 수 있다(S1300). 구체적으로, 상부 제1 층간 절연 층(IL5) 및 하부 제1 층간 절연 층(IL4)의 제1 채널 홀(CHHa)에 노출된 부분을 제거, 예를 들어 수평적으로 식각함으로써 상부 제1 층간 절연 층(IL5) 내의 제1 리세스(CHR1) 및 하부 제1 층간 절연 층(IL4) 내의 제2 리세스(CHR2)가 형성될 수 있다. 제1 층간 절연 층들(IL5, IL4)을 선택적으로 식각하기 위하여 제1 희생 층(SL4)을 구성하는 물질에 대한 식각 속도보다 제1 층간 절연 층들(IL5, IL4)을 구성하는 물질에 대한 식각 속도가 더 큰 식각제가 사용될 수 있다. 적어도 하나의 리세스(CHR1, CHR2)를 형성한 후 희생 충진 층(FL)을 제거할 수 있다.
도 7 및 도 8f를 참조하면, 제1 채널 홀(CHHa) 및 적어도 하나의 리세스(예를 들어, CHR1, CHR2) 내에 채널 식각 정지 층(ESL)을 채울 수 있다(S1400). 채널 식각 정지 층(ESL)은 복수의 제1 층간 절연 층(IL1 내지 IL5) 및 복수의 제1 희생 층(SL1 내지 SL4)에 대하여 식각 선택비를 가지는 임의의 물질, 예컨대 스핀-온-하드마스크(spin-on-hardmask), 폴리 실리콘, 금속, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 도 8d 내지 도 8f에 도시된 것과 달리, 적어도 하나의 리세스(CHR1, CHR2)를 형성한 후 희생 충진 층(FL)을 제거하지 않고 도 9에 도시된 바와 같이 채널 식각 정지 층(ESL)이 희생 충진 층(FL) 상에 형성될 수 있다. 이러한 일부 실시예들에서, 희생 충진 층(FL)과 채널 식각 정지 층(ESL)은 실질적으로 동일한 물질을 포함할 수 있다. 다른 실시예에서, 희생 충진 층(FL)과 채널 식각 정지 층(ESL)은 상이한 물질을 포함할 수 있다.
도 7 및 도 8g, 및 도 8h를 참조하면, 제1 예비 적층 구조체(PSa) 상에 제2 예비 적층 구조체(PSb)를 형성할 수 있다(S1500). 제2 예비 적층 구조체(PSb)는 제1 예비 적층 구조체(PSa) 상에 교대로 적층된 복수의 제2 희생 층(SL5 내지 SL8) 및 복수의 제2 층간 절연 층(IL6 내지 IL9)을 포함할 수 있다. 즉, 제1 예비 적층 구조체(PSa) 상에 복수의 제2 희생 층(SL5 내지 SL8) 및 복수의 제2 층간 절연 층(IL6 내지 IL9)을 교대로 형성함으로써 제2 예비 적층 구조체(PSb)가 형성될 수 있다. 복수의 제2 희생 층(SL5 내지 SL8)은 복수의 제1 층간 절연 층(IL1 내지 IL5)에 대하여 식각 선택비를 가지는 임의의 물질, 예컨대 실리콘 질화물을 포함할 수 있다.
다음으로, 제2 예비 적층 구조체(PSb)를 관통하며 채널 식각 정지 층(ESL)을 노출시키는 제2 채널 홀(CHHb)을 형성할 수 있다(S1600). 제2 채널 홀(CHHb)을 식각할 때(S1600) 채널 식각 정지 층(ESL)은 제2 채널 홀(CHHb)이 제1 예비 적층 구조체(PSa) 내로 너무 깊게 식각되는 것을 방지할 수 있다. 적어도 하나의 리세스(CHR1, CHR2)를 형성하는 것은 채널 식각 정지 층(ESL)의 평면적을 증가시키고 이로써 제1 채널 홀(CHHa)과 제2 채널 홀(CHHb) 사이의 허용가능한 오정렬 범위를 증가시킬 수 있다. 따라서 적어도 하나의 리세스(CHR1 CHR2)를 형성함으로써 제2 채널 홀을 형성하는 단계(S1600)의 공정 수율이 향상될 수 있다. 또한, 소자 특성을 개선하기 위하여 상부 제1 층간 절연 층(IL5)의 두께를 감소시키더라도 제2 채널 홀(CHHb)이 제1 예비 적층 구조체(PSa) 내로 너무 깊게 식각되는 것을 방지할 수 있으므로 공정 수율 감소를 방지할 수 있다. 제2 채널 홀(CHHb)을 형성한 후 채널 식각 정지 층(ESL)을 제거할 수 있다(S1700).
도 7 및 도 8i를 참조하면, 제1 채널 홀(CHHa), 제2 채널 홀(CHHb), 및 적어도 하나의 리세스(CHR1, CHR2) 내에 채널 구조체(130)를 형성할 수 있다(S1800). 구체적으로, 제1 채널 홀(CHHa), 적어도 하나의 리세스(CHR1, CHR2), 및 제2 채널 홀(CHHb) 상에 게이트 절연 층(131) 및 채널 층(132)을 차례로 형성할 수 있다. 구체적으로, 제1 채널 홀(CHHa), 적어도 하나의 리세스(CHR1, CHR2), 및 제2 채널 홀(CHHb) 상에 블로킹 절연 층(131a), 전하 저장 층(131b), 및 터널링 절연 층(131c)을 차례로 형성함으로써 게이트 절연 층(131)이 형성될 수 있다. 일부 실시예에서, 채널 층(132) 상에 채널 충진 층(133)을 더 형성할 수 있다. 이후 제2 채널 홀(CHHb)의 상단을 막는 패드 층(134)을 더 형성할 수 있다.
도 8j를 참조하면, 제1 예비 적층 구조체(PSa), 제2 예비 적층 구조체(PSb) 및 하부 식각 정지 층(120)을 관통하는 워드 라인 컷(WLC)이 형성될 수 있다. 워드 라인 컷(WLC)은 하부 희생 층(SL)을 노출시킬 수 있다.
도 8k를 참조하면, 복수의 제2 층간 절연 층(IL6 내지 IL9) 중 가장 위의 것(IL9)의 상면 및 워드 라인 컷(WLC)의 측면을 덮고 워드 라인 컷(WLC)의 하단을 덮지 않는 커버 층(SP)을 형성할 수 있다. 구체적으로, 커버 층(SP)은 스텝 커버리지(step coverage) 특성이 우수하지 않은 증착 방법을 사용하여 형성될 수 있다. 이에 따라 하부 희생 층(SL)은 커버층(SP)에 의해 워드 라인 컷(WLC)에 노출될 수 있다.
도 8k 및 도 8l을 참조하면, 하부 희생 층(SL)을 제거함으로써 기판(110)과 하부 식각 정지 층(120) 사이에 갭(Ga)을 형성할 수 있다. 기판(110)과 하부 식각 정지 층(120) 사이의 갭(Ga)에 채널 구조체(130)의 측벽의 일부가 노출될 수 있다. 식각제는 워드 라인 컷(WLC)을 통해 하부 희생 층(SL)으로 전달될 수 있다. 하부 식각 정지 층(120) 및 커버 층(SP)은 하부 희생 층(SL)을 제거하는 동안 제1 예비 적층 구조체(PSa) 및 제2 예비 적층 구조체(PSb)가 식각되는 것을 방지할 수 있다.
도 8l 및 도 8m을 참조하면, 기판(110)과 하부 식각 정지 층(120) 사이의 갭(Ga)에 의해 노출된 게이트 절연 층(131)의 부분을 제거함으로써 채널 층(132)을 기판(110)과 하부 식각 정지 층(120) 사이의 갭(Ga)에 노출시킬 수 있다.
도 8m 및 도 8n을 참조하면, 기판(110)과 하부 식각 정지 층(120) 사이의 갭(Ga) 내에 공통 소스 라인(CSL)을 채울 수 있다. 공통 소스 라인(CSL)은 채널 층(132)과 접촉하도록 형성될 수 있다.
도 7 및 도 8n 내지 도 8p를 참조하면, 복수의 제1 희생 층(SL1 내지 SL4) 및 복수의 제2 희생 층(SL5 내지 SL8)을 복수의 제1 게이트 층(GL1, GL2, DGL1, DGL2) 및 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4)으로 각각 교체할 수 있다(S1900). 구체적으로, 커버 층(SP)을 제거함으로써 복수의 제1 희생 층(SL1 내지 SL4) 및 복수의 제2 희생 층(SL5 내지 SL8)을 워드 라인 컷(WLC)에 노출시킬 수 있다. 이후, 복수의 제1 희생 층(SL1 내지 SL4) 및 복수의 제2 희생 층(SL5 내지 SL8)을 제거함으로써 복수의 제1 층간 절연 층(IL1 내지 IL4) 및 복수의 제2 층간 절연 층(IL5 내지 IL9) 사이의 복수의 갭(Gb 내지 Gi)을 형성할 수 있다. 식각제는 워드 라인 컷(WLC)을 통해 복수의 제1 희생 층(SL1 내지 SL4) 및 복수의 제2 희생 층(SL5 내지 SL8)에 전달될 수 있다. 복수의 갭(Gb 내지 Gi)은 채널 구조체(130)의 측면의 부분들을 노출시킬 수 있다. 다음으로, 복수의 제1 층간 절연 층(IL1 내지 IL4) 및 복수의 제2 층간 절연 층(IL5 내지 IL9) 사이의 복수의 갭(Gb 내지 Gi) 내에 복수의 제1 게이트 층(GL1, GL2, DGL1, DGL2) 및 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4)을 형성할 수 있다.
도 2a를 참조하면, 워드 라인 컷(WLC) 내에 절연 구조체(150)를 형성할 수 있다. 도 8a 내지 도 8p를 참조하여 설명한 메모리 제조 방법(1000)에 따라 도 2a에 도시된 메모리 장치(100)가 제조될 수 있다. 본 개시의 메모리 제조 방법(1000)에 따르면, 제2 채널 홀(CHHb)이 제1 채널 홀(CHHa)과 오정렬되더라도 제2 채널 홀(CHHb)이 제1 활성 게이트 층(GL1, GL2)을 관통하도록 형성되는 것을 방지할 수 있어 메모리 장치(100)의 제조 공정의 수율을 향상시킬 수 있다. 또한, 제2 채널 홀(CHHb)이 제1 활성 게이트 층(GL1, GL2)을 관통하도록 형성되는 것을 방지하기 위해 상부 제1 층간 절연 층(IL5)을 두껍게 형성할 필요가 감소하므로, 상부 제1 층간 절연 층(IL5)의 높이를 감소시킴으로써 증가된 전류 및 감소된 문턱 전압을 가지는 메모리 장치(100, 도 1 참조)를 제조 공정의 수율을 크게 감소시키지 않으면서 제조할 수 있다.
도 10은 본 개시의 일 실시예에 따른 메모리 장치 제조 방법(2000)을 개략적으로 나타낸 흐름도이다. 도 11a 내지 도 11e는 본 개시의 일 실시예에 따른 메모리 장치 제조 방법(2000)을 개략적으로 나타낸 단면도들이다.
도 10에 도시된 메모리 장치 제조 방법(2000)에 따라 도 6a 및 도 6b에 도시된 메모리 장치(200)가 제조될 수 있다. 도 7과 도 10을 비교하면, 메모리 장치 제조 방법(2000)은 제1 예비 적층 구조체의 적어도 하나의 제1 층간 절연 층 내에 적어도 하나의 리세스를 형성하는 단계(S1300) 대신 제1 예비 적층 구조체의 적어도 하나의 제1 희생 층 내에 적어도 하나의 리세스를 형성하는 단계(S1300')를 포함할 수 있다. 적어도 하나의 리세스를 형성하는 단계(S1300')는 도 11a 및 도 11b를 참조하여 이하에서 보다 상세히 설명된다.
도 11a를 참조하면, 복수의 제1 희생 층(SL1 내지 SL4) 중 적어도 하나(예를 들어, 상부 제1 희생 층(SL4) 및 하부 제1 희생 층(SL3))를 제1 채널 홀(CHHa)에 노출시키고 복수의 제1 희생 층(SL1 내지 SL4) 중 나머지들(예를 들어, SL1, SL2)을 덮는 희생 충진 층(FL)을 제1 채널 홀(CHHa) 내에 형성할 수 있다. 구체적으로, 제1 채널 홀(CHHa) 내에 희생 충진 층(FL)을 채우고, 복수의 제1 희생 층(SL1 내지 SL4) 중 적어도 하나(예를 들어, SL3, SL4)가 희생 충진 층(FL)에 의해 제1 채널 홀(CHHa)에 노출되도록 희생 충진 층(FL)의 상부를 제거할 수 있다.
도 11b를 참조하면, 제1 채널 홀(CHHa)의 측면으로부터 충진 층(FL)에 의해 노출되는 적어도 하나의 제1 희생 층(예를 들어, SL3, SL4) 내로 리세스되는 적어도 하나의 리세스(예를 들어, CHR1', CHR2')를 형성할 수 있다. 구체적으로, 상부 제1 희생 층(SL4) 및 하부 제1 희생 층(SL3)의 제1 채널 홀(CHHa)에 노출된 부분을 제거, 예를 들어 수평적으로 식각함으로써 상부 제1 희생 층(SL4) 내의 제1 리세스(CHR1') 및 하부 제1 희생 층(IL3) 내의 제2 리세스(CHR2')가 형성될 수 있다. 제1 희생 층들(SL3, SL4)을 선택적으로 식각하기 위하여 제1 층간 절연 층들(IL4, IL5)을 구성하는 물질에 대한 식각 속도보다 제1 희생 층들(SL3, SL4)을 구성하는 물질에 대한 식각 속도가 큰 식각제가 사용될 수 있다.
상부 제1 희생 층(SL4) 및 하부 제1 희생 층(SL3)은 제1 예비 적층 구조체의 복수의 제1 희생 층 및 제2 예비 적층 구조체의 복수의 제2 희생 층을 복수의 제1 게이트 층 및 복수의 제2 게이트 층으로 각각 교체하는 단계(S1900, 도 10 참조) 동안 상부 제1 더미 게이트 층(DGL2, 도 11e 참조) 및 하부 제1 더미 게이트 층(DGL1, 도 11e 참조)으로 교체될 수 있다.
도 11c는 도 10의 메모리 장치 제조 방법(2000)의 제2 채널 홀(CHHb)을 형성하는 단계(S1600)를 나타낸다.
도 6a, 도 6b, 및 도 11c 참조하면, 제2 채널 홀(CHHb)을 형성할 때(S1600, 도 10 참조), 제2 채널 홀(CHHb)을 제1 리세스(CHR1')의 수평 방향(X 방향)으로의 깊이(d1') 및 제2 리세스(CHR2')의 수평 방향(X 방향)으로의 깊이(d2')가 클수록 채널 식각 정지 층(ESL)의 평면적이 증가하므로 제2 채널 홀(CHHb)이 제1 채널 홀(CHHa)과 오정렬되더라도 제2 채널 홀(CHHb)이 제1 예비 적층 구조체(PSa) 내로 너무 깊게 리세스되는 것을 방지하는데 유리할 수 있다. 따라서 제1 리세스(CHR1')의 수평 방향(X 방향)으로의 깊이(d1') 및 제2 리세스(CHR2')의 수평 방향(X 방향)으로의 깊이(d2')가 클수록 제2 채널 홀(CHHb) 형성 단계(S1600, 도 10 참조)의 공정 수율이 증가할 수 있다.
도 11d 및 도 11e는 도 10의 메모리 장치 제조 방법(2000)의 복수의 제1 희생 층(SL1 내지 SL4) 및 복수의 제2 희생 층(SL5 내지 SL8)을 복수의 제1 게이트 층(GL1, GL2, DGL1, DGL2) 및 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4)으로 각각 교체하는 단계(S1900)를 나타낸다.
도 6a, 도 6b, 도 11d, 및 도 11e를 참조하면, 반면, 제1 리세스(CHR1') 수평 방향(X 방향)으로의 깊이(d1') 또는 제2 리세스(CHR2')의 수평 방향(X 방향)으로의 깊이(d2')가 약 10nm 초과인 경우, 이웃한 제1 리세스들(CHR1') 사이의 수평 방향(X 방향)으로의 거리(dHH1) 또는 이웃한 제2 리세스들(CHR2') 사이의 수평 방향(X 방향)으로의 거리(dHH2)가 너무 작아져 제1 리세스들(CHR1') 사이의 상부 제1 희생 층(SL4)의 부분 또는 이웃한 제2 리세스들(CHR2') 사이의 하부 제1 희생 층(SL3)의 부분을 제거하기 어려울 수 있다. 또는, 제1 리세스(CHR1') 수평 방향(X 방향)으로의 깊이(d1') 또는 제2 리세스(CHR2')의 수평 방향(X 방향)으로의 깊이(d2')가 약 10nm 초과인 경우, 이웃한 제1 리세스들(CHR1') 사이의 수평 방향(X 방향)으로의 거리(dHH1) 또는 이웃한 제2 리세스들(CHR2') 사이의 수평 방향(X 방향)으로의 거리(dHH2)가 너무 작아져 상부 제1 더미 게이트 층(DGL2) 또는 하부 제1 더미 게이트 층(DGL1) 내에 보이드(VD)가 형성될 수 있다. 따라서, 제1 리세스(CHR1')의 수평 방향(X 방향)으로의 깊이(d1') 또는 제2 리세스(CHR2')의 수평 방향(X 방향)으로의 깊이(d2')가 약 10nm를 초과하는 경우, 복수의 제1 희생 층(SL1 내지 SL4) 및 복수의 제2 희생 층(SL5 내지 SL8)을 복수의 제1 게이트 층(GL1, GL2, DGL1, DGL2) 및 복수의 제2 게이트 층(DGL3, DGL4, GL3, GL4)으로 각각 교체하는 단계(S1600)의 공정 수율이 감소될 수 있다.
따라서, 도 6a 및 도 6b에 도시된 메모리 장치(200)에서, 제1 리세스(CHR1')의 수평 방향(X 방향)으로의 깊이(d1') 및 제2 리세스(CHR2')의 수평 방향(X 방향)으로의 깊이(d2') 각각은 0nm 초과 및 약 10nm 이하로 형성될 수 있다. 즉, 채널 구조체(130')의 제1 돌출부(130p1')의 수평 방향(X 방향)으로의 돌출 길이(d1') 및 채널 구조체(130')의 제2 돌출부(130p2')의 수평 방향(X 방향)으로의 돌출 길이(d2') 각각은 0nm 초과 및 약 10nm 이하로 형성될 수 있다.
반면, 도 2a 및 도 2b에 도시된 메모리 장치(200)에서, 제1 리세스(CHR1) 및 제2 리세스(CHR2)는 상부 제1 층간 절연 층(IL5) 및 하부 제1 층간 절연 층(IL4) 내에 각각 형성되므로, 제1 리세스(CHR1)의 수평 방향(X 방향)으로의 깊이(d1) 및 제2 리세스(CHR2)의 수평 방향(X 방향)으로의 깊이(d2)는 메모리 장치 제조 방법(1000)의 교체 단계(S1900)에 큰 영향을 미치지 않을 수 있다. 따라서 일부 실시예에서, 제1 리세스(CHR1)의 수평 방향(X 방향)으로의 깊이(d1) 또는 제2 리세스(CHR2)의 수평 방향(X 방향)으로의 깊이(d2)는 약 10nm보다 크게 형성될 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10, 100, 100a, 100b, 100c, 200: 메모리 장치, 110: 기판, 120: 하부 식각 정지 층, 130, 130': 채널 구조체, 130p1, 130p2, 130p1', 130p2': 돌출부, 131: 게이트 절연 층, 131a: 블리콩 절연 층, 131b: 전하 저장 층, 131c: 터널링 절연 층, 132: 채널 층, 133: 채널 충진 층, 134: 패드 층, 150: 절연 구조체, CHHa: 제1 채널 홀, CHHb: 제2 채널 홀, CHR1, CHR1' CHR2, CHR2', CH3, CH4: 리세스, SSa, SSb, SSc: 적층 구조체, IL1 내지 IL15: 층간 절연 층, GL1 내지 GL6, DGL1 내지 DGL8: 게이트 층, WLC: 워드 라인 컷, CSL: 공통 소스 라인, 1000, 2000: 메모리 장치 제조 방법, PSa, PSb: 예비 적층 구조체, SL1 내지 SL8: 희생 층, FL: 희생 충진 층, ESL: 채널 식각 정지 층, SL: 하부 희생 층

Claims (20)

  1. 기판;
    상기 기판 상에 교대로 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체;
    상기 제1 적층 구조체 상에 교대로 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체; 및
    상기 제1 적층 구조체 및 상기 제2 적층 구조체를 관통하는 채널 구조체를 포함하고,
    상기 채널 구조체는 상기 제1 적층 구조체를 관통하는 제1 채널 홀 내의 제1 부분, 상기 제2 적층 구조체를 관통하는 제2 채널 홀 내의 제2 부분, 및 상기 제1 채널 홀의 측면으로부터 상기 복수의 제1 층간 절연 층 중 하나 내로 리세스되는 제1 리세스 내에 위치하는 제1 돌출부를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 층간 절연 층 중 상기 하나는 상기 복수의 제1 층간 절연 층 중 가장 위의 것인 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    상기 채널 구조체는 상기 제1 채널 홀, 상기 제1 리세스, 및 상기 제2 채널 홀 상의 게이트 절연 층, 및 상기 게이트 절연 층 상의 채널 층을 포함하고, 상기 채널 층은 상기 제1 리세스 밖에 위치하는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 게이트 절연 층의 일부는 상기 제1 리세스 내에 위치하는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서,
    상기 게이트 절연 층은 상기 제1 채널 홀, 상기 제1 리세스, 및 상기 제2 채널 홀 상의 블로킹 절연 층, 상기 블로킹 절연 층 상의 전하 저장 층, 및 상기 전하 저장 층 상의 터널링 절연 층을 포함하고,
    상기 블로킹 절연 층의 일부는 상기 제1 리세스 내에 위치하고,
    상기 터널링 절연 층은 상기 제1 리세스 밖에 위치하는 것을 특징으로 하는 메모리 장치.
  6. 제5 항에 있어서,
    상기 전하 저장 층의 일부는 상기 제1 리세스 내에 위치하는 것을 특징으로 하는 메모리 장치.
  7. 제5 항에 있어서,
    상기 전하 저장층은 상기 제1 리세스 밖에 위치하는 것을 특징으로 하는 메모리 장치.
  8. 제1 항에 있어서,
    상기 채널 구조체의 상기 제2 부분은 상기 채널 구조체의 상기 제1 부분 및 상기 제1 돌출부에 접촉하는 것을 특징으로 하는 메모리 장치.
  9. 제1 항에 있어서,
    상기 복수의 제1 층간 절연 층 중 가장 위의 것의 수직 방향으로의 높이는 상기 복수의 제1 층간 절연 층 중 두번째로 가장 위의 것의 상기 수직 방향으로의 높이와 실질적으로 동일한 것을 특징으로 하는 메모리 장치.
  10. 제1 항에 있어서,
    상기 채널 구조체는 상기 제1 채널 홀의 상기 측면으로부터 상기 복수의 제1 층간 절연 층 중 다른 하나 내로 리세스되는 제2 리세스 내에 위치하는 제2 돌출부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제10 항에 있어서,
    상기 복수의 제1 층간 절연 층 중 상기 다른 하나는 상기 복수의 제1 층간 절연 층 중 두번째로 가장 위의 것인 것을 특징으로 하는 메모리 장치.
  12. 제10 항에 있어서,
    상기 채널 구조체의 상기 제2 부분은 상기 채널 구조체의 상기 제1 부분, 상기 제1 돌출부, 및 상기 제2 돌출부와 접촉하는 것을 특징으로 하는 메모리 장치.
  13. 기판;
    상기 기판 상에 교대로 적층된 복수의 제1 게이트 층 및 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체;
    상기 제1 적층 구조체 상에 교대로 적층된 복수의 제2 게이트 층 및 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체; 및
    상기 제1 적층 구조체 및 상기 제2 적층 구조체를 관통하는 채널 구조체를 포함하고,
    상기 복수의 제1 게이트 층은 상기 기판 상에 적층된 복수의 제1 활성 게이트 층 및 상기 복수의 제1 활성 게이트 층 상의 상부 제1 더미 게이트 층을 포함하고,
    상기 복수의 제1 층간 절연 층은 상기 상부 제1 더미 게이트 층 상의 상부 제1 층간 절연 층 및 상기 상부 제1 더미 게이트 층 아래의 하부 제1 층간 절연 층을 포함하고,
    상기 상부 제1 더미 게이트 층을 관통하는 상기 채널 구조체의 부분의 평면적은 상기 상부 제1 층간 절연 층을 관통하는 상기 채널 구조체의 부분의 평면적 및 상기 하부 제1 층간 절연 층을 관통하는 상기 채널 구조체의 부분의 평면적보다 크고,
    상기 복수의 제2 게이트 층 중 가장 아래의 것을 관통하는 상기 채널 구조체의 부분의 평면적은 상기 상부 제1 층간 절연 층을 관통하는 상기 채널 구조체의 부분의 평면적보다 작은 것을 특징으로 하는 메모리 장치.
  14. 제13 항에 있어서,
    상기 상부 제1 더미 게이트 층의 화학적 조성은 상기 복수의 제1 활성 게이트 층 중 하나의 화학적 조성과 실질적으로 동일한 것을 특징으로 하는 메모리 장치.
  15. 제13 항에 있어서,
    상기 복수의 제1 게이트 층은 상기 복수의 제1 활성 게이트 층과 상기 상부 제1 더미 게이트 층 사이의 하부 제1 더미 게이트 층을 더 포함하고,
    상기 하부 제1 더미 게이트 층을 관통하는 상기 채널 구조체의 부분의 평면적은 상기 하부 제1 층간 절연 층을 관통하는 상기 채널 구조체의 부분의 평면적보다 큰 것을 특징으로 하는 메모리 장치.
  16. 기판;
    상기 기판 상의 복수의 제1 활성 게이트 층, 상기 복수의 제1 활성 게이트 층 상의 복수의 제1 더미 게이트 층, 및 상기 복수의 제1 활성 게이트 층 및 상기 복수의 제1 더미 게이트를 서로 이격시키는 복수의 제1 층간 절연 층을 포함하는 제1 적층 구조체;
    상기 제1 적층 구조체 상의 복수의 제2 게이트 층, 및 상기 복수의 제2 게이트 층을 서로 이격시키는 복수의 제2 층간 절연 층을 포함하는 제2 적층 구조체; 및
    각각이 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 관통하는 복수의 채널 구조체를 포함하고,
    각각의 상기 복수의 채널 구조체는 상기 제1 적층 구조체를 관통하는 제1 부분, 상기 제2 적층 구조체를 관통하는 제2 부분, 및 상기 각각의 상기 복수의 채널 구조체의 상기 제1 부분의 측면으로부터 각각 돌출되는 복수의 돌출부를 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제16 항에 있어서,
    상기 각각의 상기 복수의 채널 구조체의 상기 복수의 돌출부 중 일부는 상기 복수의 제1 더미 게이트 층 사이에 위치하는 것을 특징으로 하는 메모리 장치.
  18. 제16 항에 있어서,
    상기 각각의 상기 복수의 채널 구조체의 상기 복수의 돌출부는 상기 복수의 제1 층간 절연 층 중 일부 내에 각각 위치하는 것을 특징으로 하는 메모리 장치.
  19. 제16 항에 있어서,
    상기 각각의 상기 복수의 채널 구조체의 상기 복수의 돌출부는 상기 복수의 제1 더미 게이트 층 내에 각각 위치하는 것을 특징으로 하는 메모리 장치.
  20. 제16 항에 있어서,
    상기 각각의 상기 복수의 채널 구조체의 상기 복수의 돌출부의 수평 방향으로의 돌출 길이는 0nm 초과 및 약 10nm 이하인 것을 특징으로 하는 메모리 장치.
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KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101698193B1 (ko) 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102101841B1 (ko) * 2013-10-28 2020-04-17 삼성전자 주식회사 수직형 비휘발성 메모리 소자
KR20150064520A (ko) * 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9768192B1 (en) 2016-03-16 2017-09-19 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
KR102693517B1 (ko) * 2016-05-27 2024-08-08 삼성전자주식회사 수직형 메모리 장치
CN115942749A (zh) * 2016-09-21 2023-04-07 铠侠股份有限公司 半导体装置
CN111933576B (zh) 2017-03-08 2021-04-23 长江存储科技有限责任公司 三维存储器设备的接合开口结构及其形成方法
US10224240B1 (en) 2017-06-27 2019-03-05 Sandisk Technologies Llc Distortion reduction of memory openings in a multi-tier memory device through thermal cycle control
US11177271B2 (en) 2017-09-14 2021-11-16 Micron Technology, Inc. Device, a method used in forming a circuit structure, a method used in forming an array of elevationally-extending transistors and a circuit structure adjacent thereto
US10283493B1 (en) * 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
JP2019169577A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
KR102585222B1 (ko) 2018-04-04 2023-10-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

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