JP2021114599A - ３次元半導体メモリ装置 - Google Patents

３次元半導体メモリ装置 Download PDF

Info

Publication number
JP2021114599A
JP2021114599A JP2020206315A JP2020206315A JP2021114599A JP 2021114599 A JP2021114599 A JP 2021114599A JP 2020206315 A JP2020206315 A JP 2020206315A JP 2020206315 A JP2020206315 A JP 2020206315A JP 2021114599 A JP2021114599 A JP 2021114599A
Authority
JP
Japan
Prior art keywords
singular
insulating film
vertical pattern
pattern
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020206315A
Other languages
English (en)
Other versions
JP7487087B2 (ja
Inventor
京 恩 朴
Kyungeun Park
京 恩 朴
載 株 沈
Jae-Joo Shim
載 株 沈
東 城 禹
Dongsung Woo
東 城 禹
ジョン 光 林
Jongkwang Lim
ジョン 光 林
在 薫 張
Jaehoon Jang
在 薫 張
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2021114599A publication Critical patent/JP2021114599A/ja
Application granted granted Critical
Publication of JP7487087B2 publication Critical patent/JP7487087B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】信頼性をより向上させた３次元半導体メモリ装置を提供する。【解決手段】本発明の３次元半導体メモリ装置は、セル領域及び連結領域を含む基板と、基板上に交互に積層された電極層間絶縁膜及び連結領域で端部が階段形態を成す電極層と、連結領域で電極層の端部を覆う平坦絶縁膜と、連結領域で平坦絶縁膜を基板の上面に対して垂直になる第１方向に貫通する第１特異ダミー垂直パターンと、を備え、電極層の中の少なくとも１つは、第１特異ダミー垂直パターンと基板との間に位置し、第１特異ダミー垂直パターンから絶縁される。【選択図】図３Ａ

Description

本発明は、３次元半導体メモリ装置に関し、より詳細には、信頼性をより向上させた３次元半導体メモリ装置に関する。
消費者が要求する優れた性能及び低い価格を満たすために、半導体装置の集積度を増加させることが要求されている。半導体装置の場合、集積度は製品の価格を決定する重要な要因であるため、特に増加した集積度が要求されている。２次元又は平面の半導体装置の場合、集積度は単位メモリセルが占有する面積によって主に決定されるため、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価な装備を必要とするため、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。従って、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
米国特許第９，３６２，３０６号明細書 米国特許第１０，２５６，２４５号明細書
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信頼性をより向上させた３次元半導体メモリ装置を提供することにある。
上記目的を達成するためになされた本発明の一態様による３次元半導体メモリ装置は、セル領域及び連結領域を含む基板と、前記基板上に交互に積層された電極層間絶縁膜及び前記連結領域で端部が階段形態を成す電極層と、前記連結領域で前記電極層の端部を覆う平坦絶縁膜と、前記連結領域で前記平坦絶縁膜を前記基板の上面に対して垂直になる第１方向に貫通する第１特異ダミー垂直パターンと、を備え、前記電極層の中の少なくとも１つは、前記第１特異ダミー垂直パターンと前記基板との間に位置し、前記第１特異ダミー垂直パターンから絶縁される。
上記目的を達成するためになされた本発明の他の態様による３次元半導体メモリ装置は、セル領域及び連結領域を含む基板と、前記基板上に交互に積層された第１電極層間絶縁膜及び第１電極層を含む第１スタック構造体と、前記第１スタック構造体の上に交互に積層された第２電極層間絶縁膜及び第２電極層を含む第２スタック構造体と、前記セル領域で前記第２スタック構造体及び前記第１スタック構造体を前記基板の上面に対して垂直になる第１方向に貫通するセル垂直パターンと、前記連結領域で少なくとも前記第２電極層の一部を貫通する特異ダミー垂直パターンと、を備え、前記セル垂直パターンの側壁は、前記第１スタック構造体と前記第２スタック構造体との間の境界に隣接して変曲点を有し、前記第１電極層の中の少なくとも１つは、前記第１方向に前記特異ダミー垂直パターンと前記基板との間に介在する。
上記目的を達成するためになされた本発明の更に他の態様による３次元半導体メモリ装置は、トランジスタ及び周辺配線を含む周辺回路構造体と、前記周辺回路構造体上のセルアレイ構造体と、を備え、前記セルアレイ構造体は、セル領域及び連結領域を含む第１基板と、前記第１基板上に交互に積層された第１電極層間絶縁膜及び第１電極層を含む第１スタック構造体と、前記第１スタック構造体の上に交互に積層された第２電極層間絶縁膜及び第２電極層を含む第２スタック構造体と、前記連結領域で少なくとも前記第２電極層の一部を前記第１基板の上面に対して垂直になる第１方向に貫通する特異ダミー垂直パターンと、前記連結領域で第１スタック構造体内に配置され、前記特異ダミー垂直パターンから離隔される犠牲埋め込みパターンと、を含む。
本発明の３次元半導体メモリ装置は、連結領域で特異ダミー垂直パターンがその下部面及び側面を囲むゲート絶縁膜を介して隣接するか、或いはその下に配置される電極層から電気的に絶縁される。従って、半導体メモリ装置のプログラム不良、漏洩電流不良等を防止することができ、半導体メモリ装置の信頼性を向上させることができる。
本発明の一実施形態による３次元半導体メモリ装置のブロック図である。 本発明の一実施形態による３次元半導体メモリ装置の回路図である。 本発明の一実施形態による３次元半導体装置の平面図である。 図２をＡ−Ａ’線に沿って切断した第１例の断面図である。 図２をＢ−Ｂ’線に沿って切断した第１例の断面図である。 図３Ａの‘Ｐ１’部分を拡大した図である。 図３Ａの‘Ｐ２’部分を拡大した図である。 図３Ａの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図３Ｂの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図３Ａの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図３Ｂの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図３Ａの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図３Ｂの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図３Ａの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図３Ｂの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図３Ａの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図３Ｂの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。 図２をＡ−Ａ’線に沿って切断した第２例の断面図である。 図２をＡ−Ａ’線に沿って切断した第３例の断面図である。 図１１の３次元半導体メモリ装置を製造する過程を順次的に示す断面図である。 図１１の３次元半導体メモリ装置を製造する過程を順次的に示す断面図である。 図１１の３次元半導体メモリ装置を製造する過程を順次的に示す断面図である。 図２をＡ−Ａ’線に沿って切断した第４例の断面図である。 図２をＡ−Ａ’線に沿って切断した第５例の断面図である。 図１６の‘Ｐ８’部分を拡大した図である。 図２をＡ−Ａ’線に沿って切断した第６例の断面図である。 本発明の他の実施形態による３次元半導体メモリ装置の断面図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１Ａは、本発明の一実施形態による３次元半導体メモリ装置のブロック図である。
図１Ａを参照すると、本実施形態による３次元半導体メモリ装置は基板上に配置されるセルアレイ構造体ＣＳを含む。セルアレイ構造体ＣＳは、データ消去単位である複数のメモリブロック（ＢＬＫ０〜ＢＬＫｎ）を含む。メモリブロック（ＢＬＫ０〜ＢＬＫｎ）の各々は３次元構造（又は垂直構造）を有するメモリセルアレイを含む。
図１Ｂは、本発明の一実施形態による３次元半導体メモリ装置の回路図である。
図１Ｂを参照すると、メモリブロック（ＢＬＫ０〜ＢＬＫｎ）の各々でセルストリングＣＳＴＲが、第１及び第２方向（Ｄ１、Ｄ２）に沿って２次元的に配列され、第３方向Ｄ３に沿って延長される。複数のセルストリングＣＳＴＲがビットライン（ＢＬ０〜ＢＬ２）の各々に並列に連結される。複数のセルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結される。
ビットライン（ＢＬ０〜ＢＬ２）は２次元的に配列され、ビットライン（ＢＬ０〜ＢＬ２）の各々に複数のセルストリングＣＳＴＲが並列に連結される。複数のセルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結される。即ち、複数のビットライン（ＢＬ０〜ＢＬ２）と１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置される。共通ソースラインＣＳＬは複数に２次元的に配列される。ここで、共通ソースラインＣＳＬには電気的に同一な電圧が印加されるか、又は共通ソースラインＣＳＬの各々が電気的に制御される。
一実施形態によると、セルストリングＣＳＴＲの中の１つは、直列連結されたストリング選択トランジスタ（ＳＳＴ２１、ＳＳＴ１１）、直列連結されたメモリセルトランジスタＭＣＴ、及び接地選択トランジスタＧＳＴで構成される。また、メモリセルトランジスタＭＣＴの各々はデータ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。セルストリングＣＳＴＲの中の１つは、第１１ストリング選択トランジスタＳＳＴ１１とメモリセルトランジスタＭＣＴとの間に、そして接地選択トランジスタＧＳＴとメモリセルトランジスタＭＣＴとの間に各々連結されたダミーセルＤＭＣを更に含む。他のセルストリングＣＳＴＲもこれと同一又は類似の構造を有する。
第２１ストリング選択トランジスタＳＳＴ２１は第１ビットラインＢＬ１に接続され、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに接続される。メモリセルトランジスタＭＣＴの中の１つのセルストリングＣＳＴＲに連結されたメモリセルトランジスタＭＣＴは、例えば第１１ストリング選択トランジスタＳＳＴ１１と接地選択トランジスタＧＳＴとの間に直列連結される。
他の例として、各々のセルストリングＣＳＴＲで接地選択トランジスタＧＳＴは、ストリング選択トランジスタ（ＳＳＴ２１、ＳＳＴ１１）と類似に、直列連結された複数のＭＯＳトランジスタで構成される。これと異なり、各々のセルストリングＣＳＴＲは１つのストリング選択トランジスタを含み得る。
本実施形態によると、第１１ストリング選択トランジスタＳＳＴ１１は第１１ストリング選択ラインＳＳＬ１１によって制御され、第２１ストリング選択トランジスタＳＳＴ２１は第２１ストリング選択ラインＳＳＬ２１によって制御される。メモリセルトランジスタＭＣＴは複数のワードライン（ＷＬ０〜ＷＬｎ）によって制御され、ダミーセルＤＭＣはダミーワードラインＤＷＬによって制御される。また、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬによって制御される。共通ソースラインＣＳＬは接地選択トランジスタＧＳＴのソースに共通に連結される。
１つのセルストリングＣＳＴＲは共通ソースラインＣＳＬからの距離がそれぞれ異なる複数のメモリセルトランジスタＭＣＴで構成される。そして、共通ソースラインＣＳＬとビットライン（ＢＬ０〜ＢＬ２）との間には複数のワードライン（ＷＬ０〜ＷＬｎ、ＤＷＬ）が配置される。
共通ソースラインＣＳＬから実質的に同一な距離に配置されるメモリセルトランジスタＭＣＴのゲート電極はワードライン（ＷＬ０〜ＷＬｎ、ＤＷＬ）の中の１つに共通に連結されて等電位状態にある。これと異なり、メモリセルトランジスタＭＣＴのゲート電極が共通ソースラインＣＳＬから実質的に同一な距離に配置されても、それぞれ異なる行又は列に配置されるゲート電極が独立的に制御され得る。
図２は、本発明の一実施形態による３次元半導体装置の平面図である。図３Ａは、図２をＡ−Ａ’線に沿って切断した第１例の断面図である。図３Ｂは、図２をＢ−Ｂ’線に沿って切断した第１例の断面図である。図４Ａは、図３Ａの‘Ｐ１’部分を拡大した図である。図４Ｂは、図３Ａの‘Ｐ２’部分を拡大した図である。
図２、図３Ａ、図３Ｂ、図４Ａ、及び図４Ｂを参照すると、基板１０上にセルアレイ構造体ＣＳが配置される。セルアレイ構造体ＣＳは図１Ｂの複数のメモリブロック（ＢＬＫ０〜ＢＬＫｎ）を含み、図２では複数のメモリブロック（ＢＬＫ０〜ＢＬＫｎ）の中の１つのメモリブロックＢＬＫに対する平面図が図示される。基板１０は、半導体特性を有する物質（例えば、シリコンウエハ）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つである。基板１０には、例えば第１導電形の不純物がドーピングされる。基板１０は第１方向Ｄ１に並べて配列されるセル領域ＣＡＲ、ダミーセル領域ＤＣＲ、及び連結領域ＣＮＲを含む。基板１０上にはバッファ絶縁膜１１が配置される。バッファ絶縁膜１１は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜の中の少なくとも１つの単一膜又は多重膜の構造を含む。
バッファ絶縁膜１１上に電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）と電極層間絶縁膜１２とが交互に積層される。電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）は、基板１０に最も隣接する第１電極層ＥＬ１、基板１０から最も遠く離隔された第ｎ電極層ＥＬｎ、及び第ｎ電極層ＥＬｎに隣接する第ｍ電極層ＥＬｍ、そして第１電極層ＥＬ１と第ｍ電極層ＥＬｍとの間に配置された複数の中間電極層ＥＬを含む。第ｎ電極層ＥＬｎはキャッピング絶縁膜１４で覆われる。
キャッピング絶縁膜１４は電極層間絶縁膜１２と同一の物質を含む。電極層間絶縁膜１２は、例えばシリコン酸化膜を含む。電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）は、例えばタングステンのような金属を含有する。バッファ絶縁膜１１、電極層間絶縁膜１２、電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）、及びキャッピング絶縁膜１４はスタック構造体ＳＴを構成する。
電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）の端部（又はパッド部）は連結領域ＣＮＲで階段構造を有する。詳細に、電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）は基板１０から遠くなるほど第１方向Ｄ１への長さが減少し、スタック構造体ＳＴの高さはセル領域ＣＡＲで遠くなるほど減少する。また、連結領域ＣＮＲで、電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）の一側壁は第１方向Ｄ１に沿って一定間隔に離隔されて配置される。電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）の各々は連結領域ＣＮＲでパッド部を有し、電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）のパッド部は水平及び垂直に互いに他の位置に位置する。更に、電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）の中の第ｎ電極層ＥＬｎ及び第ｍ電極層ＥＬｍは、第１方向Ｄ１に延長されるライン形状を有し、分離絶縁パターン９によって互いに離隔される。
一実施形態によると、本発明の３次元半導体メモリ装置は垂直型ＮＡＮＤフラッシュメモリ装置である。例えば、第１電極層ＥＬ１は図１Ｂの接地選択ライン（ＧＳＬ０〜ＧＳＬ２）に該当する。第ｍ電極層ＥＬｍは図１Ｂの第１１〜第１３ストリング選択ライン（ＳＳＬ１１、ＳＳＬ１２、ＳＳＬ１３）に該当する。第ｎ電極層ＥＬｎは図１Ｂの第２１〜第２３ストリング選択ライン（ＳＳＬ２１、ＳＳＬ２２、ＳＳＬ２３）に該当する。中間電極層ＥＬは図１Ｂのワードライン（ＷＬ０〜ＷＬｎ）及びダミーワードラインＤＷＬに該当する。連結領域ＣＮＲでスタック構造体ＳＴの端部は平坦絶縁膜２０で覆われる。平坦絶縁膜２０は電極層間絶縁膜１２と同一の絶縁材料を含む。平坦絶縁膜２０の上部面はキャッピング絶縁膜１４の上部面と共面をなす。
スタック構造体ＳＴは、セル領域ＣＡＲで基板１０を露出させるそれぞれ離隔された複数の垂直ホールＣＨを含む。スタック構造体ＳＴは、ダミーセル領域ＤＣＲで基板１０を露出させるそれぞれ離隔された複数の第１ダミー垂直ホールＤＣＨ１を含む。スタック構造体ＳＴは、連結領域ＣＮＲで基板１０を露出させるそれぞれ離隔された複数の第２ダミー垂直ホールＤＣＨ２を含む。連結領域ＣＮＲで第２ダミー垂直ホールＤＣＨ２は平坦絶縁膜２０の内部に延長される。垂直ホールＣＨ、第１第１ダミー垂直ホールＤＣＨ１、及び第２ダミー垂直ホールＤＣＨ２内には各々基板１０に接する半導体パターンＥＰが配置される。半導体パターンＥＰは、例えばシリコン単結晶パターンである。半導体パターンＥＰには第１導電形の不純物がドーピングされる。
半導体パターンＥＰと第１電極層ＥＬ１との間には接地ゲート絶縁膜２２が介在する。接地ゲート絶縁膜２２は、例えばシリコン酸化膜を含む。接地ゲート絶縁膜２２は中間電極層ＥＬに延長されない。
垂直ホールＣＨ内には各々セル垂直パターンＶＳが配置されて半導体パターンＥＰに接する。第１ダミー垂直ホールＤＣＨ１内には各々第１ダミー垂直パターンＤＶＳ１が配置されて半導体パターンＥＰに接する。第２ダミー垂直ホールＤＣＨ２内には各々第２ダミー垂直パターンＤＶＳ２が配置されて半導体パターンＥＰに接する。セル垂直パターンＶＳ、第１ダミー垂直パターンＤＶＳ１、及び第２ダミー垂直パターンＤＶＳ２は、例えば各々不純物がドーピングされるか、或いはドーピングされないシリコン単結晶膜又はポリシリコン膜を含む。セル垂直パターンＶＳ、第１ダミー垂直パターンＤＶＳ１、及び第２ダミー垂直パターンＤＶＳ２は各々中が空いたカップ形状を有する。平面視において、第１ダミー垂直パターンＤＶＳ１及びセル垂直パターンＶＳは円形の形状を有する。第１ダミー垂直パターンＤＶＳ１及びセル垂直パターンＶＳの直径（又は最大幅）は互いに同一である。平面視において、第２ダミー垂直パターンＤＶＳ２は楕円形又は円形の形状を有する。図３Ａの断面で第１方向Ｄ１に平行である第２ダミー垂直パターンＤＶＳ２の幅は第１方向Ｄ１に平行であるセル垂直パターンＶＳの幅と同一であるか又はより大きい。
図２でセル領域ＣＡＲには複数のセル垂直パターンＶＳ及び中心ダミー垂直パターンＣＤＶＳが配置される。メモリブロックＢＬＫの一区域の中心部で中心ダミー垂直パターンＣＤＶＳは第１方向Ｄ１に沿って一列に配置される。中心ダミー垂直パターンＣＤＶＳの上部間に分離絶縁パターン９が配置される。分離絶縁パターン９は、例えばシリコン酸化膜を含む。
図２を参照すると、平面視において、第２ダミー垂直パターンＤＶＳ２は電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）の端部（パッド部）を貫通する。第２ダミー垂直パターンＤＶＳ２は、セル領域ＣＡＲから遠くなるほど、第２ダミー垂直パターンＤＶＳ２が貫通する電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）の数が減少する。各パッド部を貫通し、互いに隣接する４つの第２ダミー垂直パターンＤＶＳ２は、平面視において、１つのセルコンタクトプラグＣＰＬＧを囲むように配置される。他の例において、第２ダミー垂直パターンＤＶＳ２の中の一部は、平面視において、垂直に隣接する電極ＥＬの境界を貫通する。実施形態で、第２ダミー垂直パターンＤＶＳ２の配置は多様に変形される。断面を図示しないが、セルコンタクトプラグＣＰＬＧは第１及び第２層間絶縁膜（１６、１８）及び平坦絶縁膜２０を貫通して電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）のパッド部に各々接続される。
セル垂直パターンＶＳ、中心ダミー垂直パターンＣＤＶＳ、及び第１及び第２ダミー垂直パターン（ＤＶＳ１、ＤＶＳ２）の各々の上端にビットライン導電パッド３４が形成される。ビットライン導電パッド３４は、不純物がドーピングされた不純物領域であるか、或いは導電物質でなされる。セル垂直パターンＶＳ上に位置するビットライン導電パッド３４はビットラインＢＬに連結される。しかし、中心ダミー垂直パターンＣＤＶＳ並びに第１及び第２ダミー垂直パターン（ＤＶＳ１、ＤＶＳ２）上に位置するビットライン導電パッド３４はビットラインＢＬに連結されない。セル垂直パターンＶＳ、中心ダミー垂直パターンＣＤＶＳ、第１ダミー垂直パターンＤＶＳ１、及び第２ダミー垂直パターンＤＶＳ２は各々図４Ａのようにチャンネルスペーサー膜２５及びチャンネル連結膜２７を含む。チャンネルスペーサー膜２５及びチャンネル連結膜２７は不純物がドーピングされたシリコン単結晶膜又はポリシリコン膜で形成される。
セル垂直パターンＶＳと垂直ホールＣＨの内壁との間、第１ダミー垂直パターンＤＶＳ１と第１ダミー垂直ホールＤＣＨ１の内壁との間、そして第２ダミー垂直パターンＤＶＳ２と第１ダミー垂直ホールＤＣＨ１の内壁との間に第１ゲート絶縁膜ＧＩが各々介在する。第１ゲート絶縁膜ＧＩは、各々図４Ａのようにトンネル絶縁膜ＴＬ、電荷格納膜ＳＮ、及びブロッキング絶縁膜ＢＣＬを含む。電荷格納膜ＳＮは、トラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜である。更に具体的に、電荷格納膜ＳＮは、シリコン窒化膜、シリコン酸化窒化膜、シリコン豊富窒化膜（Ｓｉ−ｒｉｃｈ ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｓｉ）、及び薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ ｔｒａｐ ｌａｙｅｒ）の中の少なくとも１つを含む。トンネル絶縁膜ＴＬは電荷格納膜ＳＮよりも大きいバンドギャップを有する物質の中の１つであり、ブロッキング絶縁膜ＢＣＬはアルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜である。
第１ゲート絶縁膜ＧＩは各々半導体パターンＥＰの上部面の一部を覆う。セル垂直パターンＶＳ、第１ダミー垂直パターンＤＶＳ１、及び第２ダミー垂直パターンＤＶＳ２は各々第１ゲート絶縁膜ＧＩを貫通して半導体パターンＥＰに接する。具体的に、図４Ａのようにセル垂直パターンＶＳ、第１ダミー垂直パターンＤＶＳ１、及び第２ダミー垂直パターンＤＶＳ２のチャンネル連結膜２７が各々第１ゲート絶縁膜ＧＩを貫通して半導体パターンＥＰに接する。チャンネル連結膜２７は各々中が空いたカップ形状を有し、内部が空いた空間は埋め込み絶縁パターン２９で満たされる。埋め込み絶縁パターン２９は、例えばシリコン酸化膜を含む。
電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）と第１ゲート絶縁膜ＧＩとの間、電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）と電極層間絶縁膜１２との間には高誘電膜ＨＬが介在する。高誘電膜ＨＬは、シリコン酸化膜の誘電率よりも高い誘電率を有する膜として、例えばアルミニウム酸化膜又はハフニウム酸化膜を含む。
スタック構造体ＳＴは第１層間絶縁膜１６と第２層間絶縁膜１８とで順次的に覆われる。第１層間絶縁膜１６及び第２層間絶縁膜１８は各々シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中から選択される少なくとも１つの単一膜又は多重膜を含む。セル垂直パターンＶＳ上に配置されるビットライン導電パッド３４は第１及び第２層間絶縁膜（１６、１８）を貫通するビットラインコンタクトプラグＢＰＬＧによってビットラインＢＬに連結される。ビットラインＢＬは、第１方向Ｄ１に交差する第２方向Ｄ２に延長され、互いに平行である。ビットラインコンタクトプラグＢＰＬＧ及びビットラインＢＬは、例えばタングステン、アルミニウム、及び銅のような金属を含む。ダミーセル領域ＤＣＲ及び連結領域ＣＮＲでビットライン導電パッド３４上にはビットラインコンタクトプラグＢＰＬＧ及びビットラインＢＬが配置されない。しかし、本発明の一例において、ダミーセル領域ＤＣＲでビットライン導電パッド３４上にはダミービットラインコンタクトプラグ（図示せず）及びダミービットライン（図示せず）が配置される。この場合、ダミービットラインには電圧が印加されず、電気的にフローティングされる。ダミービットラインもビットラインＢＬと同一である第２方向Ｄ２に延長される。
セルアレイ構造体ＣＳはスタック構造体ＳＴ、第１及び第２層間絶縁膜（１６、１８）、及びビットラインＢＬを含む。セルアレイ構造体ＣＳに含まれる隣接するメモリブロックＢＬＫ間には第１ソースコンタクトプラグＣＳＰＬＧ１が配置される。また、１つのメモリブロックＢＬＫの中心部分にも第２ソースコンタクトプラグＣＳＰＬＧ２が配置されて１つのメモリブロックＢＬＫを第２方向Ｄ２に２つの区域に分ける。図２の平面図で、第１ソースコンタクトプラグＣＳＰＬＧ１は第１方向に途切れなく細長いライン形状を有する。しかし、第２ソースコンタクトプラグＣＳＰＬＧ２は連結領域ＣＮＲで不連続区間（カッティング領域）が存在する。
図３Ｂの断面で第１ソースコンタクトプラグＣＳＰＬＧ１と第２ソースコンタクトプラグＣＳＰＬＧ２とは互いに離隔され、第１層間絶縁膜１６及びスタック構造体ＳＴを貫通して基板１０に隣接する。第１ソースコンタクトプラグＣＳＰＬＧ１とスタック構造体ＳＴとの間、そして第２ソースコンタクトプラグＣＳＰＬＧ２とスタック構造体ＳＴとの間には絶縁スペーサーＳＰが介在する。第１ソースコンタクトプラグＣＳＰＬＧ１及び第２ソースコンタクトプラグＣＳＰＬＧ２に各々接する基板１０の部分には共通ソース領域ＣＳＲが配置される。共通ソース領域ＣＳＲは基板１０にドーピングされた不純物と反対になる第２導電形の不純物がドーピングされる。第１及び第２ソースコンタクトプラグ（ＣＳＰＬＧ１、ＣＳＰＬＧ２）は、例えばドーピングされた半導体（例、ドーピングされたシリコン等）、金属（例、タングステン、銅、アルミニウム等）、導電性金属窒化物（例、窒化チタン、窒化タンタルニウム等）、又は遷移金属（例、チタニウム、タンタルニウム等）等から選択される少なくとも１つを含む。
図３Ａ及び図４Ｂを参照すると、連結領域ＣＮＲには特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）が配置される。特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）は第２ダミー垂直パターンＤＶＳ２の一部に該当する。特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）は第１〜第４特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）を含む。第１〜第４特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）は各々第１〜第４特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）内に配置される。特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）はビットラインＢＬに連結されない。特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）には電圧が印加されない。特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）は中が空いたカップ形状を有する。
特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）は各々図４Ｂのようにチャンネルスペーサー膜２５及びチャンネル連結膜２７を含む。チャンネルスペーサー膜２５及びチャンネル連結膜２７は不純物がドーピングされたシリコン単結晶膜又はポリシリコン膜で形成される。特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）と特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）の内壁との間には第２電極層間絶縁膜ＧＩＦが介在する。第２電極層間絶縁膜ＧＩＦは各々図４Ｂのようにトンネル絶縁膜ＴＬ、電荷格納膜ＳＮ、及びブロッキング絶縁膜ＢＣＬを含む。第２電極層間絶縁膜ＧＩＦは各々特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）の底面を覆う。特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）は、第２電極層間絶縁膜ＧＩＦを貫通せず、特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）の底面から離隔される。特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）と基板１０との間には電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）の中の少なくとも１つが介在する。特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）は第２電極層間絶縁膜ＧＩＦによって電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）から絶縁される。
具体的な例として、第１特異ダミー垂直パターンＤＶＳ２＿１は第１特異垂直ホールＦＣＨ１内に配置される。第１特異垂直ホールＦＣＨ１の下部は鋭い。第１特異垂直ホールＦＣＨ１の最下端はスタック構造体ＳＴの中間の高さに隣接する。図３Ａで第１特異垂直ホールＦＣＨ１の最下端と基板１０との間には約７つの電極層（ＥＬ１、ＥＬ）が介在する。第１特異ダミー垂直パターンＤＶＳ２＿１は約７つの電極層（ＥＬ１、ＥＬ）に垂直に重畳する。第１特異垂直ホールＦＣＨ１内に配置される第２ゲート絶縁膜ＧＩＦ及び第１特異ダミー垂直パターンＤＶＳ２＿１も鋭い下部を有する。例えば、第１特異ダミー垂直パターンＤＶＳ２＿１の下部の第１方向Ｄ１に平行である幅は第１特異ダミー垂直パターンＤＶＳ２＿１の上部の第１方向Ｄ１に平行である幅の８５％以下であり、更に好ましくは３５％〜８５％である。
第１特異ダミー垂直パターンＤＶＳ２＿１は平坦絶縁膜２０、電極層間絶縁膜１２の一部、そして中間電極層ＥＬの一部を貫通する。
第２特異ダミー垂直パターンＤＶＳ２＿２は第２特異垂直ホールＦＣＨ２内に配置される。第２特異垂直ホールＦＣＨ２は平坦な底面を有する。第２特異垂直ホールＦＣＨ２の最下端は第１特異垂直ホールＦＣＨ１よりも基板１０に更に隣接する。図３Ａで第２特異垂直ホールＦＣＨ２の最下端と基板１０との間（又は第２特異ダミー垂直パターンＤＶＳ２＿２と基板１０との間）には２つの電極層（ＥＬ１、ＥＬ）が介在する。第２特異ダミー垂直パターンＤＶＳ２＿２は２つの電極層（ＥＬ１、ＥＬ）に垂直に重畳する。第２特異垂直ホールＦＣＨ２内に配置される第２ゲート絶縁膜ＧＩＦ及び第２特異ダミー垂直パターンＤＶＳ２＿２も平坦な下部面を有する。第２特異ダミー垂直パターンＤＶＳ２＿２は平坦絶縁膜２０、電極層間絶縁膜１２の一部、そして中間電極層ＥＬの一部を貫通する。
第３特異ダミー垂直パターンＤＶＳ２＿３は、第３特異垂直ホールＦＣＨ３内に配置される。第３特異垂直ホールＦＣＨ３は平坦な底面及び傾いた下部側壁を有する。第３特異垂直ホールＦＣＨ３の最下端は第１特異垂直ホールＦＣＨ１よりも基板１０に更に隣接し、第２特異垂直ホールＦＣＨ２よりも基板１０から更に離隔される。第３特異垂直ホールＦＣＨ３の底面は中間電極層ＥＬの中のいずれか１つで形成される。図３Ａで第３特異垂直ホールＦＣＨ３の最下端と基板１０との間（又は第３特異ダミー垂直パターンＤＶＳ２＿３と基板１０との間）には約４つの電極層（ＥＬ１、ＥＬ）が介在する。第３特異ダミー垂直パターンＤＶＳ２＿３は約４つの電極層（ＥＬ１、ＥＬ）に垂直に重畳する。第３特異垂直ホールＦＣＨ３内に配置される第２ゲート絶縁膜ＧＩＦ及び第３特異ダミー垂直パターンＤＶＳ２＿３は鋭い下部を有する。第３特異ダミー垂直パターンＤＶＳ２＿３は平坦絶縁膜２０、電極層間絶縁膜１２の一部、そして中間電極層ＥＬの一部を貫通する。
第４特異ダミー垂直パターンＤＶＳ２＿４は第４特異垂直ホールＦＣＨ４内に配置される。第４特異垂直ホールＦＣＨ４は平坦な底面を有する。第４特異垂直ホールＦＣＨ４の最下端は第１特異垂直ホールＦＣＨ１よりも基板１０に更に隣接し、第３特異垂直ホールＦＣＨ３よりも基板１０から更に離隔される。第４特異垂直ホールＦＣＨ４は平坦絶縁膜２０内に形成され、電極層間絶縁膜１２及び電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）から離隔される。図３Ａで第４特異垂直ホールＦＣＨ４の最下端と基板１０との間（又は第４特異ダミー垂直パターンＤＶＳ２＿４と基板１０との間）には３つの電極層（ＥＬ１、ＥＬ）が介在する。第４特異ダミー垂直パターンＤＶＳ２＿４は３つの電極層（ＥＬ１、ＥＬ）に垂直に重畳する。第４特異垂直ホールＦＣＨ４内に配置される第２ゲート絶縁膜ＧＩＦ及び第４特異ダミー垂直パターンＤＶＳ２＿４は平坦な下部面を有する。第４特異ダミー垂直パターンＤＶＳ２＿４は平坦な絶縁膜２０の一部を貫通する。
特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）の側面及び下部面は第２ゲート絶縁膜ＧＩＦによって囲まれてこれに隣接する電極層（ＥＬ１、ＥＬ、ＥＬｍ、ＥＬｎ）から電気的に絶縁される。従って、半導体メモリ装置のプログラム不良、漏洩電流不良等を防止することができ、半導体メモリ装置の信頼性を向上させることができる。図３Ａで４つの特異垂直ホール及び特異ダミー垂直パターンを図示したが、その数は４つに制限されるものではなく、多様に変更することができる。即ち、特異垂直ホール及び／又は特異ダミー垂直パターンの数は４よりも少ないか又は４よりも多い。
図５Ａ〜図９Ａは、図３Ａの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。図５Ｂ〜図９Ｂは、図３Ｂの断面を有する３次元半導体メモリ装置の製造過程を順次的に示す断面図である。
図５Ａ及び図５Ｂを参照すると、セル領域ＣＡＲ、ダミーセル領域ＤＣＲ、及び連結領域ＣＮＲを含む基板１０を準備する。基板１０上にバッファ絶縁膜１１を形成する。バッファ絶縁膜１１は、例えばシリコン酸化膜を含む。バッファ絶縁膜１１の上に交互に電極層間絶縁膜１２と犠牲膜１３とを積層する。そして、最上層の犠牲膜１３の上にキャッピング絶縁膜１４を形成する。これによって、予備スタック構造体ＰＳＴを形成する。犠牲膜１３はバッファ絶縁膜１１、電極層間絶縁膜１２、及びキャッピング絶縁膜１４に対してエッチング選択比を有する物質で形成される。例えば、犠牲膜１３はシリコン窒化膜で形成される。バッファ絶縁膜１１、電極層間絶縁膜１２、及びキャッピング絶縁膜１４は、例えばシリコン酸化膜で形成される。トリミング工程とエッチング工程とを交互に反復進行して連結領域ＣＮＲで予備スタック構造体ＰＳＴの端部を階段形状に形成する。基板１０の全面上に平坦絶縁膜２０を覆い、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ． Ｐｏｌｉｓｈｅｒ）工程を進行して予備スタック構造体ＰＳＴの端部を覆う平坦絶縁膜２０を残す。
予備スタック構造体ＰＳＴ及び平坦絶縁膜２０をエッチングしてセル領域ＣＡＲで互いに離隔されたセル垂直ホールＣＨ及び中心ダミー垂直ホールＣＤＣＨ、ダミーセル領域ＤＣＲで第１ダミー垂直ホールＤＣＨ１、そして連結領域ＣＮＲで第２ダミー垂直ホールＤＣＨ２を形成する。セル垂直ホールＣＨ、中心ダミー垂直ホールＣＤＣＨ、第１ダミー垂直ホールＤＣＨ１、及び第２ダミー垂直ホールＤＣＨ２は基板１０を露出させる。第１ダミー垂直ホールＤＣＨ１はパターンの密度差によるローディング効果によってセル垂直ホールＣＨに不良が発生することを防止するために形成される。
セル垂直ホールＣＨ、中心ダミー垂直ホールＣＤＣＨ、及び第１ダミー垂直ホールＤＣＨ１間のサイズ及び間隔はそれぞれ一定である。第２ダミー垂直ホールＤＣＨ２の間隔及びサイズはセル垂直ホールＣＨの間隔及びサイズよりも各々大きい。エッチング工程でホール（ｈｏｌｅｓ）の密度が均一なセル領域ＣＡＲでセル垂直ホールＣＨ、中心ダミー垂直ホールＣＤＣＨ、及びダミーセル領域ＤＣＲで第１ダミー垂直ホールＤＣＨ１は大体に不良なく基板１０を露出させるように一定の幅及び一定の深さに形成される。しかし、第２ダミー垂直ホールＤＣＨ２の密度は相対的に小さいため、ローディング効果によってエッチング工程でクロギング（ｃｌｏｇｇｉｎｇ）性不良が発生する。即ち、第２ダミー垂直ホールＤＣＨ２の中の一部では形成過程の際にポリマーのようなエッチング副産物が第２ダミー垂直ホールＤＣＨ２の底面や側面に溜まってそれ以上エッチングされず、基板１０を露出させないノットオープン（ｎｏｔ−ｏｐｅｎ）不良が発生する。クロギング性不良は連結領域ＣＮＲとセル領域ＣＡＲとの間の段差によっても発生する。従って、エッチング工程の際に連結領域ＣＮＲで第１〜第４特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）が形成される。第１〜第４特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）の深さ、位置、及び形状は多様である。
図６Ａ及び図６Ｂを参照すると、ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）工程を進行してホール（ＣＨ、ＣＤＣＨ、ＤＣＨ１、ＤＣＨ２）内に半導体パターンＥＰを形成する。半導体パターンＥＰを形成する際、インシッツドーピングで第１導電形の不純物をドーピングする。この時、特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）は基板１０を露出させないため、半導体パターンＥＰは特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）内には形成されない。基板１０の全面上にゲート絶縁膜ＧＩＯをコンフォーマルに形成する。ゲート絶縁膜ＧＩＯは図４Ａのようにトンネル絶縁膜ＴＬ、電荷格納膜ＳＮ、及びブロッキング絶縁膜ＢＣＬを順に積層することによって形成される。ゲート絶縁膜ＧＩＯの上にチャンネルスペーサー膜２５をコンフォーマルに形成する。チャンネルスペーサー膜２５はポリシリコン膜で形成される。ゲート絶縁膜ＧＩＯ及びチャンネルスペーサー膜２５はホール（ＣＨ、ＣＤＣＨ、ＤＣＨ１、ＤＣＨ２、ＦＣＨ１〜ＦＣＨ４）の内側壁及び底面にもコンフォーマルに形成される。連結領域ＣＮＲでチャンネルスペーサー膜２５の上にマスクパターンＭＫを形成する。マスクパターンＭＫはセル領域ＣＡＲ及びダミーセル領域ＤＣＲを露出させるように形成される。マスクパターンＭＫは、例えばステップカバレッジ特性が悪い膜質で形成されてホール（ＣＨ、ＣＤＣＨ、ＤＣＨ１、ＤＣＨ２、ＦＣＨ１〜ＦＣＨ４）の内部に入らない。例えば、マスクパターンＭＫはＡＣＬ（Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ）で形成される。従って、後続の工程でホール（ＣＨ、ＣＤＣＨ、ＤＣＨ１、ＤＣＨ２、ＦＣＨ１〜ＦＣＨ４）内にマスクパターンＭＫが残って不良を引き起こすことを防止することができる。
図７Ａ及び図７Ｂを参照すると、マスクパターンＭＫをエッチングマスクとして利用してセル領域ＣＡＲ及びダミーセル領域ＤＣＲで露出されたチャンネルスペーサー膜２５及びゲート絶縁膜ＧＩＯをエッチングして、セルチャンネルホールＣＨ、中心ダミー垂直ホールＣＤＣＨ、及び第１ダミー垂直ホールＤＣＨ１の側壁を覆って半導体パターンＥＰの上部面を露出させる第１ゲート絶縁膜ＧＩ及びチャンネルスペーサー膜２５を形成する。
図４Ａ、図４Ｂ、図７Ａ、図７Ｂ、図８Ａ、及び図８Ｂを参照すると、マスクパターンＭＫを除去して連結領域ＣＮＲを露出させる。基板１０の全面上にチャンネル連結膜２７をコンフォーマルに積層してチャンネルスペーサー膜２５の側壁と半導体パターンＥＰの上部面とが接するようにする。埋め込み絶縁膜を積層してホール（ＣＨ、ＣＤＣＨ、ＤＣＨ１、ＤＣＨ２、ＦＣＨ１〜ＦＣＨ４）を満たす。ＣＭＰ工程を進行してキャッピング絶縁膜１４、平坦絶縁膜２０上のゲート絶縁膜ＧＩＯ、チャンネル連結膜２７、及び埋め込み絶縁膜を除去し、ホール（ＣＨ、ＣＤＣＨ、ＤＣＨ１、ＤＣＨ２、ＦＣＨ１〜ＦＣＨ４）内に垂直パターン（ＶＳ、ＣＤＶＳ、ＤＶＳ１、ＤＶＳ２、ＤＶＳ２＿１〜ＤＶＳ２＿４）、第１及び第２ゲート絶縁膜（ＧＩ、ＧＩＦ）、及び埋め込み絶縁パターン２９を形成する。ホール（ＣＨ、ＣＤＣＨ、ＤＣＨ１、ＤＣＨ２、ＦＣＨ１〜ＦＣＨ４）の上部で垂直パターン（ＶＳ、ＣＤＶＳ、ＤＶＳ１、ＤＶＳ２、ＤＶＳ２＿１〜ＤＶＳ２＿４）、第１及び第２ゲート絶縁膜（ＧＩ、ＧＩＦ）、及び埋め込み絶縁パターン２９の一部を除去し、導電膜で満たしてビットライン導電パッド３４を形成する。
図２、図９Ａ、及び図９Ｂを参照すると、予備スタック構造体ＰＳＴをエッチングして第１方向Ｄ１に延長されて基板１０を露出させるグルーブＧＲを形成する。グルーブＧＲを通じて犠牲膜１３を全て除去して電極層間絶縁膜１２の上部面及び下部面、ゲート絶縁膜（ＧＩ、ＧＩＦ）の側壁、そして半導体パターンＥＰの側壁を露出させる空いた空間Ｒ１を形成する。この時、第２ダミー垂直パターンＤＶＳ２は予備スタック構造体ＰＳＴの倒れを防止する。
図４Ａ、図４Ｂ、図９Ａ、図９Ｂ、図３Ａ、及び図３Ｂを参照すると、熱酸化工程を進行して露出された半導体パターンＥＰの側壁に各々接地ゲート絶縁膜２２を形成する。基板１０の全面上に高誘電膜ＨＬをコンフォーマルに形成し、導電膜を積層して空いた空間Ｒ１を満たす。そして、グルーブＧＲの中の導電膜を除去して基板１０を露出させる。イオン注入工程を進行して基板１０に共通ソース領域ＣＳＲを形成する。絶縁膜をコンフォーマルに積層し、異方性エッチングしてグルーブＧＲの内側壁を覆う絶縁スペーサーＳＰを形成する。そして、導電膜にグルーブＧＲを満たし、エッチバックしてグルーブＧＲ内に各々第１及び第２ソースコンタクトプラグ（ＣＳＰＬＧ１、ＣＳＰＬＧ２）を形成する。後続して、通常の工程を進行して第１及び第２層間絶縁膜（１６、１８）、ビットラインコンタクトプラグＢＰＬＧ、及びビットラインＢＬを形成する。
本発明の実施形態による３次元半導体メモリ装置の製造方法では、ノットオープン不良が発生する危険が高い連結領域ＣＮＲをマスクパターンＭＫで覆う状態で半導体パターンＥＰの上部面を露出させるゲート絶縁膜ＧＩＯのエッチング工程を進行することによって、連結領域ＣＮＲでは特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）内のゲート絶縁膜ＧＩＯがエッチングされない。これによって、特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）の底面は第２ゲート絶縁膜ＧＩＦに覆われることになる。従って、特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿４）のチャンネル連結膜２７が特異垂直ホール（ＦＣＨ１〜ＦＣＨ４）の下に位置する電極層（ＥＬ、ＥＬ１）に接すること（ブリッジ）を防止することができ、３次元半導体メモリ装置の信頼性を向上させることができる。
図１０は、図２をＡ−Ａ’線に沿って切断した第２例の断面図である。
図１０を参照すると、本実施形態による３次元半導体メモリ装置では、ダミーセル領域ＤＣＲに第５特異ダミー垂直パターンＤＶＳ１＿１が配置される。第５特異ダミー垂直パターンＤＶＳ１＿１は第５特異垂直ホールＦＣＨ５内に位置する。第５特異垂直ホールＦＣＨ５はスタック構造体ＳＴの一部に形成される。第５特異ダミー垂直パターンＤＶＳ１＿１は第１ダミー垂直パターンＤＶＳ１の中の一部に該当する。第５特異垂直ホールＦＣＨ５の底面は平坦である。第５特異ダミー垂直パターンＤＶＳ１＿１の下部面も平坦である。第５特異ダミー垂直パターンＤＶＳ１＿１と第５特異垂直ホールＦＣＨ５の内部側面との間には第２ゲート絶縁膜ＧＩＦが介在する。第５特異ダミー垂直パターンＤＶＳ１＿１は、第２ゲート絶縁膜ＧＩＦを貫通せずに第５特異垂直ホールＦＣＨ５の底面から離隔される。その他の構成は図２〜図４Ｂを参照して説明したものと同一又は類似である。図１０の３次元半導体メモリ装置は、図７Ａの段階でマスクパターンＭＫをダミーセル領域ＤＣＲまで覆うように形成し、後続の工程を進行することによって製造される。
図１１は、図２をＡ−Ａ’線に沿って切断した第３例の断面図である。
図１１を参照すると、セルアレイ構造体ＣＳは第１サブスタック構造体ＳＴ１及び第２サブスタック構造体ＳＴ２を含む。第１サブスタック構造体ＳＴ１は、基板１０上に積層されたバッファ絶縁膜１１、及び交互に積層された電極層間絶縁膜１２と第１〜第ｉ電極層（ＥＬ１、ＥＬ、ＥＬｉ）とを含む。第２サブスタック構造体ＳＴ２は交互に積層された電極層間絶縁膜１２及び第ｊ〜第ｎ電極層（ＥＬｊ、ＥＬ、ＥＬｍ、ＥＬｎ）を含む。ここで、ｉ、ｊ、ｍ、ｎは各々２よりも大きい整数であり、ｉ＜ｊ＜ｍ＜ｎである。垂直ホールＣＨ、中心ダミー垂直ホールＣＤＣＨ、第１ダミー垂直ホールＤＣＨ１、及び第２ダミー垂直ホールＤＣＨ２は各々垂直に重畳され、互いに連結される下部ホールＢＨと上部ホールＵＨとを含む。垂直ホールＣＨ、中心ダミー垂直ホールＣＤＣＨ、第１ダミー垂直ホールＤＣＨ１、及び第２ダミー垂直ホールＤＣＨ２の内側壁は各々第１サブスタック構造体ＳＴ１と第２サブスタック構造体ＳＴ２との間で変曲点ＩＦＰを有する。垂直パターン（ＶＳ、ＣＤＶＳ、ＤＶＳ１、ＤＶＳ２）の側壁は各々第１サブスタック構造体ＳＴ１と第２サブスタック構造体ＳＴ２との間（即ち、第ｉ電極層ＥＬｉと第ｊ電極層ＥＬｊとの間）に隣接して変曲点を有する。第１サブスタック構造体ＳＴ１の端部は下部平坦絶縁膜２０１で覆われる。下部平坦絶縁膜２０１の上部面は第１サブスタック構造体ＳＴ１の上部面と共面をなす。第２サブスタック構造体ＳＴ２の端部及び下部平坦絶縁膜２０１は上部平坦絶縁膜２０３で覆われる。上部平坦絶縁膜２０３の上部面は第２サブスタック構造体ＳＴ２の上部面と共面をなす。
連結領域ＣＮＲの第３部分Ｐ３で第１特異垂直ホールＦＣＨ１が配置される。第１特異垂直ホールＦＣＨ１は上部ホールＵＨ及びこれに連結された第１特異下部ホールＦＢＨ１を含む。第１特異下部ホールＦＢＨ１は基板１０を露出させない。第１特異垂直ホールＦＣＨ１は上部平坦絶縁膜２０３及び第１サブスタック構造体ＳＴ１に形成され、第１特異下部ホールＦＢＨ１の底面の下に３つの電極層（ＥＬ１、ＥＬ）が配置される。第１特異垂直ホールＦＣＨ１内には第１特異ダミー垂直パターンＤＶＳ２＿１が配置される。第１特異ダミー垂直パターンＤＶＳ２＿１の側壁は第１サブスタック構造体ＳＴ１と第２サブスタック構造体ＳＴ２との間に隣接して変曲点を有する。
連結領域ＣＮＲの第４部分Ｐ４で第１特異上部ホールＦＵＨ１が配置される。第１特異上部ホールＦＵＨ１は第１サブスタック構造体ＳＴ１を露出させない。第１特異上部ホールＦＵＨ１は第２サブスタック構造体ＳＴ２に形成され、第１特異上部ホールＦＵＨ１の底面の下に第２サブスタック構造体ＳＴ２の３つの電極層（ＥＬｊ、ＥＬ）が配置される。第１特異上部ホールＦＵＨ１は第１サブスタック構造体ＳＴ１に形成される下部ホールＢＨに対して垂直に重畳されるが、互いに離隔される。下部ホールＢＨは基板１０内に一部延長される。下部ホールＢＨ内には半導体パターンＥＰ及び犠牲埋め込みパターン３１が配置される。犠牲埋め込みパターン３１は半導体パターンＥＰの上部面に接する。犠牲埋め込みパターン３１はポリシリコン、ＡＣＬ、ＳＯＨ、ＳＯＣ、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中から選択される少なくとも１つの単一膜又は多重膜を含む。第１特異上部ホールＦＵＨ１内には第２特異ダミー垂直パターンＤＶＳ２＿２が配置される。
連結領域ＣＮＲの第５部分Ｐ５で第２特異上部ホールＦＵＨ２が配置される。第２特異上部ホールＦＵＨ２は第１サブスタック構造体ＳＴ１を露出させる。しかし、第２特異上部ホールＦＵＨ２はこれに隣接する下部ホールＢＨに対して垂直に重畳されずに誤整列される。第２特異上部ホールＦＵＨ２下には第１サブスタック構造体ＳＴ１の電極層（ＥＬ１、ＥＬ、ＥＬｉ）が配置される。第２特異上部ホールＦＵＨ２内には第３特異ダミー垂直パターンＤＶＳ２＿３が配置される。下部ホールＢＨ内には犠牲埋め込みパターン３１が配置される。
連結領域ＣＮＲの第６部分Ｐ６で第３特異上部ホールＦＵＨ３が配置される。第３特異上部ホールＦＵＨ３は第１サブスタック構造体ＳＴ１を露出させる。しかし、第３特異上部ホールＦＵＨ３はこれに隣接する第２特異下部ホールＦＢＨ２に対して垂直に重畳されずに誤整列される。第２特異下部ホールＦＢＨ２は鋭い下部を有する。第３特異上部ホールＦＵＨ３の下には第１サブスタック構造体ＳＴ１の電極層（ＥＬ１、ＥＬ）が配置される。第３特異上部ホールＦＵＨ３内には第４特異ダミー垂直パターンＤＶＳ２＿４が配置される。第２特異下部ホールＦＢＨ２内には犠牲埋め込みパターン３１が配置される。
連結領域ＣＮＲの第７部分Ｐ７で第４特異上部ホールＦＵＨ４が配置される。第４特異上部ホールＦＵＨ４は第１サブスタック構造体ＳＴ１を露出させない。第４特異上部ホールＦＵＨ４は鋭い下部を有する。第４特異上部ホールＦＵＨ４下に位置する下部ホールＢＨは第４特異上部ホールＦＵＨ４から離隔される。下部ホールＢＨ内には犠牲埋め込みパターン３１が配置される。第４特異上部ホールＦＵＨ４内には第５特異ダミー垂直パターンＤＶＳ２＿５が配置される。それ以外の構成は図２〜図４Ｂを参照して説明したものと同一又は類似である。
図１１の３次元半導体メモリ装置を製造する過程は次の通りである。
図１２〜図１４は、図１１の３次元半導体メモリ装置を製造する過程を順次的に示す断面図である。
図１２を参照すると、基板１０の上にバッファ絶縁膜１１を形成する。バッファ絶縁膜１１の上に犠牲膜１３と電極層間絶縁膜１２とを交互に積層して第１予備サブスタック構造体ＰＳＴ１を形成する。トリミング工程とエッチング工程とを反復的に進行して第１予備サブスタック構造体ＰＳＴ１の端部を階段形状に形成する。下部平坦絶縁膜２０１を積層し、ＣＭＰ工程を進行して第１予備サブスタック構造体ＰＳＴ１の端部を覆う。第１予備サブスタック構造体ＰＳＴ１をエッチングして基板１０を露出させる下部ホールＢＨを形成する。この時、連結領域ＣＮＲでクロギング性不良が発生して特異下部ホール（ＦＢＨ１、ＦＢＨ２）が形成される。ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）工程を進行して下部ホールＢＨ内に半導体パターンＥＰを形成する。犠牲埋め込み膜を積層して下部ホールＢＨ及び特異下部ホール（ＦＢＨ１〜ＦＢＨ２）を満たし、前面エッチバック工程を進行して下部犠牲埋め込みパターン３１を形成する。
図１３を参照すると、第１予備サブスタック構造体ＰＳＴ１上に電極層間絶縁膜１２と犠牲膜１３とを交互に反復積層し、キャッピング絶縁膜１４を積層して第２予備サブスタック構造体ＰＳＴ２を形成する。トリミング工程とエッチング工程とを反復的に進行して第２予備サブスタック構造体ＰＳＴ２の端部を階段形状に形成する。上部平坦絶縁膜２０３を積層し、ＣＭＰ工程を進行して第２予備サブスタック構造体ＰＳＴ２の端部を覆う。第２サブスタック構造体ＰＳＴ２をエッチングして下部犠牲埋め込みパターン３１を露出させる上部ホールＵＨを形成する。この時、連結領域ＣＮＲでクロギング性不良が発生して特異上部ホール（ＦＵＨ１〜ＦＵＨ４）が形成される。
図１４を参照すると、上部ホールＵＨによって露出された下部犠牲埋め込みパターン３１を除去して基板１０を露出させる。特異上部ホール（ＦＵＨ１〜ＦＵＨ４）の下に位置するか又は隣接する下部犠牲埋め込みパターン３１は除去されずに残る。そして、ＳＥＧ工程を進行して半導体パターンＥＰを形成する。特異上部ホール（ＦＵＨ１〜ＦＵＨ２）の下に位置するか、或いは隣接する下部ホールＢＨ及び特異下部ホール（ＦＢＨ１〜ＦＢＨ２）内では半導体パターンＥＰが形成されない。後続して、図６Ａ〜図９Ｂ、そして図２〜４Ｂを参照して説明した工程を進行する。
図１５は、図２をＡ−Ａ’線に沿って切断した第４例の断面図である。
図１５を参照すると、セルアレイ構造体ＣＳは順に積層された第１サブスタック構造体ＳＴ１、第２サブスタック構造体ＳＴ２、及び第３サブスタック構造体ＳＴ３を含む。第１サブスタック構造体ＳＴ１は基板１０上に積層されたバッファ絶縁膜１１及び交互に積層された電極層間絶縁膜１２と第１〜第ｆ電極層（ＥＬ１、ＥＬ、Ｅｌｆ）とを含む。第２サブスタック構造体ＳＴ２は交互に積層された電極層間絶縁膜１２及び第ｇ〜第ｉ電極層（ＥＬｇ、ＥＬ、ＥＬｉ）を含む。第３サブスタック構造体ＳＴ３は交互に積層された電極層間絶縁膜１２及び第ｊ〜第ｎ電極層（ＥＬｊ、ＥＬ、ＥＬｍ、ＥＬｎ）と、キャッピング絶縁膜１４とを含む。ここで、ｆ、ｇ、ｉ、ｊ、ｍ、ｎは各々２よりも大きい整数であり、ｆ＜ｇ＜ｉ＜ｊ＜ｍ＜ｎである。垂直ホールＣＨ、中心ダミー垂直ホールＣＤＣＨ、第１ダミー垂直ホールＤＣＨ１、及び第２ダミー垂直ホールＤＣＨ２は各々垂直に重畳され、互いに連結される下部ホールＢＨ、中間ホールＭＨ、及び上部ホールＵＨを含む。垂直ホールＣＨ、中心ダミー垂直ホールＣＤＣＨ、第１ダミー垂直ホールＤＣＨ１、及び第２ダミー垂直ホールＤＣＨ２の内側壁は各々第１サブスタック構造体ＳＴ１と第２サブスタック構造体ＳＴ２との間（即ち、第ｆ電極層ＥＬｆと第ｇ電極層ＥＬｇとの間）、そして第２サブスタック構造体ＳＴ２と第３サブスタック構造体ＳＴ３との間（即ち、第ｉ電極層ＥＬｉと第ｊ電極層ＥＬｊとの間）で変曲点を有する。垂直パターン（ＶＳ、ＣＤＶＳ、ＤＶＳ１、ＤＶＳ２）の側壁は各々第１サブスタック構造体ＳＴ１と第２サブスタック構造体ＳＴ２との間、そして第２サブスタック構造体ＳＴ２と第３サブスタック構造体ＳＴ３との間に隣接して変曲点を有する。
第１サブスタック構造体ＳＴ１の端部は下部平坦絶縁膜２０１で覆われる。下部平坦絶縁膜２０１の上部面は第１サブスタック構造体ＳＴ１の上部面と共面をなす。第２サブスタック構造体ＳＴ２の端部及び下部平坦絶縁膜２０１は中間平坦絶縁膜２０２で覆われる。中間平坦絶縁膜２０２の上部面は第２サブスタック構造体ＳＴ２の上部面と共面をなす。第３サブスタック構造体ＳＴ３の端部及び中間平坦絶縁膜２０２は上部平坦絶縁膜２０３で覆われる。上部平坦絶縁膜２０３の上部面は第３サブスタック構造体ＳＴ３の上部面と共面をなす。
連結領域ＣＮＲの第３部分Ｐ３で第１特異垂直ホールＦＣＨ１が配置される。第１特異垂直ホールＦＣＨ１は上部ホールＵＨ、中間ホールＭＨ、及びこれに連結された第１特異下部ホールＦＢＨ１を含む。第１特異下部ホールＦＢＨ１は基板１を露出させない。第１特異垂直ホールＦＣＨ１は上部平坦絶縁膜（２０３）及び第１〜第３サブスタック構造体（ＳＴ１〜ＳＴ３）で形成され、第１特異下部ホールＦＢＨ１の底面の下に３つの電極層（ＥＬ１、ＥＬ）が配置される。第１特異垂直ホールＦＣＨ１内には第１特異ダミー垂直パターンＤＶＳ２＿１が配置される。第１特異ダミー垂直パターンＤＶＳ２＿１の側壁は第１サブスタック構造体ＳＴ１と第２サブスタック構造体ＳＴ２との間、そして第２サブスタック構造体ＳＴ２と第３サブスタック構造体ＳＴ３との間に隣接して変曲点を有する。
連結領域ＣＮＲの第４部分Ｐ４で第１特異上部ホールＦＵＨ１が配置される。第１特異上部ホールＦＵＨ１は第２サブスタック構造体ＳＴ２を露出させない。第１特異上部ホールＦＵＨ１は第３サブスタック構造体ＳＴ３に形成される。第１特異上部ホールＦＵＨ１は中間ホールＭＨ及び下部ホールＢＨに対して垂直に重畳される。第１特異上部ホールＦＵＨ１はその下の中間ホールＭＨから離隔される。下部ホールＢＨ内には半導体パターンＥＰ及び下部犠牲埋め込みパターン３１が配置される。中間ホールＭＨ内には中間犠牲埋め込みパターン３３が配置される。下部犠牲埋め込みパターン３１と中間犠牲埋め込みパターン３３とは互いに接する。中間犠牲埋め込みパターン３３は下部犠牲埋め込みパターン３１と同一の物質を含む。第１特異上部ホールＦＵＨ１内には第２特異ダミー垂直パターンＤＶＳ２＿２が配置される。
連結領域ＣＮＲの第５部分Ｐ５で第２特異垂直ホールＦＣＨ２が配置される。第２特異垂直ホールＦＣＨ２は上部ホールＵＨ及びこれに連結される特異中間ホールＦＭＨ１を含む。特異中間ホールＦＭＨ１はその下に配置される下部ホールＢＨを露出させずに離隔される。第２特異垂直ホールＦＣＨ２内には第３特異ダミー垂直パターンＤＶＳ２＿３が配置される。
連結領域ＣＮＲの第６部分Ｐ６で第２特異上部ホールＦＵＨ２が配置される。第２特異上部ホールＦＵＨ２はその下に配置される第２特異中間ホールＦＭＨ２から離隔される。第２特異中間ホールＦＭＨ２はその下に配置される第２特異下部ホールＦＢＨ２から離隔される。第２特異下部ホールＦＢＨ２内には下部犠牲埋め込みパターン３１が配置され、第２特異中間ホールＦＭＨ２内には中間犠牲埋め込みパターン３３が配置される。
連結領域ＣＮＲの第７部分Ｐ７で第３特異上部ホールＦＵＨ３が配置される。第３特異上部ホールＦＵＨ３はその下に配置される第３特異中間ホールＦＭＨ３から離隔される。第３特異中間ホールＦＭＨ３はその下に配置される下部ホールＢＨから離隔される。下部ホールＢＨ内には下部犠牲埋め込みパターン３１が配置され、第３特異中間ホールＦＭＨ３内には中間犠牲埋め込みパターン３３が配置される。その他の構成は図１１を参照して説明したものと同一又は類似である。図１５の３次元半導体メモリ装置を製造する過程は図１２〜図１４を参照して説明した方法と同一又は類似である。
図１６は、図２をＡ−Ａ’線に沿って切断した第５例の断面図である。図１７は、図１６の‘Ｐ８’部分を拡大した図である。
図１６及び図１７を参照すると、周辺回路構造体ＰＳの上にセルアレイ構造体ＣＳが積層される。周辺回路構造体ＰＳは周辺回路基板１００に配置される周辺回路トランジスタＰＴＲ、これらを覆う周辺層間絶縁膜１０２、そして周辺層間絶縁膜１０２内に配置される周辺配線１０４を含む。
セルアレイ構造体ＣＳは図１１と類似であるが、第１電極層ＥＬ１と基板１０との間に第１ソースパターンＳＣ１及び第２ソースパターンＳＣ２が介在する相違点を有する。基板１０は半導体層と称される。第１ソースパターンＳＣ１と第１電極層ＥＬ１との間に電極層間絶縁膜１２が介在する。第１ソースパターンＳＣ１及び第２ソースパターンＳＣ２は、例えば各々第１導電形の不純物がドーピングされたシリコン単結晶パターン又はポリシリコンパターンを含む。第２ソースパターンＳＣ２は第１ゲート絶縁膜ＧＩを貫通してセル垂直パターンＶＳ、第１ダミー垂直パターンＤＶＳ１、及び第２ダミー垂直パターンＤＶＳ２に各々接する。セル垂直パターンＶＳと基板１０との間、第１ダミー垂直パターンＤＶＳ１と基板１０との間、そして第２ダミー垂直パターンＤＶＳ２と基板１０との間には各々残りのトンネル絶縁膜ＴＬｒ、残りの電荷格納膜ＳＮｒ、及び残りのブロッキング絶縁膜ＢＣＬｒが介在する。本実施形態で、垂直パターン（ＶＳ、ＣＤＶＳ、ＤＶＳ１、ＤＶＳ２、ＤＶＳ２＿１〜ＤＶＳ２＿５）は単一層又は多層の半導体膜で形成される。
特異ダミー垂直パターン（ＤＶＳ２＿１〜ＤＶＳ２＿５）は第１ソースパターンＳＣ１及び第２ソースパターンＳＣ２から離隔される。下部ホールＢＨ内に配置される下部犠牲埋め込みパターン３１は第１ソースパターンＳＣ１及び第２ソースパターンＳＣ２に接する。
第２層間絶縁膜１８の上にはビットラインＢＬから離隔された連結配線１２８が配置される。連結配線１２８は上部平坦絶縁膜２０３、下部平坦絶縁膜２０１、基板１０、及び周辺層間絶縁膜１０２の一部を貫通する貫通電極ＴＶＳによって周辺配線１０４に電気的に連結される。貫通電極ＴＶＳの側壁は貫通絶縁膜ＴＩによって囲まれる。その他の構成は図１１を参照して説明したものと同一又は類似である。
図１８は、図２をＡ−Ａ’線に沿って切断した第６例の断面図である。
図１８を参照すると、本実施形態による３次元半導体メモリ装置では、図１１の構造でダミーセル領域ＤＣＲに第６特異ダミー垂直パターンＤＶＳ１＿２が配置される。第６特異ダミー垂直パターンＤＶＳ１＿２は第５特異垂直ホールＦＣＨ５内に位置する。第５特異垂直ホールＦＣＨ５は第２スタック構造体ＳＴ２の一部に形成される。第１スタック構造体ＳＴ１で第５特異垂直ホールＦＣＨ５に対して垂直に重畳され、第５特異垂直ホールＦＣＨ５から離隔される犠牲埋め込みパターン３１が位置する。また、図１０を参照して説明したようにダミーセル領域ＤＣＲで第１ダミー垂直パターンＤＶＳ１は半導体パターンＥＰに接しない。その他の構造は図１１及び図１０を参照して説明したものと同一又は類似である。
図１９は、本発明の他の実施形態による３次元半導体メモリ装置の断面図である。
図１９を参照すると、本実施形態による３次元半導体メモリ装置では、第１サブスタック構造体ＳＴ１に形成される下部ホール（ＢＨ、ＦＢＨ１、ＦＢＨ２）の中心が第２サブスタック構造体ＳＴ２に形成される上部ホール（ＵＨ、ＦＵＨ１、ＦＵＨ２、ＦＵＨ３）の中心から各々第１方向Ｄ１に一定の距離で離隔される。従って、チャンネルホールＣＨの側壁プロファイルが図１８と異なる。これによって、垂直ホール（ＣＨ、ＤＣＨ１、ＤＣＨ２、ＦＣＨ１）の側壁プロファイルが図１８と異なる。また、垂直パターン（ＶＳ、ＣＤＶＳ、ＤＶＳ１、ＤＶＳ２、ＤＶＳ２＿１）とゲート絶縁膜（ＧＩ、ＧＩＦ）のプロファイルも図１８と異なる。例えば、上部ホールＵＨによって第１サブスタック構造体ＳＴ１の最上部に位置する電極層間絶縁膜１２の上部面が一部露出される。従って、垂直ホール（ＣＨ、ＤＣＨ１、ＤＣＨ２、ＦＣＨ１）内で各々ゲート絶縁膜（ＧＩ、ＧＩＦ）が第１サブスタック構造体ＳＴ１の最上部に位置する電極層間絶縁膜１２の上部面に接する。その他の構造は図１８と同一又は類似である。
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
９ 分離絶縁パターン
１０ 基板
１１ バッファ絶縁膜
１２ 電極層間絶縁膜
１３ 犠牲膜
１４ キャッピング絶縁膜
１６、１８ 第１、第２層間絶縁膜
２０ 平坦絶縁膜
２２ 接地ゲート絶縁膜
２５ チャンネルスペーサー膜
２７ チャンネル連結膜
２９ 埋め込み絶縁パターン
３１ （下部）犠牲埋め込みパターン
３３ 中間犠牲埋め込みパターン
３４ ビットライン導電パッド

１００ 周辺回路基板
１０２ 周辺層間絶縁膜
１０４ 周辺配線
１２８ 連結配線
２０１〜２０３ 下部、中間、上部平坦絶縁膜
ＢＣＬ ブロッキング絶縁膜
ＢＣＬｒ 残りのブロッキング絶縁膜
ＢＨ 下部ホール
ＢＬ、ＢＬ０〜ＢＬ２ ビットライン
ＢＬＫ、ＢＬＫ０〜ＢＬＫｎ メモリブロック
ＢＰＬＧ ビットラインコンタクトプラグ
ＣＡＲ セル領域
ＣＤＣＨ 中心ダミー垂直ホール
ＣＤＶＳ 中心ダミー垂直パターン
ＣＨ （セル）垂直ホール（チャンネルホール）
ＣＮＲ 連結領域
ＣＰＬＧ セルコンタクトプラグ
ＣＳ セルアレイ構造体
ＣＳＬ 共通ソースライン
ＣＳＰＬＧ１、ＣＳＰＬＧ２ 第１、第２ソースコンタクトプラグ
ＣＳＲ 共通ソース領域
ＣＳＴＲ セルストリング
ＤＣＨ１、ＤＣＨ２ 第１、第２ダミー垂直ホール
ＤＣＲ ダミーセル領域
ＤＭＣ ダミーセル
ＤＶＳ１、ＤＶＳ２ 第１、第２ダミー垂直パターン
ＤＶＳ１＿１、ＤＶＳ１＿２ 第５、第６特異ダミー垂直パターン
ＤＶＳ２＿１〜ＤＶＳ２＿５ 第１〜第５特異ダミー垂直パターン
ＤＷＬ ダミーワードライン
ＥＬ１、Ｅｌｆ、Ｅｌｇ、ＥＬｉ、ＥＬｊ、ＥＬ、ＥＬｍ、ＥＬｎ 第１、第ｆ、第ｇ、第ｉ、第ｊ、中間、第ｍ、第ｎ電極層
ＥＰ 半導体パターン
ＦＢＨ１、ＦＢＨ２ 第１、第２特異下部ホール
ＦＣＨ１〜ＦＣＨ５ 第１〜第５特異垂直ホール
ＦＭＨ１〜ＦＭＨ３ 第１〜第３特異中間ホール
ＦＵＨ１〜ＦＵＨ４ 第１〜第４特異上部ホール
ＧＩ （第１）ゲート絶縁膜
ＧＩＯ ゲート絶縁膜
ＧＩＦ 第２電極層間絶縁膜（第２ゲート絶縁膜）
ＧＲ グルーブ
ＧＳＬ０〜ＧＳＬ２ 接地選択ライン
ＧＳＴ 接地選択トランジスタ
ＨＬ 高誘電膜
ＩＦＰ 変曲点
ＭＣＴ メモリセルトランジスタ
ＭＨ 中間ホール
ＭＫ マスクパターン
ＰＳ 周辺回路構造体
ＰＳＴ 予備スタック構造体
ＰＳＴ１ 第１予備サブスタック構造体
ＰＴＲ 周辺回路トランジスタ
Ｒ１ 空間
ＳＣ１、ＳＣ２ 第１、第２ソースパターン
ＳＮ 電荷格納膜
ＳＮｒ 残りの電荷格納膜
ＳＰ 絶縁スペーサー
ＳＳＬ１１〜ＳＳＬ１３ 第１１〜第１３ストリング選択ライン
ＳＳＬ２１〜ＳＳＬ２３ 第２１〜第２３ストリング選択ライン
ＳＳＴ１１、ＳＳＴ２１ 第１、第２ストリング選択トランジスタ
ＳＴ スタック構造体
ＳＴ１〜ＳＴ３ 第１〜第３サブスタック構造体
ＴＩ 貫通絶縁膜
ＴＬ トンネル絶縁膜
ＴＬｒ 残りのトンネル絶縁膜
ＴＶＳ 貫通電極
ＵＨ 上部ホール
ＶＳ セル垂直パターン
ＷＬ０〜ＷＬｎ ワードライン

Claims (20)

  1. ３次元半導体メモリ装置であって、
    セル領域及び連結領域を含む基板と、
    前記基板上に交互に積層された電極層間絶縁膜及び前記連結領域で端部が階段形態を成す電極層と、
    前記連結領域で前記電極層の端部を覆う平坦絶縁膜と、
    前記連結領域で前記平坦絶縁膜を前記基板の上面に対して垂直になる第１方向に貫通する第１特異ダミー垂直パターンと、を備え、
    前記電極層の中の少なくとも１つは、前記第１特異ダミー垂直パターンと前記基板との間に位置し、前記第１特異ダミー垂直パターンから絶縁されることを特徴とする３次元半導体メモリ装置。
  2. 前記連結領域で前記平坦絶縁膜、前記電極層間絶縁膜、及び前記電極層の一部を貫通し、前記第１特異ダミー垂直パターンから離隔された第２特異ダミー垂直パターンを更に含み、
    前記電極層の中の少なくとも１つは、前記第１方向に前記第２特異ダミー垂直パターンと前記基板との間に位置し、前記第２特異ダミー垂直パターンから絶縁され、
    前記第１特異ダミー垂直パターンと前記基板との間の第１間隔は、前記第２特異ダミー垂直パターンと前記基板との間の第２間隔と異なることを特徴とする請求項１に記載の３次元半導体メモリ装置。
  3. 前記第１特異ダミー垂直パターンは、平坦な下部面を有し、
    前記第２特異ダミー垂直パターンの下部の前記基板の上面に平行である第２方向に平行である幅は、前記第２特異ダミー垂直パターンの上部の前記第２方向に平行である幅の８０％以下であることを特徴とする請求項１に記載の３次元半導体メモリ装置。
  4. 前記セル領域で前記電極層間絶縁膜及び前記電極層を貫通して前記基板に隣接するセル垂直パターンを更に含み、
    同一レベルで前記第１特異ダミー垂直パターンの前記基板の上面に平行である第２方向に平行である第１幅は、前記セル垂直パターンの前記第２方向に平行である第２幅と同一であるか又はより大きいことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  5. 前記セル垂直パターンと前記電極層との間に介在するゲート絶縁膜と、
    前記基板と前記セル垂直パターンとの間に配置される半導体パターンと、を更に含み、
    前記ゲート絶縁膜は、延長されて前記半導体パターンの上部面を少なくとも一部覆い、
    前記セル垂直パターンは、前記ゲート絶縁膜を貫通して前記半導体パターンに接することを特徴とする請求項４に記載の３次元半導体メモリ装置。
  6. 前記基板は、前記セル領域と前記連結領域との間に介在するダミーセル領域を更に含み、
    前記３次元半導体メモリ装置は、前記ダミーセル領域で前記電極層間絶縁膜及び前記電極層を貫通して前記基板に隣接する第１ダミー垂直パターンを更に含み、
    前記第１ダミー垂直パターンの下部面は、前記第１特異ダミー垂直パターンの下部面よりも前記基板に更に隣接することを特徴とする請求項１に記載の３次元半導体メモリ装置。
  7. 前記セル領域で前記電極層間絶縁膜及び前記電極層を貫通して前記基板に隣接するセル垂直パターンと、
    前記セル垂直パターンの上部に電気的に連結されるビットラインと、を更に含み、
    前記ビットラインは、前記第１ダミー垂直パターンから電気的に絶縁されることを特徴とする請求項６に記載の３次元半導体メモリ装置。
  8. 前記ダミーセル領域で前記電極層間絶縁膜及び前記電極層の一部を貫通し、前記第１ダミー垂直パターンから離隔される第２特異ダミー垂直パターンを更に含み、
    前記電極層の中の少なくとも１つは、前記第２特異ダミー垂直パターンと前記基板との間に位置し、前記第２特異ダミー垂直パターンから絶縁されることを特徴とする請求項６に記載の３次元半導体メモリ装置。
  9. 前記第１特異ダミー垂直パターンの下部の前記基板の上面に平行である第２方向に平行である幅は、前記第１特異ダミー垂直パターンの上部の前記第２方向に平行である幅の３５％〜８５％であることを特徴とする請求項１に記載の３次元半導体メモリ装置。
  10. 前記電極層間絶縁膜は、前記基板に隣接する前記第１電極層間絶縁膜と、前記第１電極層間絶縁膜の中の最上層に位置する第１電極層間絶縁膜上に配置される第２電極層間絶縁膜を含み、
    前記電極層は、前記第１電極層間絶縁膜の間に各々介在する第１電極層、及び前記第２電極層間絶縁膜の間に各々介在する第２電極層を含み、
    前記第１電極層間絶縁膜と前記第１電極層とは、第１スタック構造体を構成し、
    前記第２電極層間絶縁膜と前記第２電極層とは、第２スタック構造体を構成し、
    前記第１特異ダミー垂直パターンの側壁は、前記第１スタック構造体と前記第２スタック構造体との間で変曲点を有することを特徴とする請求項１に記載の３次元半導体メモリ装置。
  11. 前記連結領域で前記平坦絶縁膜、前記第２電極層間絶縁膜、及び前記第２電極層の少なくとも一部を貫通し、前記第１スタック構造体から離隔されて第１特異ダミー垂直パターンから離隔された第２特異ダミー垂直パターンと、
    前記第２特異ダミー垂直パターンから前記第１方向に離隔され、前記第１スタック構造体内に配置される犠牲埋め込みパターンと、を更に含むことを特徴とする請求項１０に記載の３次元半導体メモリ装置。
  12. 前記第１スタック構造体内の前記犠牲埋め込みパターンと前記基板との間に介在し、前記犠牲埋め込みパターン及び前記基板の両方に接する半導体パターンを更に含むことを特徴とする請求項１１に記載の３次元半導体メモリ装置。
  13. 前記第１電極層の中の少なくとも１つは、前記犠牲埋め込みパターンと前記基板との間に介在することを特徴とする請求項１１に記載の３次元半導体メモリ装置。
  14. 前記セル領域で前記電極層間絶縁膜及び前記電極層を貫通して前記基板に隣接するセル垂直パターンと、
    前記電極層間絶縁膜の中の最も低い電極層間絶縁膜と前記基板との間に介在するソースパターンと、を更に含み、
    前記ソースパターンは、前記セル垂直パターンに接し、前記第１特異ダミー垂直パターンから離隔されることを特徴とする請求項１に記載の３次元半導体メモリ装置。
  15. 前記セル領域で前記電極層間絶縁膜及び前記電極層を貫通して前記基板に隣接するセル垂直パターンと、
    前記第１特異ダミー垂直パターンの下に配置され、トランジスタ及び周辺配線を含む周辺回路構造体と、を更に含むことを特徴とする請求項１に記載の３次元半導体メモリ装置。
  16. セル領域及び連結領域を含む基板と、
    前記基板上に交互に積層された第１電極層間絶縁膜及び第１電極層を含む第１スタック構造体と、
    前記第１スタック構造体の上に交互に積層された第２電極層間絶縁膜及び第２電極層を含む第２スタック構造体と、
    前記セル領域で前記第２スタック構造体及び前記第１スタック構造体を前記基板の上面に対して垂直になる第１方向に貫通するセル垂直パターンと、
    前記連結領域で少なくとも前記第２電極層の一部を貫通する特異ダミー垂直パターンと、を備え、
    前記セル垂直パターンの側壁は、前記第１スタック構造体と前記第２スタック構造体との間の境界に隣接して変曲点を有し、
    前記第１電極層の中の少なくとも１つは、前記第１方向に前記特異ダミー垂直パターンと前記基板との間に介在することを特徴とする３次元半導体メモリ装置。
  17. 前記特異ダミー垂直パターンは、前記第１スタック構造体の中に延長され、
    前記特異ダミー垂直パターンの側壁は、前記第１スタック構造体と前記第２スタック構造体との間の境界に隣接して変曲点を有することを特徴とする請求項１６に記載の３次元半導体メモリ装置。
  18. 前記特異ダミー垂直パターンは、前記第１スタック構造体から離隔され、
    前記第１スタック構造体内に配置され、前記特異ダミー垂直パターンに前記第１方向に隣接する犠牲埋め込みパターンを更に含むことを特徴とする請求項１６に記載の３次元半導体メモリ装置。
  19. 前記第１電極層間絶縁膜の中の最も低い第１電極層間絶縁膜と前記基板との間に介在するソースパターンを更に含み、
    前記ソースパターンは、前記セル垂直パターンに接し、前記特異ダミー垂直パターンから離隔されることを特徴とする請求項１６に記載の３次元半導体メモリ装置。
  20. トランジスタ及び周辺配線を含む周辺回路構造体と、
    前記周辺回路構造体上のセルアレイ構造体と、を備え、
    前記セルアレイ構造体は、
    セル領域及び連結領域を含む第１基板と、
    前記第１基板上に交互に積層された第１電極層間絶縁膜及び第１電極層を含む第１スタック構造体と、
    前記第１スタック構造体の上に交互に積層された第２電極層間絶縁膜及び第２電極層を含む第２スタック構造体と、
    前記連結領域で少なくとも前記第２電極層の一部を前記第１基板の上面に対して垂直になる第１方向に貫通する特異ダミー垂直パターンと、
    前記連結領域で第１スタック構造体内に配置され、前記特異ダミー垂直パターンから離隔される犠牲埋め込みパターンと、を含むことを特徴とする３次元半導体メモリ装置。

JP2020206315A 2020-01-17 2020-12-11 ３次元半導体メモリ装置 Active JP7487087B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0006638 2020-01-17
KR1020200006638A KR20210093412A (ko) 2020-01-17 2020-01-17 3차원 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
JP2021114599A true JP2021114599A (ja) 2021-08-05
JP7487087B2 JP7487087B2 (ja) 2024-05-20

Family

ID=76650604

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020206315A Active JP7487087B2 (ja) 2020-01-17 2020-12-11 ３次元半導体メモリ装置

Country Status (5)

Country Link
US (1) US11495615B2 (ja)
JP (1) JP7487087B2 (ja)
KR (1) KR20210093412A (ja)
CN (1) CN113140574A (ja)
DE (1) DE102020122425A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101738103B1 (ko) 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9887207B2 (en) 2014-08-18 2018-02-06 Sandisk Technologies Llc Three dimensional NAND device having dummy memory holes and method of making thereof
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9978766B1 (en) 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
US10403719B2 (en) 2016-11-29 2019-09-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
KR20180096878A (ko) 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102353929B1 (ko) 2017-03-07 2022-01-21 삼성전자주식회사 반도체 장치
US10256245B2 (en) 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
WO2019018487A1 (en) 2017-07-21 2019-01-24 Avx Corporation BALANCING CIRCUIT FOR ELECTRIC POWER STORAGE DEVICE
KR102614654B1 (ko) 2018-03-29 2023-12-19 삼성전자주식회사 3차원 반도체 메모리 장치
KR102612406B1 (ko) 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
KR20200055186A (ko) 2018-11-12 2020-05-21 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
CN113140574A (zh) 2021-07-20
JP7487087B2 (ja) 2024-05-20
KR20210093412A (ko) 2021-07-28
DE102020122425A1 (de) 2021-07-22
US20210225868A1 (en) 2021-07-22
US11495615B2 (en) 2022-11-08

Similar Documents

Publication Publication Date Title
US11664362B2 (en) Semiconductor devices
KR102612195B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US8923057B2 (en) Three-dimensional semiconductor memory device with active patterns and electrodes arranged above a substrate
KR20190118751A (ko) 반도체 장치
KR20190123050A (ko) 3차원 반도체 메모리 장치
US10886296B2 (en) Three-dimensional semiconductor devices including vertical structures with varied spacing
CN108074935B (zh) 包括沟道结构的半导体器件
WO2015070817A1 (en) Semiconductor device and method for manufacturing the same
CN110649033B (zh) 3d存储器件及其制造方法
CN110931502A (zh) 三维半导体存储器装置
US11417675B2 (en) Three-dimensional semiconductor memory devices
US11864385B2 (en) Three-dimensional semiconductor memory device
US20230422497A1 (en) Semiconductor devices
US20230371262A1 (en) 3d semiconductor memory device
JP2021114599A (ja) ３次元半導体メモリ装置
KR102450571B1 (ko) 반도체 장치
US11456254B2 (en) Three-dimensional semiconductor memory device
US11825654B2 (en) Memory device
US20210398998A1 (en) Semiconductor device
KR20220114917A (ko) 반도체 장치 및 이의 제조 방법
US11532639B2 (en) Three-dimensional semiconductor memory device
US11626414B2 (en) Three-dimensional semiconductor memory devices and methods of fabricating the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240430

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240508

R150 Certificate of patent or registration of utility model

Ref document number: 7487087

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150