DE102020122425A1 - Dreidimensionale Halbleiterspeichervorrichtung - Google Patents

Dreidimensionale Halbleiterspeichervorrichtung Download PDF

Info

Publication number
DE102020122425A1
DE102020122425A1 DE102020122425.7A DE102020122425A DE102020122425A1 DE 102020122425 A1 DE102020122425 A1 DE 102020122425A1 DE 102020122425 A DE102020122425 A DE 102020122425A DE 102020122425 A1 DE102020122425 A1 DE 102020122425A1
Authority
DE
Germany
Prior art keywords
pattern
abnormal
substrate
dummy pattern
vertical dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020122425.7A
Other languages
English (en)
Inventor
Kyungeun Park
Jae-Joo Shim
Dongsung Woo
Jongkwang Lim
Jaehoon Jang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102020122425A1 publication Critical patent/DE102020122425A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Es ist eine dreidimensionale Halbleiterspeichervorrichtung offenbart, die ein Substrat, das einen Zellenbereich und einen Verbindungsbereich, eine Mehrzahl von zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von Elektrodenschichten, die alternierend auf dem Substrat gestapelt sind, enthält, wobei Enden der Mehrzahl von Elektrodenschichten eine stufenartige Form auf dem Verbindungsbereich ausbilden, eine planarisierte dielektrische Schicht an dem Verbindungsbereich, die die Enden der Mehrzahl von Elektrodenschichten bedeckt, und ein ersten abnormes vertikales Dummy-Muster auf dem Verbindungsbereich, das die planarisierte dielektrische Schicht in einer ersten Richtung senkrecht zu einer Oberseite des Substrats durchdringt, aufweist. Zumindest eine aus der Mehrzahl an Elektrodenschichten ist zwischen dem ersten abnormen vertikalen Dummy-Muster und dem Substrat angeordnet und von dem ersten abnormen vertikalen Dummy-Muster isoliert.

Description

  • Querverweis auf verwandte Anmeldung
  • Diese nicht-vorläufige US-Anmeldung beansprucht die Priorität gemäß 35 U.S.C §119 bezüglich der am 17. Januar 2020 beim Koreanischen Amt für Geistiges Eigentum eingereichten koreanischen Patentanmeldung Nr. 10-2020-0006638 , deren Offenbarung hierin vollinhaltlich durch Verweis mit aufgenommen ist.
  • Hintergrund
  • Die vorliegenden erfinderischen Konzepte betreffen eine dreidimensionale Halbleiterspeichervorrichtung und genauer ausgedrückt, eine dreidimensionale Halbleiterspeichervorrichtung mit erhöhter Zuverlässigkeit.
  • Halbleitervorrichtungen wurden zur Erfüllung höherer Performance und/oder niedrigerer Herstellungskosten, welche von den Kunden benötigt werden, hochintegriert. Da die Integration von Halbleitervorrichtungen ein Faktor zur Bestimmung des Produktpreises ist, wird eine Hochintegration zunehmend nachgefragt. Die Integration von typischerweise zweidimensionalen oder planaren Halbleitervorrichtungen ist im Wesentlichen durch die Fläche, die von einer Einheitsspeicherzelle abgedeckt wird, bestimmt, sodass sie durch das Technologielevel zum Ausbilden feiner Muster beeinflusst wird. Jedoch kann das teure Prozessequipment, das zum Erhöhen des Feinheitsgrads der Muster benötigt wird, in der Praxis ein Limit für das Erhöhen der Integration der zweidimensionalen oder planaren Halbleitervorrichtungen festlegen. Daher wurden dreidimensionale Halbleiterspeichervorrichtungen vorgeschlagen, die dreidimensional angeordnete Speicherzellen aufweisen.
  • Kurzfassung der Erfindung
  • Einige Ausführungsbeispiele der vorliegenden erfinderischen Konzepte sehen eine dreidimensionale Halbleiterspeichervorrichtung mit erhöhter Zuverlässigkeit vor.
  • Ein Vorteil der vorliegenden erfinderischen Konzepte ist nicht auf das vorher genannte beschränkt und weitere Vorteile, welche nicht vorher genannt wurden, werden durch die folgende Beschreibung vom Fachmann klar verstanden werden.
  • Gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte kann eine dreidimensionale Halbleiterspeichervorrichtung aufweisen: ein Substrat, das einen Zellenbereich und ein Verbindungsbereich enthält; eine Mehrzahl von zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von Elektrodenschichten, die alternierend auf dem Substrat gestapelt sind, wobei Enden der Mehrzahl von Elektrodenschichten eine stufenartige Form auf dem Verbindungsbereich ausbilden; eine planarisierte dielektrische Schicht auf dem Verbindungsbereich, wobei die planarisierte dielektrische Schicht die Enden der Mehrzahl von Elektrodenschichten abdeckt; ein erstes abnormes vertikales Dummy-Muster auf dem Verbindungsbereich, wobei das erste abnorme vertikale Dummy-Muster die planarisierte dielektrische Schicht in einer ersten Richtung senkrecht zu einer Oberseite des Substrats durchdringt. Zumindest eine aus der Mehrzahl von Elektrodenschichten kann zwischen dem ersten abnormen vertikalen Dummy-Muster und dem Substrat angeordnet sein und von dem ersten abnormen vertikalen Dummy-Muster isoliert werden.
  • Gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte kann eine dreidimensionale Halbleiterspeichervorrichtung aufweisen: ein Substrat, das einen Zellenbereich und ein Verbindungsbereich enthält; eine erste Stapelstruktur, die eine Mehrzahl von ersten zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von ersten Elektrodenschichten enthält, die alternierend auf dem Substrat gestapelt sind; eine zweite Stapelstruktur, die eine Mehrzahl von zweiten zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von zweiten Elektrodenschichten enthält, die alternierend auf der ersten Stapelstruktur gestapelt sind; ein vertikales Zellenmuster auf dem Zellenbereich, wobei das vertikale Zellenmuster die erste und zweite Stapelstruktur in einer ersten Richtung senkrecht zu einer Oberseite des Substrats durchdringt; und ein abnormes vertikales Dummy-Muster auf dem Verbindungsbereich, wobei das abnorme vertikale Dummy-Muster eine oder mehrere aus der Mehrzahl von zweiten Elektrodenschichten durchdringt. Eine Seitenwand des vertikalen Zellenmuster kann benachbart zu einer Grenze zwischen der ersten Stapelstruktur und der zweiten Stapelstruktur einen Knickpunkt bzw. Wendepunkt aufweisen. Zumindest eine aus der Mehrzahl von ersten Elektrodenschichten kann in der ersten Richtung zwischen dem abnormen vertikalen Dummy-Muster und dem Substrat eingefügt sein.
  • Gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte kann eine dreidimensionale Halbleiterspeichervorrichtung aufweisen: eine periphere Schaltungsstruktur, die einen Transistor und eine periphere Verdrahtungsleitung enthält; und eine Zellen-Array-Struktur auf der peripheren Schaltungsstruktur. Die Zellen-Array-Struktur kann enthalten: ein erstes Substrat, das einen Zellenbereich und einen Verbindungsbereich enthält; eine erste Stapelstruktur, die eine Mehrzahl von ersten zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von ersten Elektrodenschichten enthält, die alternierend auf dem ersten Substrat gestapelt sind; eine zweite Stapelstruktur, die eine Mehrzahl von zweiten zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von zweiten Elektrodenschichten enthält, die alternierend auf der ersten Stapelstruktur gestapelt sind; ein abnormes vertikales Dummy-Muster auf dem Verbindungsbereich, wobei das abnorme vertikale Dummy-Muster eine oder mehrere aus der Mehrzahl an zweiten Elektrodenschichten in einer ersten Richtung senkrecht zu einer Oberseite des Substrats durchdringt; und ein vergrabenes Opfermuster in der ersten Stapelstruktur auf dem Verbindungsbereich, wobei das vergrabene Opfermuster von dem abnormen vertikalen Dummy-Muster beabstandet ist.
  • Figurenliste
    • 1A veranschaulicht ein Blockdiagramm, das eine dreidimensionale Halbleiterspeichervorrichtung gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigt.
    • 1B veranschaulicht ein Schaltungsdiagramm, das eine dreidimensionale Halbleiterspeichervorrichtung gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigt.
    • 2 veranschaulicht eine Draufsicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigt.
    • 3A veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
    • 3B veranschaulicht eine Querschnittsansicht entlang einer Linie B-B' aus 2.
    • 4A veranschaulicht eine vergrößerte Ansicht, die einen Abschnitt P1 aus 3A zeigt.
    • 4B veranschaulicht eine vergrößerte Ansicht, die einen Abschnitt P3 aus 3A zeigt.
    • 5A bis 9A veranschaulichen Querschnittsansichten, die ein Verfahren zum Herstellen einer dreidimensionalen Halbleiterspeichervorrichtung mit dem Querschnitt aus 3A gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigen.
    • 10 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
    • 11 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
    • 12 bis 14 veranschaulichen Querschnittsansichten, die ein Verfahren zum Herstellen der dreidimensionalen Halbleiterspeichervorrichtung aus 11 zeigen.
    • 15 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
    • 16 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
    • 17 veranschaulicht eine vergrößerte Ansicht, die einen Abschnitt P8 aus 16 zeigt.
    • 18 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
    • 19 veranschaulicht eine Querschnittsansicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigt.
  • Genaue Beschreibung der Ausführungsbeispiele
  • Einige Ausführungsbeispiele der vorliegenden erfinderischen Konzepte werden nun unter Bezugnahme der beigefügten Zeichnungen im Detail beschrieben, um die vorliegenden erfinderischen Konzepte anschaulich zu erläutern.
  • 1A veranschaulicht ein Blockdiagramm, das eine dreidimensionale Halbleiterspeichervorrichtung gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigt.
  • Bezugnehmend auf 1A, kann eine dreidimensionale Halbleiterspeichervorrichtung gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte eine Zellen-Array-Struktur CS enthalten, die auf dem Substrat angeordnet ist. Die Zellen-Array-Struktur CS kann eine Mehrzahl von Speicherblöcken BLKO bis BLKn enthalten, von welchen jede eine Datenlöschungseinheit ist. Jeder der Speicherblöcke BLKO bis BLKn kann ein Speicherzellen-Array mit einer dreidimensionalen Struktur (oder vertikalen Struktur) enthalten.
  • 1B veranschaulicht ein Schaltungsdiagramm, das eine dreidimensionale Halbleiterspeichervorrichtung gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigt.
  • Bezugnehmend auf 1B, kann jeder der Speicherblöcke BLKO bis BLKn konfiguriert sein, sodass Zellstränge CSTR zweidimensional entlang einer ersten und zweiten Richtung D1 und D2 angeordnet und entlang einer dritten Richtung D3 verlängert sind. Eine Mehrzahl von Zellsträngen CSTR kann parallel zu jeder der Bit-Leitungen BL0 bis BL2 verbunden sein. Eine Mehrzahl von Zellsträngen CSTR kann gemeinsam an einer gemeinsamen Source-Leitung CSL verbunden sein.
  • Die Bit-Leitungen BL0 bis BL2 können zweidimensional angeordnet sein und eine Mehrzahl an Zellstränge CSTR kann parallel zu jeder der Bit-Leitungen BL0 bis BL2 verbunden sein. Eine Mehrzahl an Zellsträngen CSTR kann gemeinsam mit einer gemeinsamen Source-Leitung CSL verbunden sein. Beispielsweise kann eine Mehrzahl an Zellsträngen CSTR zwischen einer Mehrzahl an Bit-Leitungen BL0 bis BL2 und einer gemeinsamen Source-Leitung CSL angeordnet sein. Die gemeinsame Source-Leitung CSL kann in einer Mehrzahl vorgesehen sein, die zweidimensional angeordnet ist. Die gemeinsamen Source-Leitungen CSL können mit der gleichen Spannung versorgt sein oder können unabhängig voneinander elektrisch gesteuert werden.
  • Bei einigen Ausführungsbeispielen kann einer der Zellstränge CSTR Strangauswahltransistoren SST21 und/oder SST11, die in Serie verbunden sind, Speicherzellentransistoren MCT, die in Serie verbunden sind und/oder einen Masseauswahltransistor GST enthalten. Jeder der Speicherzellentransistoren MCT kann ein Datenspeicherelement enthalten. Einer der Zellstränge CSTR kann ferner Dummy-Zellen DMC zwischen dem Strangauswahltransistor SST11 und dem Speicherzellentransistor MCT und zwischen dem Masseauswahltransistor GST und dem Speicherzellentransistoren MCT enthalten. Weitere Zellstränge CSTR können eine identische oder ähnliche Struktur zu den vorher besprochenen Strukturen aufweisen.
  • Der Strangauswahltransistor SST21 kann mit einer ersten Bit-Leitung BL1 gekoppelt sein und der Masseauswahltransistor GST kann mit einer gemeinsamen Source-Leitung CSL gekoppelt sein. Die Speicherzellentransistoren MCT, die zu einem Zellenstrang CSTR verbunden sind, können beispielsweise zwischen dem Strangauswahltransistor SST11 und dem Masseauswahltransistor GST in Serie verbunden sein.
  • Alternativ kann der Masseauswahltransistor GST in jedem der Zellenstränge CSTR eine Mehrzahl an MOS Transistoren, die in Serie verbunden sind, ähnlich zu den Strangauswahltransistoren SST21 und SST11 enthalten. Im Unterschied dazu kann jeder der Zellstränge CSTR einen einzelnen Strangauswahltransistor enthalten.
  • Bei einigen Ausführungsbeispielen kann der Strangauswahltransistor SST11 über eine Strangauswahl-Leitung SSL11 gesteuert werden und kann der Strangauswahltransistor SST21 über eine Strangauswahl-Leitung SSL21 gesteuert werden. Die Speicherzellentransistoren MCT können durch eine Mehrzahl an Wort-Leitungen WLO bis WLn gesteuert werden und die Dummy-Zellen DMC können durch eine Dummy-Wort-Leitung DWL gesteuert werden. Der Masseauswahltransistor GST kann durch eine Masseauswahl-Leitung GSL gesteuert werden. Die gemeinsame Source-Leitung CSL kann gemeinsam zu den Sources der Masseauswahltransistoren GST verbunden sein.
  • Ein Zellenstrang CSTR kann eine Mehrzahl von Speicherzellentransistoren MCT mit unterschiedlichen Abständen zur gemeinsamen Source-Leitung CSL enthalten. Eine Mehrzahl an Wort-Leitungen WLO bis WLn und DWL kann zwischen den gemeinsamen Source-Leitungen CSL und den Bit-Leitungen BL0 bis BL2 angeordnet sein.
  • Die Speicherzellentransistoren MCT können Gate-Elektroden mit dem gleichen oder im Wesentlichen gleichen Abstand zur gemeinsamen Source-Leitung CSL enthalten, wobei die Gate-Elektroden gemeinsam zu einer der Wort-Leitungen WLO bis WLn und DWL verbunden sein können, wodurch sie in einem Zustand gleichen Potentials sind. Alternativ können, obwohl die Gate-Elektroden der Speicherzellentransistoren MCT in einem gleichen oder im Wesentlichen gleichen Abstand von der gemeinsamen Source-Leitung CSL angeordnet sind, die Gate Elektroden, die an unterschiedlichen Reihen oder Spalten angeordnet sind, unabhängig voneinander gesteuert werden.
  • 2 veranschaulicht eine Draufsicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigt. 3A veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2. 3B veranschaulicht eine Querschnittsansicht entlang einer Linie B-B' aus 2. 4A veranschaulicht eine vergrößerte Ansicht, die einen Abschnitt P1 aus 3A zeigt. 4B veranschaulicht eine vergrößerte Ansicht, die einen Abschnitt P2 aus 3A zeigt.
  • Bezugnehmend auf die 2, 3A, 3B, 4A und 4B, kann eine Zellen-Array-Struktur CS auf einem Substrat 10 angeordnet sein. Die Zellen-Array-Struktur CS kann eine Mehrzahl an Speicherblöcken BLKO bis BLKn enthalten, wobei 2 eine Draufsicht eines einzelnen Speicherblocks BLK zeigt, der aus der Mehrzahl von Speicherblöcken BLKO bis BLKn ausgewählt wurde. Das Substrat 10 kann aus einem Halbleitermaterial (beispielsweise einem Silizium-Wafer), einem dielektrischen Material (beispielsweise Glas) und einem Leiter oder Halbleiter, der mit einem dielektrischen Material bedeckt ist, ausgebildet sein. Das Substrat 10 kann mit Störstellen dotiert sein, die beispielsweise einen ersten Leitfähigkeitstyp aufweisen. Das Substrat 10 kann einen Zellenbereich CAR, einen Dummy-Zellenbereich DCR und/oder einen Verbindungsbereich CNR enthalten, die in einer ersten Richtung D1 angeordnet sind. Eine dielektrische Pufferschicht 11 kann auf dem Substrat 10 angeordnet sein. Die dielektrische Pufferschicht 11 kann eine einschichtige oder mehrschichtige Struktur enthalten, wie beispielsweise eine oder mehrere Siliziumoxidschichten, Siliziumnitridschichten und Siliziumoxinitridschichten.
  • Die dielektrische Pufferschicht 11 kann darüber mit Elektrodenschichten EL1, EL, ELm und ELn und mit zwischen Elektroden liegenden dielektrischen Schichten 12 vorgesehen sein, die alternierend gestapelt sind. Die Elektrodenschichten EL1, EL, Elm und ELn können eine erste Elektrodenschicht EL1, die am nächsten zum Substrat 10 ist, eine n-te Elektrodenschicht ELn, die am weitesten vom Substrat entfernt ist, eine m-te Elektronenschicht ELm benachbart zur n-te Elektrodenschicht ELn und eine Vielzahl an mittleren Elektrodenschichten EL zwischen der ersten Elektrodenschicht EL1 und der m-ten Elektrodenschicht ELm enthalten. Die n-te Elektrodenschicht ELn kann mit einer abdeckenden dielektrischen Schicht 14 bedeckt sein.
  • Die abdeckende dielektrische Schicht 14 kann das gleiche Material wie das der zwischen Elektroden liegenden dielektrischen Schicht 12 enthalten. Die zwischen Elektroden liegende Schicht 12 kann beispielsweise eine Siliziumoxidschicht enthalten. Die Elektrodenschichten EL1, EL, Elm und ELn können Metall enthalten, beispielsweise Wolfram. Die dielektrische Pufferschicht 11, die zwischen Elektroden liegenden dielektrischen Schichten 12, die Elektrodenschichten EL1, EL, ELm und ELn und/oder die abdeckende dielektrische Schicht 14 können eine Stapelstruktur ST bilden.
  • Die Elektrodenschichten EL1, EL, ELm und ELn können Enden (oder Blockabschnitte) aufweisen, die eine stufenartige Form auf dem Verbindungsbereich CNR ausbilden. Beispielsweise können die Elektrodenschichten EL1, EL, ELm und ELn in der ersten Richtung D1 Längen aufweisen, die sich mit Erhöhen des Abstands zum Substrat 10 verringern, wobei die Stapelstruktur ST eine Höhe aufweisen kann, die sich mit Erhöhen des Abstands zum Zellenbereich CAR verringert. Auf dem Verbindungsbereich CNR können die Elektrodenschichten EL1, EL, ELm und ELn Seitenwände aufweisen, die entlang der ersten Richtung D1 gleich zueinander beabstandet sind. Jede der Elektrodenschichten EL1, EL, ELm und ELn können einen Blockabschnitt auf dem Verbindungsbereich CNR aufweisen, wobei die Blockabschnitte der Elektrodenschichten EL1, EL, ELm und ELn horizontal und vertikal an unterschiedlichen Positionen angeordnet sein können. Die n-te und m-te Elektrodenschichten ELn und ELm der Elektrodenschichten EL1, EL, ELm und ELn können eine lineare Form aufweisen, die sich in der ersten Richtung D1 erstreckt, wobei sie entlang eines dielektrischen Separationsmusters 9 voneinander beabstandet sind.
  • Bei einigen Ausführungsbeispielen können eine NAND Flash-Memory-Vorrichtung als eine dreidimensionale Halbleiterspeichervorrichtung gemäß den vorliegenden erfinderischen Konzepten angenommen werden. Beispielsweise kann die erste Elektrodenschicht EL1 den Masseauswahl-Leitungen GSLO bis GSL2 aus 1B entsprechen. Die m-te Elektrodenschicht ELm kann den Strangauswahl-Leitungen SSL11, SSL12 und SSL13 aus 1B entsprechen. Die n-te Elektrodenschichten ELn kann den Strangauswahl-Leitungen SSL21, SSL22 und SSL23 aus 1B entsprechen. Die mittleren Elektrodenschichten EL können den Wort-Leitungen WLO bis WLn und der Dummy-Wort-Leitung DWL aus 1B entsprechen. Auf dem Verbindungsbereich CNR kann die Stapelstruktur ST ein Ende aufweisen, das mit einer planarisierten dielektrischen Schicht 20 bedeckt ist. Die planarisierte dielektrische Schicht 20 kann das gleiche dielektrische Material wie das der zwischen Elektroden liegenden dielektrischen Schicht 12 enthalten. Die planarisierte dielektrische Schicht 20 kann eine Oberseite aufweisen, die komplanar mit der der abdeckenden dielektrischen Schicht 14 ist.
  • Auf dem Zellenbereich CAR kann die Stapelstruktur ST eine Mehrzahl von vertikalen Löchern CH enthalten, die das Substrat 10 freilegen und die voneinander beabstandet sind. Auf dem Dummy-Zellenbereich DCR kann die Stapelstruktur ST eine Mehrzahl von ersten vertikalen Dummy-Löchern DCH1 enthalten, die das Substrat 10 freilegen und die voneinander beabstandet sind. Auf dem Verbindungsbereich CNR kann die Stapelstruktur ST eine Mehrzahl von zweiten vertikalen Dummy-Löchern DCH2 enthalten, die das Substrat 10 freilegen und die voneinander beabstandet sind. Auf dem Verbindungsbereich CNR können sich die zweiten vertikalen Dummy-Löcher DCH2 in die planarisierte dielektrische Schicht 20 erstrecken. Die vertikalen Löcher CH, die ersten vertikalen Dummy-Löcher DCH1 und die zweiten vertikalen Dummy-Löcher DCH2 können in sich jeweils entsprechende Halbleitermuster EP aufweisen, die mit dem Substrat 10 in Kontakt stehen. Die Halbleitermuster EP können beispielsweise einkristalline Siliziummuster sein. Die Halbleitermuster EP können mit Störstellen dotiert sein, die den ersten Leitfähigkeitstyp aufweisen.
  • Eine dielektrische Masse-Gate-Schicht 22 kann zwischen der ersten Elektrodenschicht EL1 und den Halbleitermustern EP eingefügt sein. Die dielektrische Masse-Gate-Schicht 22 kann beispielsweise eine Siliziumoxidschicht enthalten. Die dielektrische Masse-Gate-Schicht 22 darf sich nicht bis zu den mittleren Elektrodenschichten EL erstrecken.
  • Die vertikalen Löcher CH können in sich jeweils entsprechende vertikale Zellenmuster VS aufweisen, die mit den Halbleitermustern EP in Kontakt stehen. Die ersten vertikalen Dummy-Löcher DCH1 können in sich jeweils entsprechende erste vertikale Dummy-Muster DVS1 aufweisen, die mit den Halbleitermustern EP in Kontakt stehen. Die zweiten vertikalen Dummy-Löcher DCH2 können in sich entsprechende zweite vertikale Dummy-Muster DVS2 aufweisen, die mit den Halbleitermustern EP Kontakt stehen. Die vertikalen Zellenmuster VS, die ersten vertikalen Dummy-Muster DVS1 und/oder die zweiten vertikalen Dummy-Muster DVS2 können beispielsweise eine Polysiliziumschicht oder eine einkristalline Siliziumschicht enthalten, die entweder mit Störstellen dotiert sind oder keine Störstellen aufweisen. Die vertikalen Zellenmuster VS, die ersten vertikalen Dummy-Muster DVS1 und/oder die zweiten vertikalen Dummy-Muster DVS2 können alle eine hohle Becherform aufweisen. Die ersten vertikalen Dummy-Muster DVS1 und/oder die vertikalen Zellenmuster VS können in Draufsicht alle eine kreisförmige Form aufweisen. Die ersten vertikalen Dummy-Muster DVS1 und die vertikalen Zellenmuster VS können den gleichen Durchmesser (oder maximale Breite) aufweisen. Die zweiten vertikalen Dummy-Muster DVS2 können in Draufsicht alle eine ovale oder kreisförmige Form aufweisen. Wie im Querschnitt aus 3A gezeigt, kann jedes der zweiten vertikalen Dummy-Muster DVS2 eine Breite parallel zur ersten Richtung D1 aufweisen, die gleich oder größer als eine Breite parallel zur ersten Richtung D1 von jedem der vertikalen Zellenmuster VS ist.
  • Wie in 2 gezeigt, kann der Zellenbereich CAR eine Mehrzahl an vertikalen Zellenmustern VS und/oder eine Mehrzahl an zentralen vertikalen Dummy-Mustern CDVS enthalten. Die zentralen vertikalen Dummy-Muster CDVS können an einem zentralen Abschnitt von einem Abschnitt des Speicherblocks BLK linear entlang der ersten Richtung D1 angeordnet sein. Das dielektrische Separationsmuster 9 kann zwischen oberen Abschnitten der zentralen vertikalen Dummy-Muster CDVS angeordnet sein. Das dielektrische Separationsmuster 9 kann beispielsweise eine Siliziumoxidschicht enthalten.
  • Bezugnehmend auf 2 können die zweiten vertikalen Dummy-Muster DVS2 in Draufsicht die Enden (oder die Blockabschnitte) der Elektrodenschichten EL1, EL, ELm und ELn durchdringen. Die Anzahl an Elektrodenschichten EL1, EL, ELm und ELn, die die zweiten vertikalen Dummy-Muster DVS2 durchdringen, kann sich fortschreitend verringern, wenn die zweiten vertikalen Dummy-Muster DVS2 weiter von dem Zellenbereich CAR entfernt sind. In Draufsicht kann ein Zellenkontaktanschluss CPLG von vier zweiten vertikalen Dummy-Mustern DVS2, die zueinander benachbart sind und angeordnet sind, um entsprechende Blockabschnitte zu durchdringen, umgeben sein. Als ein weiteres Beispiel in Draufsicht kann eines oder können mehrere der zweiten vertikalen Dummy-Muster DVS2 die Grenzen zwischen benachbarten Elektrodenschichten EL1, EL, ELm und ELn durchdringen. Bei einigen Ausführungsbeispielen können die zweiten vertikalen Dummy-Muster DVS2 in ihrer Anordnung auf verschiedene Weise verändert werden. Die Zellenkontaktanschlüsse CPLG können die planarisierte dielektrische Schicht 20 und/oder die erste und zweite dielektrische Zwischenschicht 16 und 18, welche nachstehend diskutiert werden, durchdringen, wobei sie dabei mit den entsprechenden Blockabschnitten der Elektrodenschichten EL1, EL, ELm und ELn gekoppelt sind.
  • Die leitfähigen Bit-Leitungs-Blöcke 34 können an oberen Enden der vertikalen Zellenmuster VS, einem oberen Ende der zentralen vertikalen Dummy-Muster CDVS und an oberen Enden der ersten und zweiten vertikalen Dummy-Muster DVS1 und DVS2 ausgebildet sein. Die leitfähigen Bit-Leitungs-Blöcke 34 können Störstellen dotierte Bereiche sein oder können aus einem leitfähigen Material ausgebildet sein. Die leitfähigen Bit-Leitungs-Blöcke 34 auf den vertikalen Zellenmustern VS können mit den Bit-Leitungen BL verbunden sein. Auf der anderen Seite dürfen die leitfähigen Bit-Leitungs-Blöcke 34 auf den zentralen vertikalen Dummy-Mustern CDVS und den ersten und zweiten vertikalen Dummy-Mustern DVS1 und DVS2 nicht mit den Bit-Leitungen BL verbunden sein. Die vertikalen Zellenmuster VS, die zentralen vertikalen Dummy-Muster CDVS, die ersten vertikalen Dummy-Muster DVS1 und/oder die zweiten vertikalen Dummy-Muster DVS2 können alle eine Kanalabstandshalterschicht 25 und/oder eine Kanalverbindungsschicht 27, wie in 4A gezeigt, enthalten. Die Kanalabstandshalterschicht 25 und/oder die Kanalverbindungsschicht 27 können aus einer Polysiliziumschicht oder einer einkristallinen Schicht, die mit Störstellen dotiert sind, ausgebildet sein.
  • Erste dielektrische Gateschichten GI können entsprechend zwischen den vertikalen Zellenmustern VS und inneren Wänden der vertikalen Löcher CH, zwischen den ersten vertikalen Dummy-Mustern DVS1 und inneren Wänden der ersten vertikalen Dummy-Löcher DCH1 und zwischen den zweiten vertikalen Dummy-Mustern DVS2 und inneren Wänden der zweiten vertikalen Dummy-Löcher DCH2 eingefügt werden. Die ersten dielektrischen Gateschichten GI können alle eine dielektrische Tunnelschicht TL, eine Ladungsspeicherungsschicht SN und/oder eine dielektrische Blockierschicht BCL, wie in 4A gezeigt, enthalten. Die Ladungsspeicherungsschicht SN kann eine dielektrische Haftstellenschicht bzw. Trap-Schicht, eine Floating-Gate-Elektrode oder eine dielektrische Schicht sein, die leitfähige Nanodots enthält. Beispielsweise kann die Ladungsspeicherungsschicht SN eine oder mehrere aus Siliziumnitridschichten, Siliziumoxinitridschichten, siliziumreichen Nitridschichten, nano-kristallinen Siliziumschichten und beschichteten Haftstellenschichten enthalten. Die dielektrische Tunnelschicht TL kann eines der Materialien enthalten, deren Bandlücke größer als die der Ladungsspeicherungsschicht SN ist und die dielektrische Blockierschicht BCL kann eine dielektrische High-k-Schicht, wie etwa eine Aluminiumoxidschicht oder eine Hafniumoxidschicht, enthalten.
  • Die ersten dielektrischen Gateschichten GI können die entsprechenden Oberseiten der Halbleitermuster EP partiell bedecken. Die vertikalen Zellenmuster VS, die ersten vertikalen Dummy-Muster DVS1 und/oder die zweiten vertikalen Dummy-Muster DVS2 können alle die erste dielektrische Gateschicht GI durchdringen und die Halbleitermuster EP kontaktieren. Beispielsweise kann, wie in 4A gezeigt, die Kanalverbindungsschicht 27 von jedem der vertikalen Zellenmuster VS, von jedem der ersten vertikalen Dummy-Muster DVS1 und/oder von jedem der zweiten vertikalen Dummy-Muster DVS2 die erste dielektrische Gateschicht GI durchdringen und die Halbleitermuster EP kontaktieren. Die Kanalverbindungsschicht 27 kann eine hohle Becherform aufweisen und ein vergrabenes dielektrisches Muster 29 kann einen Hohlraum im Inneren der Kanalverbindungsschicht 27 ausfüllen. Das vergrabene dielektrische Muster 29 kann beispielsweise eine Siliziumoxidschicht enthalten.
  • Dielektrische High-k-Schichten HL können zwischen der ersten dielektrischen Gateschicht GI und den Elektrodenschichten EL1, EL, ELm und ELn und zwischen den zwischen Elektroden liegenden dielektrischen Schichten 12 eingefügt sein. Die dielektrische High-k-Schicht HL kann eine Schicht, wie etwa eine Aluminiumoxidschicht oder eine Hafniumoxidschicht, sein, die eine dielektrische Konstante aufweist, die größer als die einer Siliziumoxidschicht ist.
  • Die Stapelstruktur ST kann sequenziell mit einer ersten dielektrischen Zwischenschicht 16 und/oder einer zweiten dielektrischen Zwischenschicht 18 bedeckt sein. Jede der ersten und zweiten dielektrischen Zwischenschichten 16 und 18 kann eine einschichtige oder eine mehrschichtige Struktur aufweisen, die eine oder mehrere von Siliziumoxidschichten, Siliziumnitridschichten und Siliziumoxinitridschichten enthält. Die leitfähigen Bit-Leitungs-Blöcke 34 auf den vertikalen Zellenmustern VS können mit den Bit-Leitungen BL über Bit-Leitungs-Kontaktanschlüsse BPLG, die die ersten und zweiten dielektrischen Zwischenschichten 16 und 18 durchdringen, verbunden sein. Die Bit-Leitungen BL können sich in einer zweiten Richtung D2, die die erste Richtung D1 schneidet, erstrecken und können parallel zueinander sein. Die Bit-Leitungs-Kontaktanschlüsse BPLG und die Bit-Leitungen BL können Metall, wie etwa Wolfram, Aluminium und Kupfer, enthalten. Auf dem Dummy-Zellenbereich DCR und dem Verbindungsbereich CNR dürfen weder die Bit-Leitungs-Kontaktanschlüsse BPLG, noch die Bit-Leitung BL auf den leitfähigen Bit-Leitungs-Blöcken 34 angeordnet sein. Bei einigen Ausführungsbeispielen kann der Dummy-Zellenbereich DCR Dummy-Bit-Leitungs-Kontaktanschlüsse (nicht gezeigt) und Dummy-Bit-Leitungen (nicht gezeigt) auf den leitfähigen Bit-Leitungs-Blöcken 34 enthalten. Bei einigen Ausführungsbeispielen können die Dummy-Bit-Leitungen ohne Versorgungsspannung elektrisch schwebend bzw. floatend sein. Ebenso wie die Bit-Leitungen BL können sich die Dummy-Bit-Leitungen auch in der zweiten Richtung D2 erstrecken.
  • Die Zellen-Array-Struktur CS kann die Stapelstruktur ST, die ersten und zweiten dielektrischen Zwischenschichten 16 und 18 und/oder die Bit-Leitungen BL enthalten. Erste Source-Kontaktanschlüsse CSPLG1 können zwischen angrenzenden Speicherblöcken BLK, die in den Zellen-Array-Strukturen CS enthalten sind, angeordnet sein. Zusätzlich können zweite Source-Kontaktanschlüsse CSPLG2 jeweils auf einem zentralen Abschnitt von einem Speicherblock BLK angeordnet sein, wobei sie jeweils den Speicherblock BLK in der zweiten Richtung D2 in zwei Abschnitte unterteilen. Wie in der Draufsicht aus 2 gezeigt, kann der erste Source-Kontaktanschluss CSPLG1 eine lineare Form aufweisen, die kontinuierlich in der ersten Richtung D1 verlängert ist. Auf der anderen Seite kann der zweite Source-Kontaktanschluss CSPLG2 einen diskontinuierlichen Abschnitt (oder eine Schnittfläche) auf dem Verbindungsbereich CNR aufweisen.
  • Wie in dem Querschnitt aus 3B gezeigt, können der erste Source-Kontaktanschluss CSPLG1 und der zweite Source-Kontaktanschluss CSPLG2 voneinander beabstandet und benachbart zum Substrat 10 sein, während sie die erste dielektrische Zwischenschicht 16 und die Stapelstruktur ST durchdringen. Dielektrische Abstandshalter SP können zwischen der Stapelstruktur ST und den ersten Source-Kontaktanschlüssen CSPLG1 und zwischen der Stapelstruktur ST und den zweiten Source-Kontaktanschlüssen CSPLG2 eingefügt sein. Das Substrat 10 kann in sich gemeinsame Source-Bereiche CSR aufweisen, die entsprechend mit den ersten Source-Kontaktanschlüssen CSPLG1 und den zweiten Source-Kontaktanschlüssen CSPLG2 in Kontakt stehen. Der gemeinsame Source-Bereich CSR kann mit Störstellen dotiert sein, die einen zweiten Leitfähigkeitstyp aufweisen, der entgegengesetzt zu dem der Störstellen ist, mit welchen das Substrat 10 dotiert ist. Die ersten und zweiten Source-Kontaktanschlüsse CSPLG1 und CSPLG2 können beispielsweise zumindest ein Material enthalten, das ausgewählt wird aus einem dotierten Halbleiter (beispielsweise dotiertes Silizium), einem Metall (beispielsweise Wolfram, Kupfer oder Aluminium), einem leitfähigen Metallnitrid (beispielsweise Titannitrid oder Tantalnitrid) und einem Übergangsmetall (beispielsweise Titan oder Tantal).
  • Bezugnehmend auf die 3A und 4B, können abnorme vertikale Dummy-Muster DVS2_1 bis DVS2_4 auf dem Verbindungsbereich CNR angeordnet sein. Die abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2_4 können Abschnitten der zweiten vertikalen Dummy-Muster DVS2 entsprechen. Die abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2_4 können erste bis vierte abnorme vertikale Dummy-Muster DVS2_1 bis DVS2_4 enthalten. Die ersten bis vierten abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2_4 können jeweils in den ersten bis vierten abnormen vertikalen Löchern FCH1 bis FCH4 angeordnet sein. Die abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2_4 dürfen nicht mit den Bit-Leitungen BL verbunden sein. Es darf keine Spannung an die abnormen vertikalen Dummy-Mustern DVS2_1 bis DVS2_4 angelegt werden. Die abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2_4 können alle eine hohle Becherform aufweisen.
  • Die abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2 4 können alle eine Kanalabstandshalterschicht 25 und/oder eine Kanalverbindungsschicht 27 enthalten, wie in 4B gezeigt. Die Kanalabstandshalterschicht 25 und/oder die Kanalverbindungsschicht 27 können aus einer Polysiliziumschicht oder einer einkristallinen Siliziumschicht, die mit Störstellen dotiert sind, ausgebildet sein. Zweite dielektrische Gateschichten GIF können zwischen den abnormen vertikalen Dummy-Mustern DVS2_1 bis DVS2_4 und inneren Wänden der abnormen vertikalen Löcher FCH1 bis FCH4 eingefügt sein. Die zweiten dielektrischen Gateschichten GIF können alle eine dielektrische Tunnelschicht TL, eine Ladungsspeicherungsschicht SN und/oder eine dielektrische Blockierschicht BCL enthalten, wie in 4B gezeigt. Die zweiten dielektrischen Gateschichten GIF können entsprechende Unterseiten der abnormen vertikalen Löcher FCH1 bis FCH4 abdecken. Die abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2 4 dürfen die zweiten dielektrischen Gateschichten GIF nicht durchdringen und können von den Unterseiten der abnormen vertikalen Löcher FCH1 bis FCH4 beabstandet sein. Eine oder mehrere der Elektrodenschichten EL1, EL, ELm und ELn können zwischen dem Substrat 10 und den abnormen vertikalen Dummy-Mustern DVS2_1 bis DVS2_4 eingefügt sein. Die zweiten dielektrischen Gateschichten GIF können die abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2_4 von den Elektrodenschichten EL1, EL, ELm, und ELn isolieren.
  • Beispielsweise kann das erste abnorme vertikale Dummy-Muster DVS2_1 in dem ersten abnormen vertikalen Loch FCH1 angeordnet sein. Das erste abnorme vertikale Loch FCH1 kann einen spitzen Unterabschnitt aufweisen. Ein unterstes Ende des ersten abnormen vertikalen Lochs FCH1 kann benachbart zu einer halben Höhe der Stapelstruktur ST sein. Wie in 3A gezeigt, können ca. sieben Elektrodenschichten EL1 und EL zwischen dem Substrat 10 und dem untersten Ende des ersten abnormen vertikalen Lochs FCH1 eingefügt sein. Das erste abnorme vertikale Dummy-Muster DVS2_1 kann die ca. sieben Elektrodenschichten EL1 und EL vertikal überlappen. Die zweite dielektrische Gateschicht GIF und/oder das erste abnorme vertikale Dummy-Muster DVS2_1, die in dem ersten abnormen vertikalen Loch FCH1 angeordnet sind, können spitze Unterabschnitte aufweisen. Beispielsweise kann das erste abnorme vertikale Dummy-Muster DVS2_1 eine obere Breite und eine untere Breite parallel zur ersten Richtung D1 aufweisen, wobei die untere Breite vorzugsweise ungefähr 85 % oder weniger, noch bevorzugter ungefähr 35 % bis ungefähr 85 % der oberen Breite betragen kann.
  • Das erste abnorme vertikale Dummy-Muster DVS2_1 kann die planarisierte dielektrische Schicht 20, eine oder mehrere der zwischen Elektroden liegenden dielektrischen Schichten 12 und eine oder mehrere der mittleren Elektrodenschichten EL durchdringen.
  • Das zweite abnorme vertikale Dummy-Muster DVS2 2 kann in dem zweiten abnormen vertikalen Loch FCH2 angeordnet sein. Das zweite abnorme vertikale Loch FCH2 kann eine flache Unterseite aufweisen. Ein unterstes Ende des zweiten abnormen vertikalen Lochs FCH2 kann näher am Substrat 10 als das erste abnorme vertikale Loch FCH1 sein. Wie in 3A gezeigt, können zwei Elektrodenschichten EL1 und EL zwischen dem Substrat 10 und dem untersten Ende des zweiten abnormen vertikalen Lochs FCH2 (oder zwischen dem Substrat 10 und dem zweiten abnormen vertikalen Dummy-Muster DVS2_2) eingefügt sein. Das zweite abnorme vertikale Dummy-Muster DVS2_2 kann die beiden Elektrodenschichten EL1 und EL vertikal überlappen. Die zweite dielektrische Gateschicht GIF und das zweite abnorme vertikale Dummy-Muster DVS2_2, die in dem zweiten abnormen vertikalen Loch FCH2 angeordnet sind, können ebenso flache Unterseiten aufweisen. Das zweite abnorme vertikale Dummy-Muster DVS2_2 kann die planarisierte dielektrische Schicht 20, eine oder mehrere der zwischen Elektroden liegenden dielektrischen Schichten 12 und/oder eine oder mehrere der mittleren Elektrodenschichten EL durchdringen.
  • Das dritte abnorme vertikale Dummy-Muster DVS2 3 kann in dem dritten abnormen vertikalen Loch FCH3 angeordnet sein. Das dritte abnorme vertikale Loch FCH3 kann eine flache Unterseite und/oder eine geneigte Seitenwand aufweisen. Ein unterstes Ende des dritten abnormen vertikalen Lochs FCH3 kann näher an dem Substrat 10 als das erste abnorme vertikale Loch FCH1 sein, kann jedoch vom Substrat 10 weiter weg sein, als das zweite abnorme vertikale Loch FCH2. Das dritte abnorme vertikale Loch FCH3 kann eine Unterseite auf einer der mittleren Elektrodenschichten EL aufweisen. Wie in 3A gezeigt, können ca. vier Elektrodenschichten EL1 und EL zwischen dem Substrat 10 und dem untersten Ende des dritten abnormen vertikalen Lochs FCH3 (oder zwischen dem Substrat 10 und dem dritten abnormen vertikalen Dummy-Muster DVS2_3) eingefügt sein. Das dritte abnorme vertikale Dummy-Muster DVS2_3 kann die ca. vier Elektrodenschichten EL1 und EL vertikal überlappen. Die zweite dielektrische Gateschicht GIF und/oder das dritte abnorme vertikale Dummy-Muster DVS2_3, die in dem dritten abnormen vertikalen Loch FCH3 angeordnet sind, können spitze Unterabschnitte aufweisen. Das dritte abnorme vertikale Dummy Muster DVS2_3 kann die planarisierte dielektrische Schicht 20, eine oder mehrere der zwischen Elektroden liegenden dielektrischen Schichten 12 und/oder eine oder mehrere der mittleren Elektrodenschichten EL durchdringen.
  • Das vierte abnorme vertikale Dummy-Muster DVS2 4 kann in dem vierten abnormen vertikalen Loch FCH4 angeordnet sein. Das vierte abnorme vertikale Loch FCH4 kann eine flache Unterseite und/oder eine geneigte Seitenwand aufweisen. Ein unterstes Ende des vierten abnormen vertikalen Lochs FCH4 kann näher am Substrat 10 als das erste abnorme vertikale Loch FCH1 sein, kann jedoch vom Substrat 10 weiter weg sein, als das dritte abnorme vertikale Loch FCH3. Das vierte abnorme vertikale Loch FCH4 kann in der planarisierte dielektrischen Schicht 20 ausgebildet sein und/oder von den zwischen Elektroden liegenden dielektrischen Schichten 12 und den Elektrodenschichten EL1, EL, ELm und ELn beabstandet sein. Wie in 3A gezeigt, können drei Elektrodenschichten EL1 und EL zwischen dem Substrat 10 und dem untersten Ende des vierten abnormen vertikalen Lochs FCH4 (oder zwischen dem Substrat und dem vierten abnormen vertikalen Dummy-Muster DVS2 4) eingefügt sein. Das vierte abnorme vertikale Dummy-Muster DVS2_4 kann die drei Elektrodenschichten EL1 und EL überlappen. Die zweite dielektrische Gateschicht GIF und/oder das vierte abnorme vertikale Dummy-Muster DVS2 4, die in dem vierten abnormen vertikalen Loch FCH4 angeordnet sind, können eine flache Unterseite aufweisen. Das vierte abnorme vertikale Dummy-Muster DVS2_4 kann einen Abschnitt der planarisierten dielektrischen Schicht 20 durchdringen.
  • Die ersten bis vierten abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2_4 können laterale Oberflächen und Unterseiten aufweisen, die von den zweiten dielektrischen Gateschichten GIF umgeben sind und elektrisch von den Elektrodenschichten EL1, EL, ELm und ELn isoliert sind. Dementsprechend können Programmierfehler und/oder Leckströme in der dreidimensionalen Halbleiterspeichervorrichtung verringert oder verhindert werden, wodurch die Zuverlässigkeit erhöht werden kann. 3A zeigt vier abnorme vertikale Löcher und vier abnorme vertikale Dummy-Muster, wobei jedoch sowohl die Anzahl der abnormen vertikalen Löcher, als auch die Anzahl der abnormen vertikalen Dummy-Muster nicht darauf limitiert ist. Beispielsweise kann die Anzahl der abnormen vertikalen Löcher oder die Anzahl der abnormen vertikalen Dummy-Muster geringer oder größer als vier sein.
  • Die 5A bis 9A veranschaulichen Querschnittsansichten, die ein Verfahren zum Herstellen einer dreidimensionalen Halbleiterspeichervorrichtung mit dem Querschnitt aus 3A gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigen. Die Figuren zur 5B bis 9B veranschaulichen Querschnittsansichten, die ein Verfahren zum Herstellen einer dreidimensionalen Halbleiterspeichervorrichtung mit dem Querschnitt aus 3B gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigen.
  • Bezugnehmend auf die 5A und 5B, kann ein Substrat 10 vorbereitet sein, welches einen Zellenbereich CAR, einen Dummy-Zellenbereich DCR und/oder einen Verbindungsbereich CNR enthält. Eine dielektrische Pufferschicht 11 kann auf dem Substrat 10 ausgebildet sein. Die dielektrische Pufferschicht 11 kann beispielsweise eine Siliziumoxidschicht enthalten. Zwischen Elektroden liegende Schichten 12 und/oder Opferschichten 13 können alternierend auf der dielektrischen Pufferschicht 11 ausgebildet sein. Eine abdeckende dielektrische Schicht 14 kann auf einer obersten Opferschicht 13 ausgebildet sein. Als solches kann eine vorläufige Stapelstruktur PST ausgebildet sein. Die Opferschichten 13 können aus einem Material ausgebildet sein, das eine Ätzempfindlichkeit gegenüber der dielektrischen Pufferschicht 11, der zwischen Elektroden liegenden dielektrischen Schichten 12 und/oder der abdeckenden dielektrischen Schicht 14 aufweist. Beispielsweise können die Opferschichten 13 aus einer Siliziumnitridschicht ausgebildet sein. Die dielektrische Pufferschicht 11, die zwischen Elektroden liegenden dielektrischen Schichten 12 und/oder die abdeckenden dielektrischen Schicht 14 können beispielsweise aus einer Siliziumoxidschicht ausgebildet sein. Ein Schneidprozess und ein Ätzprozess können alternierend und wiederholen ausgeführt werden, um zu bewirken, dass die vorläufige Stapelstruktur PST ein stufiges Ende an den Verbindungsbereich CNR aufweist. Eine planarisierte dielektrische Schicht 20 kann auf einer gesamten Oberfläche des Substrats 10 ausgebildet sein, wobei anschließend ein chemischer, mechanischer Polierprozess (CMP) ausgeführt werden kann, um die planarisierte dielektrische Schicht 20 zu entfernen, die das Ende der vorläufigen Stapelstruktur PST bedeckt.
  • Ein Ätzprozess kann ausgeführt werden, sodass die vorläufige Stapelstruktur PST und die planarisierte dielektrische Schicht 20 geätzt werden, um vertikale Zellenlöcher CH und ein zentrales vertikales Dummy-Loch CDCH auszubilden, die auf dem Zellenbereich CAR voneinander beabstandet sind, wobei ebenso jeweils erste vertikale Dummy-Löcher DCH1 und zweite vertikale Dummy-Löcher DCH2 auf dem Dummy-Zellenbereich DCR und dem Verbindungsbereich CNR ausgebildet werden. Das Substrat 10 kann zu den vertikalen Zellenlöchern CH, dem zentralen vertikalen Dummy-Loch CDCH, den ersten vertikalen Dummy-Löchern DCH1 und den zweiten vertikalen Dummy-Löchern DCH2 freilegen. Die ersten vertikalen Dummy-Löcher DCH1 können ausgebildet sein, um Defekte, die durch einen Loading-Effekt infolge eines Unterschieds in der Musterdichte verursacht werden, zu reduzieren oder um Defekte bei den vertikalen Zellenlöchern CH zu verhindern.
  • Die vertikalen Zellenlöcher CH, das zentrale vertikale Dummy-Loch CDCH und die ersten vertikalen Dummy-Löcher DCH1 können die gleiche Größe und den gleichen Abstand zwischen sich aufweisen. Die zweiten vertikalen Dummy-Löcher DCH2 können ihre Größe und ihren Abstand aufweisen, die größer als die der vertikalen Zellenlöcher CH sind. Wenn der Ätzprozess ausgeführt ist, können die vertikalen Löcher CH, das zentrale vertikale Dummy-Loch CDCH und die ersten vertikalen Dummy-Löcher DCH1 auf dem Zellenbereich CAR und dem Dummy-Zellenbereich DCR, von welchen jeder eine uniforme Lochdichte aufweist, ausgebildet sein, eine nahezu fehlerfreie uniforme Breite und Tiefe aufzuweisen, um das Substrat 10 freizulegen. Im Gegensatz dazu kann, da die zweiten vertikalen Dummy-Löcher DCH2 eine relativ niedrige Dichte aufweisen, ein verstopfungsähnlicher Fehler infolge eines Loading-Effekts auftreten, wenn der Ätzprozess ausgeführt wird. Beispielsweise können sich, während die zweiten vertikalen Dummy-Löcher DCH2 ausgebildet werden, Nebenprodukte vom Ätzen, wie etwa Polymere, am Boden und/oder an lateralen Oberflächen von einer oder mehrerer der zweiten vertikalen Dummy-Löcher DCH2 anhäufen, wodurch das eine oder die mehreren zweiten vertikalen Dummy-Löcher DCH2 nicht weiter geätzt werden können, was in der Erzeugung von nicht offenen Defekten resultieren kann, an welchen das Substrat 10 nicht freiliegt. Es kann wahrscheinlich sein, dass der verstopfungsähnliche Fehler infolge einer Stufendifferenz zwischen dem Verbindungsbereich CNR und dem Zellenbereich CAR auftritt. Daher können erste bis vierte abnorme vertikale Löcher FCH1 bis FCH4 auf dem Verbindungsbereich CNR während des Ätzprozesses ausgebildet werden. Die ersten bis vierten abnormen vertikalen Löcher FCH1 bis FCH4 können sich in Tiefe, Position und Form unterscheiden.
  • Bezugnehmend auf die 6A und 6B, kann ein selektiver epitaxialer Wachstumsprozess (SEG) ausgeführt werden, um Halbleitermuster EP in den Löchern CH, CDCH, DCH1 und DCH2 auszubilden. Störstellen mit einem ersten Leitfähigkeitstyp können in situ dotiert sein, wenn die Halbleitermuster EP ausgebildet sind. In diesem Stadium dürfen, da die abnormen vertikalen Löcher FCH1 bis FCH4 das Substrat 10 nicht freilegen, die Halbleitermuster EP nicht in den abnormen vertikalen Löchern FCH1 bis FCH4 ausgebildet sein. Eine dielektrische Gateschicht GIO kann auf der gesamten Oberfläche des Substrats 10 gleichförmig ausgebildet sein. Die dielektrische Gateschicht GIO kann durch sequenzielles Ausbilden einer dielektrischen Tunnelschicht TL, einer Ladungsspeicherungsschicht SN und/oder einer dielektrischen Blockierschicht BCL ausgebildet sein, wie in der 4A gezeigt. Eine Kanalabstandshalterschicht 25 kann gleichmäßig auf der dielektrischen Gateschicht GIO ausgebildet sein. Die Kanalabstandshalterschicht 25 kann aus einer Polysiliziumschicht ausgebildet sein. Die dielektrische Gateschicht GIO und/oder die Kanalabstandshalterschicht 25 können auch gleichmäßig auf inneren Wänden und/oder unteren Oberflächen der Löcher CH, CD CH, DCH1, DCH2 und FCH1 bis FCH4 ausgebildet sein. Auf dem Verbindungsbereich CNR kann ein Maskenmuster MK auf der Kanalabstandshalterschicht 25 ausgebildet sein. Das Maskenmuster MK kann ausgebildet sein, um den Zellenbereich CAR und/oder den Dummy-Zellenbereich DCR freizulegen. Das Maskenmuster MK kann beispielsweise aus einer Schicht ausgebildet sein, die geringe Kantenabdeckungseigenschaften aufweist, wobei sie dadurch nicht in die Löcher CH, CD CH, DCH1, DCH2 und FCH1 bis FCH4 eintritt. Beispielsweise kann das Maskenmuster MK aus einer amorphen Kohlenstoffschicht (ACL) ausgebildet sein. Daher kann es bei nachfolgenden Prozessen möglich sein, Defekte, die durch das Maskenmuster MK, das in den Löchern CH, CD CH, DCH1, DCH2 und FCH1 bis FCH4 zurückbleibt, verursacht werden, reduziert werden oder Defekte verhindert werden.
  • Bezugnehmend auf die 7A und 7B, kann das Maskenmuster MK als eine Ätzmaske verwendet werden, um die Kanalabstandshalterschicht 25 und/oder die dielektrische Gateschicht GIO zu ätzen, die auf dem Zellenbereich CAR und/oder dem Dummy-Zellenbereich DCR freigelegt sind, sodass eine Mehrzahl an Kanalabstandhalterschichten 25 und/oder eine Mehrzahl an ersten dielektrischen Gateschichten GI ausgebildet werden können, um Oberseiten der Halbleitermuster EP freizulegen und Seitenwände der vertikalen Löcher CH, eine Seitenwand des zentralen vertikalen Dummy-Lochs CDCH und Seitenwände der ersten vertikalen Dummy-Löcher DCH1 zu bedecken.
  • Bezugnehmend auf die 4A, 4B, 7A, 7B, 8A und 8B, kann das Maskenmuster MK entfernt werden, um den Verbindungsbereich CNR freizulegen. Eine Kanalverbindungsschicht 27 kann gleichmäßig auf der gesamten Oberfläche des Substrats 10 ausgebildet sein, wobei die Seitenwände der Kanalabstandshalterschicht 25 und die Oberseiten der Halbleitermuster EP kontaktiert werden. Eine vergrabene dielektrische Schicht kann ausgebildet sein, um die Löcher CH, CDCH, DCH1, DCH2 und FCH1 bis FCH4 aufzufüllen. Ein chemischer, mechanischer Polierprozess (CMP) kann ausgeführt werden, um die dielektrische Gateschicht GIO, die Kanalverbindungsschicht 27 und die vergrabene dielektrische Schicht zu entfernen, um vertikale Muster VS, CDVS, DVS1, DVS2 und DVS1_1 bis DVS2_4 sowie erste und zweite dielektrische Gateschichten GI und GIF und vergrabene dielektrische Muster 29 in den Löchern CH, CDCH, DCH1, DCH2 und FCH1 bis FCH4 auszubilden. Die vertikalen Muster VS, CDVS, DVS1, DVS2 und DVS2_1 bis DVS2_4, die ersten und zweiten dielektrischen Gateschichten GI und GIF und die vergrabenen dielektrischen Muster 29 können teilweise von oberen Abschnitten der Löcher CH, CDCH, DCH1, DCH2 und FCH1 bis FCH4 entfernt werden, wobei anschließend eine leitfähige Schicht ausgebildet werden kann, um leitfähige Bit-Leitungs-Blöcke 34 in den Bereichen auszubilden, an welchen die vorher genannten Muster und Schichten teilweise entfernt wurden.
  • Bezugnehmend auf die 2, 9A und 9B, kann die vorläufige Stapelstruktur PST geätzt werden, um Nuten GR auszubilden, die sich in einer ersten Richtung D1 erstrecken und das Substrat 10 freilegen. Die Opferschichten 13 können alle über die Nuten GR entfernt werden, um Hohlräume R1 auszubilden, die Ober- und Unterseiten der zwischen Elektroden liegenden dielektrischen Schichten 12, Seitenwände der dielektrischen Gateschichten GI und GIF und Seitenwände der Halbleitermuster EP freilegen. In diesem Stadium können zweite vertikale Dummy-Muster DVS2 das Zusammenbrechen der vorläufigen Stapelstruktur PST reduzieren oder verhindern.
  • Bezugnehmend auf die 3A, 3B, 4A, 4B, 9A und 9B, kann ein thermischer Oxidationsprozess ausgeführt werden, um dielektrische Masse-Gate-Schichten 22 an den freigelegten Seitenwänden der Halbleitermuster EP auszubilden. Eine dielektrische High-k-Schicht HL kann gleichmäßig auf der gesamten Oberfläche des Substrats 10 ausgebildet sein und/oder eine leitfähige Schicht kann ausgebildet sein, um die Hohlräume R1 aufzufüllen. Die leitfähige Schicht in den Nuten GR kann entfernt werden, um das Substrat 10 freizulegen. Ein Ionenimplantationsprozess kann ausgeführt werden, um gemeinsame Source-Bereiche CSR im Substrat 10 auszubilden. Eine dielektrische Schicht kann gleichmäßig ausgebildet und anschließend anisotropisch geätzt werden, um dielektrische Abstandshalter SP auszubilden, die innere Wände der Nuten GR bedecken. Eine leitfähige Schicht kann ausgebildet werden, um die Nuten GR aufzufüllen, wobei sie anschließend geätzt werden, um erste und zweite Source-Kontaktanschlüsse CSPLG1 und CSPLG2 in den Nuten GR auszubilden. Anschließend können Prozesse ausgeführt werden, um erste und zweite dielektrische Zwischenschichten 16 und 18, Bit-Leitungs-Kontaktanschlüsse BPLG und Bit-Leitungen BL auszubilden.
  • Gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte kann ein Verfahren zum Herstellen einer dreidimensionalen Halbleiterspeichervorrichtung enthalten, dass die dielektrische Gateschicht GIO geätzt wird, um die Oberseiten der Halbleitermuster EP in einem Zustand freizulegen, in welchem das Maskenmuster MK den Verbindungsbereich CNR mit einer hohen Wahrscheinlichkeit des Auftretens eines Nicht-Offen-Fehlers bedeckt, mit dem Ergebnis, dass die dielektrische Gateschicht GIO in den abnormen vertikalen Löchern FCH1 bis FCH4 auf dem Verbindungsbereich CNR nicht geätzt werden können. Die Unterseiten der abnormen vertikalen Löcher FCH1 bis FCH4 können daher mit der zweiten dielektrischen Gateschicht GIF abgedeckt sein. Daher kann reduziert oder verhindert werden, dass die Kanalverbindungsschichten 27 der abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2 4 die Elektrodenschichten EL und EL1 unter den abnormen vertikalen Löchern FCH1 bis FCH4 kontaktieren. Demzufolge kann die dreidimensionale Halbleiterspeichervorrichtung die Zuverlässigkeit erhöhen.
  • 10 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
  • Bezugnehmend auf 10, kann eine dreidimensionale Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsbeispiele konfiguriert sein, ein fünftes abnormes vertikales Dummy-Muster DVS1_1 auf dem Dummy-Zellenbereich DCR enthalten. Das fünfte abnorme vertikale Dummy-Muster DVS1_1 kann in einem fünften abnormen vertikalen Loch FCH5 angeordnet sein. Das fünfte abnorme vertikale Loch FCH5 kann in einem Abschnitt der Stapelstruktur ST ausgebildet sein. Das fünfte abnorme vertikale Dummy-Muster DVS1_1 kann einem der ersten vertikalen Dummy-Muster DVS1 entsprechen. Das fünfte abnorme vertikale Loch FCH5 kann eine flache Unterseite aufweisen. Das fünfte abnorme vertikale Dummy-Muster DVS1 1 kann ebenso eine flache Unterseite aufweisen. Die zweite dielektrische Gateschicht GIF kann zwischen dem fünften abnormen vertikalen Dummy-Muster DVS1 _1 und einer inneren lateralen Oberfläche des fünften abnormen vertikalen Lochs FCH5 eingefügt sein. Das fünfte abnorme vertikale Dummy-Muster DVS1_1 darf die zweite dielektrische Gateschicht GIF nicht durchdringen und kann von der Unterseite des fünften abnormen vertikalen Lochs FCH5 beabstandet sein. Andere Konfigurationen können identisch oder ähnlich zu denen sein, die mit Bezug zu den 2 bis 4B erörtert wurden. Die dreidimensionale Halbleiterspeichervorrichtung aus 10 kann durch Ausbilden des Maskenmusters MK hergestellt werden, um den Dummy-Zellenbereich DCR (anstelle von oder zusätzlich zu dem CNR Bereich) abzudecken, wobei dann die sich daran anschließenden Prozesse ausgeführt werden.
  • 11 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
  • Bezugnehmend auf 11, kann die Zellen-Array-Struktur CS eine erste Sub-Stapelstruktur ST1 und/oder eine zweite Sub-Stapelstruktur ST2 enthalten. Die erste Sub-Stapelstruktur ST2 kann eine dielektrische Pufferschicht 11 auf dem Substrat 10 enthalten und kann ebenso zwischen Elektroden liegende dielektrische Schichten 12 und erste bis i-te Elektrodenschichten EL1, EL und ELi enthalten, die alternierend auf der dielektrischen Pufferschicht 11 gestapelt sind. Die zweite Sub-Stapelstruktur ST2 kann die zwischen Elektroden liegenden dielektrischen Schichten 12 und j-te bis n-te Elektrodenschichten ELj, EL, ELm und ELn enthalten, die alternierend gestapelt sind. Hier sind i, j, m und n ganze Zahlen größer 2, wobei i<j<m<n. Das vertikale Loch CH, das zentrale vertikale Dummy-Loch CDCH, das erste vertikale Dummy Loch DCH1 und das zweite vertikale Dummy-Loch DCH2 können alle ein unteres Loch BH und ein oberes Loch UH enthalten, die sich einander vertikal überlappen und räumlich miteinander verbunden sind. Das vertikale Loch CH, das zentrale vertikale Dummy-Loch CDCH, das erste vertikale Dummy-Loch DCH1 und/oder das zweite vertikale Dummy-Loch DCH2 können ihre inneren Wände aufweisen, von welchen jede einen Knickpunkt bzw. Wendepunkt zwischen der ersten Sub-Stapelstruktur ST1 und der zweiten Sub-Stapelstruktur ST2 aufweist. Die vertikalen Muster VS, CDVS, DVS1 und DVS2 können Seitenwände aufweisen, von welchen jede einen Knickpunkt bzw. Wendepunkt aufweist, der benachbart zu einer Lage zwischen der ersten Sub-Stapelstruktur ST1 und der zweiten Sub-Stapelstruktur ST1 (oder zwischen der i-ten Elektrodenschicht ELi und der j-ten Elektrodenschicht ELj) ist. Die erste Sub-Stapelstruktur ST1 kann ein Ende aufweisen, das mit einer unteren planarisierten dielektrischen Schicht 201 bedeckt ist. Die untere planarisierte dielektrische Schicht 201 kann eine Oberseite aufweisen, die komplanar mit der der ersten Sub-Stapelstruktur ST1 ist. Die untere planarisierte dielektrische Schicht 201 und ein Ende der zweiten Sub-Stapelstruktur ST2 können mit einer oberen planarisierten dielektrischen Schicht 203 bedeckt sein. Die obere planarisierte dielektrische Schicht 203 kann eine Oberseite aufweisen, die komplanar mit der der zweiten Sub-Stapelstruktur ST2 ist.
  • Das erste abnorme vertikale Loch FCH1 kann an einem dritten Abschnitt P3 des Verbindungsbereichs CNR angeordnet sein. Das erste abnorme vertikale Loch FCH1 kann ein oberes Loch UH und ein erstes abnormes unteres Loch FCH1, das räumlich mit dem oberen Loch UH verbunden ist, enthalten. Das erste abnorme untere Loch FBH1 darf das Substrat 10 nicht freilegen. Das erste abnorme vertikale Loch FCH1 kann in der oberen planarisierten dielektrischen Schicht 203 und der ersten und zweiten Sub-Stapelstruktur ST1 und ST2 ausgebildet sein, wobei drei Elektrodenschichten EL1 und EL unterhalb einer Unterseite des ersten abnormen unteren Lochs FBH1 angeordnet sind. Ein erstes abnormes vertikales Dummy-Muster DVS2_1 kann in dem ersten abnormen vertikalen Loch FCH1 angeordnet sein. Eine Seitenwand des ersten abnormen vertikalen Dummy-Musters DVS2_1 kann einen Knickpunkt bzw. Wendepunkt IFP aufweisen, der benachbart zu einer Lage zwischen der ersten Sub-Stapelstruktur ST1 und der zweiten Sub-Stapelstruktur ST2 ist.
  • Ein erstes abnormes oberes Loch FUH1 kann an einem vierten Abschnitt P4 des Verbindungsbereichs CNR angeordnet sein. Das erste abnorme obere Loch FUH1 darf die erste Sub-Stapelstruktur ST1 nicht freilegen. Das erste abnorme obere Loch FUH1 kann in der zweiten Sub-Stapelstruktur ST2 ausgebildet sein, wobei drei Elektrodenschichten ELj und EL der zweiten Sub-Stapelstruktur ST2 unterhalb einer Unterseite des ersten abnormen oberen Lochs FUH1 angeordnet sind. Das erste abnorme obere Loch FUH1 kann vertikal überlappen und kann von einem unteren Loch BH, das in der ersten Sub-Stapelstruktur ST1 ausgebildet ist, beabstandet sein. Das untere Loch BH kann sich partiell in das Substrat 10 erstrecken. Ein Halbleitermuster EP und/oder ein vergrabenes Opfermuster 31 können in dem unteren Loch BH angeordnet sein. Das vergrabene Opfermuster 31 kann mit einer Oberseite der Halbleitermuster EP in Kontakt stehen. Das vergrabene Opfermuster 31 kann eine einschichtige oder mehrschichtige Struktur aufweisen, die eine oder mehrere von Polysiliziumschichten, amorphen Kohlenstoffschichten (ACL), Spin-On-Hartmaskenschichten (SOH), Spin-On-Kohlenstoffschichten (SOC), Siliziumoxidschichten, Siliziumnitridschichten und Siliziumoxinitridschichten enthält. Ein zweites abnormes vertikales Dummy-Muster DVS2_2 kann in dem ersten abnormen oberen Loch FUH1 angeordnet sein.
  • Ein zweites abnormes oberes Loch FUH2 kann an einem fünften Abschnitt P5 des Verbindungsbereichs CNR angeordnet sein. Das zweite abnorme obere Loch FUH2 kann die erste Sub-Stapelstruktur ST1 freilegen. Das zweite abnorme obere Loch FUH2 darf nicht vertikal überlappen und kann ausgerichtet sein, so dass es zu einem unteren Loch BH, zu dem es benachbart ist, versetzt ist. Die Elektrodenschichten EL1, EL und ELi der ersten Sub-Stapelstruktur ST1 können unterhalb des zweiten abnormen oberen Lochs FUH2 angeordnet sein. Ein drittes abnormes vertikales Dummy-Muster DVS2_3 kann in dem zweiten abnormen oberen Loch FUH3 angeordnet sein. Ein vergrabenes Opfermuster 31 kann in dem unteren Loch BH angeordnet sein.
  • Ein drittes abnormes oberes Loch FUH3 kann an einem sechsten Abschnitt P6 des Verbindungsbereichs CNR angeordnet sein. Das dritte abnorme obere Loch FUH3 kann die erste Sub-Stapelstruktur ST1 freilegen. Das dritte abnorme obere Loch FUH3 darf nicht vertikal überlappen und kann ausgerichtet sein, sodass es zu einem zweiten abnormen unteren Loch FBH2, zu dem es benachbart ist, versetzt ist. Die Elektrodenschichten EL1 und EL der ersten Sub- Stapelstruktur ST1 können unterhalb des dritten abnormen oberen Lochs FUH3 angeordnet sein. Ein viertes abnormes vertikales Dummy-Muster DVS2_4 kann in dem dritten abnormen oberen Loch FUH3 angeordnet sein. Ein vergrabenes Opfermuster 31 kann in dem zweiten abnormen unteren Loch FBH2 angeordnet sein.
  • Ein viertes abnormes oberes Loch FUH4 kann an einem siebten Abschnitt P7 des Verbindungsbereichs CNR angeordnet sein. Das vierte abnorme obere Loch FUH4 darf die erste Sub-Stapelstruktur ST1 nicht freilegen. Das vierte abnorme obere Loch FUH4 kann einen spitzen Unterabschnitt aufweisen. Das vierte abnorme obere Loch FUH4 kann von einem unteren Loch BH, das darunter liegt, beabstandet sein. Ein vergrabenes Opfermuster 31 kann in dem unteren Loch BH angeordnet sein. Ein fünftes abnormes vertikales Dummy-Muster DVS2_5 kann in dem vierten abnormen oberen Loch FUH4 angeordnet sein. Weitere Konfigurationen können identisch oder ähnlich zu denen sein, die mit Bezug zu den 2 bis 4B erörtert wurden.
  • Im Folgenden wird ein Verfahren zum Herstellen der dreidimensionalen Halbleiterspeichervorrichtung aus 11 beschrieben.
  • Die 12 bis 14 veranschaulichen Querschnittsansichten, die ein Verfahren zum Herstellen der dreidimensionalen Halbleiterspeichervorrichtung aus 11 zeigen.
  • Bezugnehmend auf 12, kann eine dielektrische Pufferschicht 11 auf einem Substrat 10, das einen Zellenbereich CAR, einen Dummy-Zellenbereich DCR und/oder einen Verbindungsbereich CNR enthält, ausgebildet sein. Opferschichten 13 und zwischen Elektroden liegende dielektrische Schichten 12 können alternierend auf der dielektrischen Schicht 11 ausgebildet sein, wobei dabei eine erste vorläufige Sub-Stapelstruktur PST1 ausgebildet wird. Ein Schneidprozess und ein Ätzprozess können wiederholen ausgeführt werden, um zu bewirken, dass die erste vorläufige Sub-Stapelstruktur PST1 ein stufenförmiges Ende aufweist. Eine untere planarisierte dielektrische Schicht 201 kann ausgebildet sein, wobei anschließend ein chemischer, mechanischer Polierprozess (CMP) ausgeführt werden kann, um zu ermöglichen, dass die untere planarisierte dielektrische Schicht 201 das Ende der ersten vorläufigen Sub-Stapelstruktur PST1 bedeckt. Die erste vorläufige Sub-Stapelstruktur PST1 kann geätzt werden, um untere Löcher BH auszubilden, die das Substrat 10 freilegen. In diesem Stadium kann auf dem Verbindungsbereich CNR ein verstopfungsähnlicher Fehler auftreten, der abnorme untere Löcher FBH1 und FBH2 ausbildet. Ein selektiver epitaxialer Wachstumsprozess (SEG) kann ausgeführt werden, um Halbleitermuster EP in den unteren Löchern BH auszubilden. Eine vergrabene Opferschicht kann ausgebildet sein, um die unteren Löcher BH und die abnormen unteren Löcher FBH1 und FBH2 aufzufüllen, wobei anschließend ein Blanket-Rückätzverfahren ausgeführt werden kann, um untere vergrabene Opfermuster 31 auszubilden.
  • Bezugnehmend auf 13, können zwischen Elektroden liegende dielektrische Schichten 12 und Opferschichten 13 alternierend auf der ersten vorläufigen Sub-Stapelstruktur PST1 ausgebildet sein, wobei anschließend eine abdeckende dielektrische Schicht 14 auf einer obersten Opferschicht 13 ausgebildet wird, wodurch eine zweite vorläufige Sub-Stapelstruktur PST2 ausgebildet wird. Ein Schneidprozess und ein Ätzprozess können wiederholen ausgeführt werden, um zu bewirken, dass die zweite vorläufige Sub-Stapelstruktur PST2 ein stufenförmiges Ende aufweist. Eine obere planarisierte dielektrische Schicht 203 kann ausgebildet sein, wobei anschließend ein chemischer, mechanischer Polierprozess (CMP) ausgeführt wird, um zu ermöglichen, dass die obere planarisierte dielektrische Schicht 203 das Ende der zweiten vorläufigen Sub-Stapelstruktur PST2 bedeckt. Die zweite vorläufige Sub-Stapelstruktur PST2 kann geätzt werden, um obere Löcher UH auszubilden, die die unteren vergrabenen Opfermuster 31 freilegen. In diesem Stadium kann auf dem Verbindungsbereich CNR ein verstopfungsähnlicher Fehler auftreten, der abnorme obere Löcher FUH1 bis FUH4 ausbildet.
  • Bezugnehmend auf 14, kann das Substrat 10 durch ein Entfernen der unteren vergrabenen Opfermuster 31, die zu den oberen Löchern UH freiliegen, freigelegt werden. Die unteren vergrabenen Opfermuster 31, unterhalb oder benachbart zu den abnormen oberen Löchern FUH1 bis FUH2, müssen nicht entfernt werden, sondern können zurückbleiben. Ein selektiver epitaxialer Wachstumsprozess (SEG) kann ausgeführt werden, um Halbleitermuster EP auszubilden. Die Halbleitermuster EP dürfen nicht in den abnormen unteren Löchern FBH1 und FBH2 oder den unteren Löchern BH, unterhalb oder benachbart zu den abnormen oberen Löchern FUH1 und FUH2, ausgebildet werden. Prozesse, die mit Bezug zu den 6A bis 9B und 2 bis 4B erörtert wurden, können anschließend ausgeführt werden.
  • 15 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
  • Bezugnehmend auf 15, kann die Zellen-Array-Struktur CS eine erste Sub-Stapelstruktur ST1, eine zweite Sub-Stapelstruktur ST2 und/oder eine dritte Sub-Stapelstruktur ST3 enthalten, die sequenziell gestapelt werden. Die erste Sub-Stapelstruktur ST1 kann eine dielektrische Pufferschicht 11 auf dem Substrat 10 enthalten, wobei sie auch zwischen Elektroden liegende dielektrische Schichten 12 und erste bis f-te Elektrodenschichten EL1, EL und ELf enthält, die alternierend gestapelt sind. Die zweite Sub-Stapelstruktur ST2 kann zwischen Elektroden liegende dielektrische Schichten 12 und g-te bis i-te Elektrodenschichten ELg, EL und ELi enthalten, die alternierend gestapelt sind. Die dritte Sub-Stapelstruktur ST3 kann zwischen Elektroden liegende dielektrische Schichten 12 und j-te bis n-te Elektrodenschichten ELj, EL, ELm und ELn enthalten, die alternierend gestapelt sind, wobei sie auch eine abdeckende dielektrische Schicht 14 enthält. Hier sind f, g, i, j, m und n ganze Zahlen größer 2, wobei f<g<i<j<m<n. Das vertikale Loch CH, das zentrale vertikale Dummy-Loch CDCH, das erste vertikale Dummy-Loch DCH1 und das zweite vertikale Dummy-Loch DCH2 können alle ein unteres Loch BH, ein mittleres Loch MH und ein oberes Loch UH enthalten, die sich vertikal überlappen und räumlich zueinander verbunden sind. Das vertikale Loch CH, das zentrale vertikale Dummy-Loch CDCH, das erste vertikale Dummy-Loch DCH1 und/oder das zweite vertikale Dummy-Loch DCH2 können innere Wände aufweisen, von welchen jede Knickpunkte bzw. Wendepunkte zwischen der ersten Sub-Stapelstruktur ST1 und der zweiten Sub-Stapelstruktur ST2 (oder zwischen der f-ten Elektrodenschicht ELf und g-ten Elektrodenschicht ELg) und zwischen der zweiten Sub-Stapelstruktur ST2 und der dritten Sub-Stapelstruktur ST3 (oder zwischen der i-ten Elektrodenschicht ELi und der j-ten Elektrodenschicht ELj) aufweist. Die vertikalen Muster VS, CDVS, DVS1 und DVS2 können Seitenwände aufweisen, von welchen jede Knickpunkte bzw. Wendepunkte aufweist, die benachbart zu den Lagen zwischen der ersten Sub-Stapelstruktur ST1 und der zweiten Sub-Stapelstruktur ST2 und zwischen der zweiten Sub-Stapelstruktur ST2 und dritten Sub-Stapelstruktur ST3 sind.
  • Die erste Sub-Stapelstruktur ST1 kann ein Ende aufweisen, das mit einer unteren planarisierten dielektrischen Schicht 201 bedeckt ist. Die untere planarisierte dielektrische Schicht 201 kann eine Oberseite aufweisen, die komplanar mit der der ersten Sub-Stapelstruktur ST1 ist. Eine mittlere planarisierte dielektrische Schicht 202 kann die untere planarisierte dielektrische Schicht 201 und ein Ende der zweiten Sub-Stapelstruktur ST2 bedecken. Die mittlere planarisierte dielektrische Schicht 202 kann eine Oberseite aufweisen, die komplanar mit der der zweiten Sub-Stapelstruktur ST2 ist. Eine obere planarisierte dielektrische Schicht 203 kann die mittlere planarisierte dielektrische Schicht 202 und ein Ende der dritten Sub-Stapelstruktur ST3 bedecken. Die obere planarisierte dielektrische Schicht 203 kann eine Oberseite aufweisen, die komplanar mit der der dritten Sub-Stapelstruktur ST3 ist.
  • Ein erstes abnormes vertikales Loch FCH1 kann an einem dritten Abschnitt P3 des Verbindungsbereichs CNR angeordnet sein. Das erste abnorme vertikale Loch FCH1 kann ein oberes Loch UH, ein mittleres Loch MH und/oder ein erstes abnormes unteres Loch FBH1, das räumlich mit dem mittleren und dem oberen Loch MH und UH verbunden ist, enthalten. Das erste abnorme untere Loch FBH1 darf das Substrat 10 nicht freilegen. Das erste abnorme vertikale Loch FCH1 kann in der oberen planarisierten dielektrischen Schicht 203 ausgebildet sein und die erste bis dritte Sub-Stapelstruktur ST1 bis ST3 sowie die drei Elektrodenschichten EL1 und EL können unterhalb einer Unterseite des ersten abnormen unteren Lochs FBH1 angeordnet sein. Ein erstes abnormes vertikales Dummy-Muster DVS2_1 kann in dem ersten abnormen vertikalen Loch FCH1 angeordnet sein. Eine Seitenwand des ersten abnormen vertikalen Dummy-Musters DVS2_1 kann Knickpunkte oder Wendepunke aufweisen, die benachbart zu den Lagen zwischen der ersten Sub-Stapelstruktur ST1 und der zweiten Sub-Stapelstruktur ST2 und zwischen der zweiten Sub-Stapelstruktur ST2 und der dritten Sub-Stapelstruktur ST3 sind.
  • Ein erstes abnormes oberes Loch FUH1 kann an einem vierten Abschnitt P4 des Verbindungsbereichs CNR angeordnet sein. Das erste abnorme obere Loch FUH1 darf die zweite Sub-Stapelstruktur ST2 nicht freilegen. Das erste abnorme obere Loch FUH1 kann in der dritten Sub-Stapelstruktur ST3 ausgebildet sein. Das erste abnorme obere Loch FUH1 kann die mittleren und unteren Löcher MH und BH, die darunter liegen, vertikal überlappen. Das erste abnorme obere Loch FUH1 kann von dem mittleren Loch MH, das darunter liegt, beabstandet sein. Ein Halbleitermuster EP und ein vergrabenes Opfermuster 31 können in dem unteren Loch BH angeordnet sein. Ein mittleres vergrabenes Opfermuster 33 kann in dem mittleren Loch MH angeordnet sein. Das untere vergrabene Opfermuster 31 und das mittlere vergrabene Opfermuster 33 können miteinander in Kontakt stehen. Das mittlere vergrabene Opfermuster 33 kann das gleiche Material enthalten wie das untere vergrabene Opfermuster 31. Ein zweites abnormes vertikales Dummy-Muster DVS2_2 kann in dem ersten abnormen oberen Loch FUH1 angeordnet sein.
  • Ein zweites abnormes vertikales Loch FCH2 kann an einem fünften Abschnitt P5 des Verbindungsbereichs CNR angeordnet sein. Das zweite abnorme vertikale Loch FCH2 kann ein oberes Loch UH und ein abnormes mittleres Loch FMH1, das mit dem oberen Loch UH räumlich verbunden ist, enthalten. Das abnorme mittlere Loch FMH1 darf nicht freiliegen und kann von einem unteren Loch BH, das darunter liegt, beabstandet sein. Ein drittes abnormes vertikales Dummy-Muster DVS2_3 kann in dem zweiten abnormen vertikalen Loch FCH2 angeordnet sein.
  • Ein zweites abnormes oberes Loch FUH2 kann an einem sechsten Abschnitt P6 des Verbindungsbereichs CNR angeordnet sein. Das zweite abnorme obere Loch FUH2 kann von einem zweiten abnormen mittleren Loch FMH2, das darunter liegt, beabstandet sein. Das zweite abnorme mittlere Loch FMH2 kann von einem zweiten abnormen unteren Loch FBH2, das darunter liegt, beabstandet sein. Ein unteres vergrabenes Opfermuster 31 kann in dem zweiten abnormen unteren Loch FBH2 angeordnet sein und ein mittleres vergrabenes Opfermuster 33 kann in dem zweiten abnormen mittleren Loch FMH2 angeordnet sein.
  • Ein drittes abnormes oberes Loch FUH3 kann an einem siebten Abschnitt P7 des Verbindungsbereichs CNR angeordnet sein. Das dritte abnorme obere Loch FUH3 kann von einem dritten abnormen mittleren Loch FMH3, das darunter liegt, beabstandet sein. Das dritte abnorme mittlere Loch FMH3 kann von einem unteren Loch BH, das darunter liegt, beabstandet sein. Ein unteres vergrabenes Opfermuster 31 kann in dem unteren Loch BH angeordnet sein und ein mittleres vergrabenes Opfermuster 33 kann in dem dritten abnormen mittleren Loch FMH3 angeordnet sein. Weitere Konfigurationen können identisch oder ähnlich zu denen sein, die mit Bezug zu 11 erörtert wurden. Ein Verfahren zum Herstellen der dreidimensionalen Halbleiterspeichervorrichtung aus 15 kann identisch oder ähnlich zu dem sein, das mit Bezug zu den 12 bis 14 erörtert wurde.
  • 16 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2. 17 veranschaulicht eine vergrößerte Ansicht, die einen Abschnitt P8 aus 16 zeigt.
  • Bezugnehmend auf die 16 und 18, kann die Zellen-Array-Struktur CS auf einer peripheren Schaltungsstruktur PS gestapelt werden. Die periphere Schaltungsstruktur PS kann Peripher-Schaltungstransistoren PTR, die auf einem Peripher-Schaltungssubstrat 100 angeordnet sind, eine periphere dielektrische Zwischenschicht 102, die die Peripher-Schaltungstransistoren PTR abdeckt, und periphere Verdrahtungsleitungen 104, die in der peripheren dielektrischen Zwischenschicht 102 angeordnet sind, enthalten.
  • Die Zellen-Arraystruktur CS kann ähnlich zu der aus 11 konfiguriert sein, wobei sie sich darin unterscheidet, dass ein erstes Source-Muster SC1 und ein zweites Source-Muster SC2 zwischen der ersten Elektrodenschicht EL1 und dem Substrat 10 eingefügt sind. Das Substrat 10 kann als eine Halbleiterschicht bezeichnet werden. Die zwischen Elektroden liegende dielektrische Schicht 12 kann zwischen dem ersten Source-Muster SC1 und der ersten Elektrodenschicht EL1 eingefügt sein. Das erste und das zweite Source-Muster SC1 und SC2 können beispielsweise jeweils ein Polysiliziummuster oder ein einkristallines Siliziummuster, die mit Störstellen, die einen ersten Leitfähigkeitstyp aufweisen, dotiert sind, enthalten. Das zweite Source-Muster SC2 kann die erste dielektrische Gateschicht GI durchdringen und kann mit dem vertikalen Zellenmuster VS, den ersten vertikalen Dummy-Mustern DVS2 und den zweiten vertikalen Dummy-Mustern DVS2 gekoppelt sein. Residuale dielektrische Tunnelschichten TLr, residuale Ladungsspeicherungsschichten SNr und residuale dielektrische Blockierschichten BCLr können zwischen dem Substrat 10 und den vertikalen Zellenmustern VS, zwischen dem Substrat 10 und den ersten vertikalen Dummy-Mustern DVS1 und zwischen dem Substrat und den zweiten vertikalen Dummy-Mustern DVS2 eingefügt sein. Bei den vorliegenden Ausführungsbeispielen können die vertikalen Muster VS, CDVS, DVS1, DVS2 und DVS2_1 bis DVS2_5 aus einer einzelnen oder aus mehreren Halbleiterschichten ausgebildet sein.
  • Die abnormen vertikalen Dummy-Muster DVS2_1 bis DVS2_5 können von dem ersten Source-Muster SC1 und dem zweiten Source-Muster SC2 beabstandet sein. Das untere vergrabene Opfermuster 31, das in dem unteren Loch BH angeordnet ist, kann mit dem ersten Source-Muster SC1 und dem zweiten Source-Muster SC2 in Kontakt stehen.
  • Die zweite dielektrische Zwischenschicht 18 kann darüber mit einer Verbindungsleitung 128 vorgesehen sein, die von den Bit-Leitungen BL beabstandet ist. Die Verbindungsleitung 128 kann elektrisch mit der peripheren Verdrahtungsleitung 104 über eine Durchgangselektrode TVS verbunden sein, die die obere planarisierte dielektrische Schicht 203, die untere planarisierte dielektrische Schicht 201, das Substrat 10 und einen Abschnitt der peripheren dielektrischen Zwischenschicht 102 durchdringt. Die Durchgangselektrode TVS kann eine Seitenwand aufweisen, die von einer dielektrischen Durchgangsschicht TI umgeben ist. Weitere Konfigurationen können identisch oder ähnlich zu denen sein, die mit Bezug zu 11 erörtert wurden.
  • Die 18 veranschaulicht eine Querschnittsansicht entlang einer Linie A-A' aus 2.
  • Bezugnehmend auf 18, kann eine dreidimensionale Halbleiterspeichervorrichtung gemäß den vorliegenden Ausführungsbeispielen konfiguriert sein, um ein sechstes abnormes vertikales Dummy-Muster DVS1_2 auf dem Dummy-Zellenbereich DCR, der in 11 veranschaulicht ist, enthalten. Das sechste abnorme vertikale Dummy-Muster DVS1_2 kann in einem fünften abnormen vertikalen Loch FCH5 angeordnet sein. Das fünfte abnorme vertikale Loch FCH5 kann in einem Abschnitt der zweiten Stapelstruktur ST2 ausgebildet sein. Die erste Stapelstruktur ST1 kann ein vergrabenes Opfermuster 31 enthalten, das vertikal überlappt und von dem fünften abnormen vertikalen Loch FCH5 beabstandet ist. Zusätzlich darf, wie mit Bezug zu Figur zu 14 erörtert, das erste vertikale Dummy-Muster DVS1 auf dem Dummy-Zellenbereich DCR nicht mit dem Halbleitermuster EP in Kontakt stehen. Weitere Konfigurationen können identisch oder ähnlich zu denen sein, die mit Bezug zu den 10 und 11 erörtert wurden.
  • Die 19 veranschaulicht eine Querschnittsansicht, die eine dreidimensionale Halbleiterspeichervorrichtung gemäß einiger Ausführungsbeispiele der vorliegenden erfinderischen Konzepte zeigt.
  • Bezugnehmend auf 19, kann eine dreidimensionale Halbleiterspeichervorrichtung gemäß den vorliegenden Ausführungsbeispielen konfiguriert sein, sodass die unteren Löcher BH, FBH1 und/oder FBH2, die in der ersten Sub-Stapelstruktur ST1 ausgebildet sind, Mittenbereiche aufweisen, die in der ersten Richtung D1 in einem bestimmten Abstand zu den Mittenbereichen der oberen Löcher UH, FUH1, FUH2 und FUH3, die in der zweiten Sub-Stapelstruktur ST2 ausgebildet sind, beabstandet sind. Die vertikalen Löcher CH können anschließend Seitenwandprofile aufweisen, die sich von denen, die in 18 veranschaulicht sind, unterscheiden. Daher können die vertikalen Löcher CH, DCH1, DCH2 und FCH1 Seitenwandprofile aufweisen, die sich von denen, die in 18 veranschaulicht sind, unterscheiden. Zusätzlich können die vertikalen Muster VS, CDVS, DVS1, DVS2, DVS2_1 und die dielektrischen Gateschichten GI und GIF Seitenwandprofile aufweisen, die sich zu denen, die in 18 veranschaulicht sind, unterscheiden. Beispielsweise können obere Löcher UH teilweise eine Oberseite der zwischen Elektroden liegenden dielektrischen Schicht 12, die an einer Oberseite der ersten Sub-Stapelstruktur ST1 positioniert ist, freilegen. Daher können die dielektrischen Gateschichten GI und GIF in den vertikalen Löchern CH, DCH1, DCH2 und FCH1 mit der Oberseite der zwischen Elektroden liegenden dielektrische Schicht 12, die an einer Oberseite der ersten Sub-Stapelstruktur ST1 positioniert ist, in Kontakt stehen. Weitere Konfigurationen können identisch oder ähnlich zu denen aus 18 sein.
  • Eine dreidimensionale Halbleiterspeichervorrichtung gemäß den vorliegenden erfinderischen Konzepten kann konfiguriert sein, sodass abnorme vertikale Dummy-Muster an einem Verbindungsbereich elektrisch von benachbarten oder darunterliegenden Elektrodenschichten mittels dielektrischen Gateschichten, die untere und laterale Oberflächen der abnormen vertikalen Dummy-Muster umgeben, isoliert sind. Dementsprechend können Programmierfehler und/oder Leckströme in der dreidimensionalen Halbleiterspeichervorrichtung reduziert oder verhindert werden, wodurch die Zuverlässigkeit erhöht werden kann.
  • Obwohl die vorliegenden erfinderischen Konzepte in Verbindung mit den einigen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte, die in den beigefügten Zeichnungen veranschaulicht sind, beschrieben wurden, wird es für den Fachmann so verstanden, dass verschiedene Veränderungen und Modifikationen vorgenommen werden können, ohne vom technischen Geist und den essenziellen Merkmalen der vorliegenden erfinderischen Konzepte abzuweichen. Es ist für den Fachmann offensichtlich, dass verschiedene Ersetzungen, Modifikationen und Veränderungen dazugehören können, ohne dass vom Umfang und dem Geiste der vorliegenden erfinderischen Konzepte abgewichen wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020200006638 [0001]

Claims (20)

  1. Dreidimensionale Halbleiterspeichervorrichtung, aufweisend: ein Substrat, das einen Zellenbereich und einen Verbindungsbereich enthält; eine Mehrzahl von zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von Elektrodenschichten, die alternierend auf dem Substrat gestapelt sind, wobei Enden der Mehrzahl von Elektrodenschichten auf dem Verbindungsbereich eine stufenartige Form ausbilden; eine planarisierte dielektrische Schicht auf dem Verbindungsbereich, wobei die planarisierte dielektrische Schicht die Enden der Mehrzahl von Elektrodenschichten bedeckt; und ein erstes abnormes vertikales Dummy-Muster auf dem Verbindungsbereich, wobei das erste abnorme vertikale Dummy-Muster die planarisierte dielektrische Schicht in einer ersten Richtung durchdringt, die senkrecht zu einer Oberseite des Substrats verläuft, wobei zumindest eine aus der Mehrzahl von Elektrodenschichten zwischen dem ersten abnormen vertikalen Dummy-Muster und dem Substrat angeordnet ist und von dem ersten abnormen vertikalen Dummy-Muster isoliert ist.
  2. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 1, die ferner ein zweites abnormes vertikales Dummy-Muster auf dem Verbindungsbereich aufweist, das von dem ersten abnormen vertikalen Dummy-Muster beabstandet ist, wobei das zweite abnorme vertikale Dummy-Muster die planarisierte dielektrische Schicht, eine oder mehr als eine der zwischen Elektroden liegenden dielektrischen Schichten, und eine oder mehr als eine aus der Mehrzahl von Elektrodenschichten durchdringt, wobei zumindest eine aus der Mehrzahl von Elektrodenschichten in der ersten Richtung zwischen dem zweiten abnormen vertikalen Dummy-Muster und dem Substrat angeordnet ist und von dem zweiten abnormen vertikalen Dummy-Muster isoliert ist, und wobei sich ein erster Abstand zwischen dem ersten abnormen vertikalen Dummy-Muster und dem Substrat von einem zweiten Abstand zwischen dem zweiten abnormen vertikalen Dummy-Muster und dem Substrat unterscheidet.
  3. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 2, wobei das erste abnorme vertikale Dummy-Muster eine flache Unterseite aufweist, und das zweite abnorme vertikale Dummy-Muster parallel zu einer zweiten Richtung eine obere Breite und eine untere Breite aufweist, wobei die zweite Richtung parallel zur Oberseite des Substrats verläuft und wobei die untere Breite ungefähr 85 % oder weniger der oberen Breite beträgt.
  4. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 1, die ferner ein vertikales Zellenmuster aufweist, das die zwischen Elektroden liegenden dielektrischen Schichten und die Mehrzahl von Elektrodenschichten durchdringt, um auf dem Zellenbereich benachbart zu dem Substrat zu sein, und wobei das erste abnorme vertikale Dummy-Muster und das vertikale Zellenmuster jeweils auf einer gleichen Ebene in einer zweiten Richtung, die parallel zu der Oberseite des Substrats verläuft, eine erste Breite und eine zweite Breite aufweisen und wobei die erste Breite größer oder gleich zu der zweiten Breite ist.
  5. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 4, ferner aufweisend: eine dielektrische Gateschicht zwischen dem vertikalen Zellenmuster und der Mehrzahl von Elektrodenschichten; und ein Halbleitermuster zwischen dem Substrat und dem vertikalen Zellenmuster, wobei sich die dielektrische Gateschicht erstreckt, um zumindest einen Abschnitt einer Oberseite des Halbleitermusters zu bedecken, und wobei das vertikale Zellenmuster die dielektrische Gateschicht durchdringt und das Halbleitermuster kontaktiert.
  6. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Substrat ferner einen Dummy-Zellenbereich zwischen dem Zellenbereich und dem Verbindungsbereich enthält, wobei die dreidimensionale Halbleiterspeichervorrichtung ferner ein erstes vertikales Dummy-Muster, das die zwischen Elektroden liegenden dielektrischen Schichten und die Mehrzahl von Elektrodenschichten durchdringt, um benachbart zu dem Substrat zu sein, und das erste vertikale Dummy-Muster auf dem Dummy-Zellenbereich aufweist, wobei eine Unterseite des ersten vertikalen Dummy-Musters näher an dem Substrat angeordnet ist als eine Unterseite des ersten abnormen vertikalen Dummy-Musters.
  7. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 6, ferner aufweisend: ein vertikales Zellenmuster, das die zwischen Elektroden liegenden dielektrischen Schichten und die Mehrzahl von Elektrodenschichten durchdringt, um auf dem Zellenbereich benachbart zum Substrat zu sein; und eine Bit-Leitung, die elektrisch mit dem vertikalen Zellenmuster verbunden ist, wobei die Bit-Leitung von dem ersten vertikalen Dummy-Muster elektrisch isoliert ist.
  8. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 6, die ferner ein zweites abnormes vertikales Dummy-Muster auf dem Dummy-Zellenbereich aufweist, das von dem ersten vertikalen Dummy-Muster beabstandet ist, wobei das zweite abnorme vertikale Dummy-Muster eine oder mehr als eine der zwischen Elektroden liegenden dielektrischen Schichten und eine oder mehr als eine aus der Mehrzahl von Elektrodenschichten durchdringt, wobei zumindest eine aus der Mehrzahl von Elektrodenschichten zwischen dem zweiten abnormen vertikalen Dummy-Muster und dem Substrat angeordnet ist und von dem zweiten abnormen vertikalen Dummy-Muster isoliert ist.
  9. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 1, wobei das erste abnorme vertikale Dummy-Muster parallel zu einer zweiten Richtung eine obere Breite und eine untere Breite aufweist, wobei die zweite Richtung parallel zu der oberen Oberfläche des Substrats verläuft und wobei die untere Breite ungefähr 35 % bis ungefähr 85 % der oberen Breite beträgt.
  10. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 1, wobei die zwischen Elektroden liegenden dielektrischen Schichten enthalten: eine Mehrzahl von ersten zwischen Elektroden liegenden dielektrischen Schichten, die benachbart zu dem Substrat angeordnet sind; und eine Mehrzahl von zweiten zwischen Elektroden liegenden dielektrischen Schichten auf einer obersten der ersten zwischen Elektroden liegenden dielektrischen Schichten, wobei jede der Mehrzahl von Elektrodenschichten enthält: eine Mehrzahl von ersten Elektrodenschichten, die jeweils zwischen den ersten zwischen Elektroden liegenden dielektrischen Schichten angeordnet sind; und eine Mehrzahl von zweiten Elektrodenschichten, die jeweils zwischen den zweiten zwischen Elektroden liegenden dielektrischen Schichten angeordnet sind, wobei die ersten zwischen Elektroden liegenden dielektrischen Schichten und die Mehrzahl von ersten Elektrodenschichten eine erste Stapelstruktur bilden, wobei die zweiten zwischen Elektroden liegenden dielektrischen Schichten und die Mehrzahl von zweiten Elektrodenschichten eine zweite Stapelstruktur bilden, und wobei eine Seitenwand des ersten abnormen vertikalen Dummy-Musters einen Knickpunkt zwischen der ersten Stapelstruktur und der zweiten Stapelstruktur aufweist.
  11. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 10, ferner aufweisend: ein zweites abnormes vertikales Dummy-Muster auf dem Verbindungsbereich, das von der ersten Stapelstruktur und dem ersten abnormen vertikalen Dummy-Muster beabstandet ist, wobei das zweite abnorme vertikale Dummy-Muster die planarisierte dielektrische Schicht, eine oder mehr als eine der zweiten zwischen Elektroden liegenden dielektrischen Schichten, und eine oder mehr als eine der Mehrzahl von zweiten Elektrodenschichten durchdringt; und ein vergrabenes Opfermuster in der ersten Stapelstruktur, wobei das vergrabene Opfermuster in der ersten Richtung von dem zweiten abnormen vertikalen Dummy-Muster beabstandet ist.
  12. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 11, das ferner ein Halbleitermuster in der ersten Stapelstruktur und zwischen dem vergrabenen Opfermuster und dem Substrat aufweist, wobei das Halbleitermuster mit sowohl dem vergrabenen Opfermuster als auch dem Substrat in Kontakt steht.
  13. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 11, wobei zumindest eine der Mehrzahl von ersten Elektrodenschichten zwischen dem vergrabenen Opfermuster und dem Substrat angeordnet ist.
  14. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 1, ferner aufweisend: ein vertikales Zellenmuster, das die zwischen Elektroden liegenden dielektrischen Schichten und die Elektrodenschichten durchdringt, um auf dem Zellenbereich benachbart zu dem Substrat zu sein; und ein Source-Muster zwischen dem Substrat und einer untersten der zwischen Elektroden liegenden dielektrischen Schichten, wobei das Source-Muster mit dem vertikalen Zellenmuster in Kontakt steht und von dem ersten abnormen vertikalen Dummy-Muster beabstandet ist.
  15. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 1, ferner aufweisend: ein vertikales Zellenmuster, das die zwischen Elektroden liegenden dielektrischen Schichten und die Mehrzahl von Elektrodenschichten durchdringt, um auf dem Zellenbereich zu dem Substrat benachbart zu sein; und eine periphere Schaltungsstruktur unter dem ersten abnormen vertikalen Dummy-Muster, wobei die periphere Schaltungsstruktur einen Transistor und eine periphere Verdrahtungsleitung enthält.
  16. Dreidimensionale Halbleiterspeichervorrichtung, aufweisend: ein Substrat, das einen Zellenbereich und einen Verbindungsbereich enthält; eine erste Stapelstruktur, die eine Mehrzahl von ersten zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von ersten Elektrodenschichten, die alternierend auf dem Substrat gestapelt sind, enthält; eine zweite Stapelstruktur, die eine Mehrzahl von zweiten zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von zweiten Elektrodenschichten, die alternierend auf der ersten Stapelstruktur gestapelt sind, enthält; ein vertikales Zellenmuster auf dem Zellenbereich, wobei das vertikale Zellenmuster die erste und zweite Stapelstruktur in einer ersten Richtung durchdringt, die senkrecht zu einer Oberseite des Substrats verläuft; und ein abnormes vertikales Dummy-Muster auf dem Verbindungsbereich, wobei das abnorme vertikale Dummy-Muster eine oder mehr als eine der Mehrzahl von zweiten Elektrodenschichten durchdringt, wobei eine Seitenwand des vertikalen Zellenmusters einen Knickpunkt aufweist, der benachbart zu einer Grenze zwischen der ersten Stapelstruktur und der zweiten Stapelstruktur angeordnet ist, und wobei zumindest eine aus der ersten Mehrzahl von Elektrodenschichten in der ersten Richtung zwischen dem abnormen vertikalen Dummy-Muster und dem Substrat angeordnet ist.
  17. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 16, wobei sich das abnorme vertikale Dummy-Muster in die erste Stapelstruktur erstreckt, und eine Seitenwand des abnormen vertikalen Dummy-Musters einen Knickpunkt aufweist, der benachbart zu einer Grenze zwischen der ersten Stapelstruktur und der zweiten Stapelstruktur angeordnet ist.
  18. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 16, wobei das abnorme vertikale Dummy-Muster von der ersten Stapelstruktur beabstandet ist, wobei die dreidimensionale Halbleiterspeichervorrichtung ferner ein vergrabenes Opfermuster in der ersten Stapelstruktur und in der ersten Richtung benachbart zu dem abnormen vertikalen Dummy-Muster aufweist.
  19. Dreidimensionale Halbleiterspeichervorrichtung nach Anspruch 16, die ferner ein Source-Muster zwischen dem Substrat und einer untersten der ersten zwischen Elektroden liegenden dielektrischen Schichten aufweist, wobei das Source-Muster mit dem vertikalen Zellenmuster in Kontakt steht und von dem abnormen vertikalen Dummy-Muster beabstandet ist.
  20. Dreidimensionale Halbleiterspeichervorrichtung, aufweisend: eine periphere Schaltungsstruktur, die einen Transistor und eine periphere Verdrahtungsleitung enthält; und eine Zellen-Array-Struktur auf der peripheren Schaltungsstruktur, wobei die Zellen-Array-Struktur enthält: ein erstes Substrat, das einen Zellenbereich und einen Verbindungsbereich enthält; eine erste Stapelstruktur, die eine Mehrzahl von ersten zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von ersten Elektrodenschichten, die alternierend auf dem ersten Substrat gestapelt sind, enthält; eine zweite Stapelstruktur, die eine Mehrzahl von zweiten zwischen Elektroden liegenden dielektrischen Schichten und eine Mehrzahl von zweiten Elektrodenschichten, die alternierend auf der ersten Stapelstruktur gestapelt sind, enthält; ein abnormes vertikales Dummy-Muster auf dem Verbindungsbereich, wobei das abnorme vertikale Dummy-Muster in einer ersten Richtung, die senkrecht zu einer Oberseite des Substrats verläuft, eine oder mehr als eine aus der Mehrzahl von zweiten Elektrodenschichten durchdringt; und ein vergrabenes Opfermuster in der ersten Stapelstruktur auf dem Verbindungsbereich, wobei das vergrabene Opfermuster von dem abnormen vertikalen Dummy-Muster beabstandet ist.
DE102020122425.7A 2020-01-17 2020-08-27 Dreidimensionale Halbleiterspeichervorrichtung Pending DE102020122425A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0006638 2020-01-17
KR1020200006638A KR20210093412A (ko) 2020-01-17 2020-01-17 3차원 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
DE102020122425A1 true DE102020122425A1 (de) 2021-07-22

Family

ID=76650604

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020122425.7A Pending DE102020122425A1 (de) 2020-01-17 2020-08-27 Dreidimensionale Halbleiterspeichervorrichtung

Country Status (5)

Country Link
US (1) US11495615B2 (de)
JP (1) JP7487087B2 (de)
KR (1) KR20210093412A (de)
CN (1) CN113140574A (de)
DE (1) DE102020122425A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200006638A (ko) 2017-07-21 2020-01-20 에이브이엑스 코포레이션 전기 에너지 저장 디바이스를 위한 밸런싱 회로

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101738103B1 (ko) 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9887207B2 (en) 2014-08-18 2018-02-06 Sandisk Technologies Llc Three dimensional NAND device having dummy memory holes and method of making thereof
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9978766B1 (en) 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
US10403719B2 (en) 2016-11-29 2019-09-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
KR20180096878A (ko) 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102353929B1 (ko) 2017-03-07 2022-01-21 삼성전자주식회사 반도체 장치
US10256245B2 (en) 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102614654B1 (ko) 2018-03-29 2023-12-19 삼성전자주식회사 3차원 반도체 메모리 장치
KR102612406B1 (ko) 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
KR20200055186A (ko) 2018-11-12 2020-05-21 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200006638A (ko) 2017-07-21 2020-01-20 에이브이엑스 코포레이션 전기 에너지 저장 디바이스를 위한 밸런싱 회로

Also Published As

Publication number Publication date
CN113140574A (zh) 2021-07-20
JP7487087B2 (ja) 2024-05-20
JP2021114599A (ja) 2021-08-05
KR20210093412A (ko) 2021-07-28
US20210225868A1 (en) 2021-07-22
US11495615B2 (en) 2022-11-08

Similar Documents

Publication Publication Date Title
DE102016114573B4 (de) Dreidimensionale Halbleitervorrichtungen mit einem Hohlraum zwischen einer Kanalstruktur und einer Rückstandsschicht
DE102016114578A1 (de) Dreidimensionale Halbleitervorrichtung
DE112005000665B4 (de) Ladungseinfangende Speicherzellenanordnung und Herstellungsverfahren
DE102005014507B4 (de) Halbleiterspeicher mit Ladungseinfangspeicherzellen und dessen Herstellungsverfahren
DE102005029493B4 (de) Integrierte Speicherschaltungsanordnung mit Tunnel-Feldeffekttransistoren und zugehöriges Verfahren
DE102005026944B4 (de) Verfahren zum Herstellen einer Flash-Speichervorrichtung und mit dem Verfahren hergestellte Flash-Speicheranordnung
DE112015001895B4 (de) Nichtflüchtiger Speicher mit Durch-Array-Leitungsführung und Verfahren zu dessen Herstellung
DE102020116751A1 (de) Dreidimensionale halbleiterspeichervorrichtung
DE102018122648A1 (de) Speichervorrichtungen und Verfahren zum Herstellen derselben
DE102018123386A1 (de) Dreidimensionale Halbleiterspeichervorrichtungen und Verfahren zu ihrer Herstellung
DE102018110017B4 (de) Halbleiterspeichervorrichtung und herstellungsverfahren dafür
DE102005018347A1 (de) Flash-Speicherzelle, Flash-Speichervorrichtung und Herstellungsverfahren hierfür
DE102008015708A1 (de) Nicht-flüchtige Speichervorrichtungen und Herstellungsverfahren dafür
DE10039441A1 (de) Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
DE102018110185A1 (de) Speichervorrichtung und Herstellung dergleichen
DE102020107290B4 (de) Integrierte Schaltungsvorrichtung und Verfahren zu deren Herstellung
DE102020124219A1 (de) Dreidimensionale Speichervorrichtung und Verfahren
DE102020121762A1 (de) Nichtflüchtige speichervorrichtung vom vertikalen typ und verfahren zu ihrer herstellung
DE102006053435B4 (de) Speicherzellenanordnungen und Verfahren zum Herstellen von Speicherzellenanordnungen
DE112022001434T5 (de) Speichervorrichtung vom nor-typ, verfahren zur herstellung einer speichervorrichtung vom nor-typ und die speichervorrichtung enthaltendes elektronisches gerät
DE102021110431A1 (de) Dreidimensionale Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung
DE102020118844A1 (de) Halbleitervorrichtungen
DE102020108091B4 (de) Halbleitervorrichtung
DE102018127329A1 (de) Anti-Dishing-Struktur für eingebetteten Speicher
EP1518277B1 (de) Verfahren zur herstellung eines nrom-speicherzellenfeldes

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115510

Ipc: H10B0041200000