DE102018123386A1 - Dreidimensionale Halbleiterspeichervorrichtungen und Verfahren zu ihrer Herstellung - Google Patents

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Dongkyum Kim
Sunggil Kim
Seulye KIM
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Abstract

Eine dreidimensionale Halbleiterspeichervorrichtung umfasst eine Elektrodenstruktur (ST), die Elektroden (EL) umfasst, die vertikal auf einer Halbleiterschicht (LSP1) gestapelt sind, eine vertikale Halbleiterstruktur (USP1), welche die Elektrodenstruktur (ST) durchdringt und mit der Halbleiterschicht (LSP1) verbunden ist, und eine vertikale Isolierstruktur (VP1) zwischen der Elektrodenstruktur (ST) und der vertikalen Halbleiterstruktur (USP1). Die vertikale Isolierstruktur (VP1) umfasst einen Seitenwandabschnitt an einer Seitenwand der Elektrodenstruktur (ST1) und einen Vorsprung (PP), der sich von dem Seitenwandabschnitt entlang eines Abschnitts einer Oberseite der Halbleiterschicht (LSP1) erstreckt. Die vertikale Halbleiterstruktur (USP1) umfasst einen vertikalen Kanalabschnitt (VCP1), der eine erste Dicke (T1) aufweist und sich entlang des Seitenwandabschnitts der vertikalen Isolierstruktur (VP1) erstreckt, und einen Kontaktabschnitt (CP1), der sich von dem vertikalen Kanalabschnitt (VCP1) und konform entlang des Vorsprungs (PP) der vertikalen Isolierstruktur (VP1) und der Oberseite der Halbleiterschicht (LSP1) erstreckt. Der Kontaktabschnitt (CP1) weist eine zweite Dicke (T2) auf, die größer ist als die erste Dicke (T1).

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese nicht-vorläufige US-Patentanmeldung beansprucht die Priorität unter 35 U.S.C. § 119 der koreanischen Patentanmeldung Nr. 10-2017-0168559 , eingereicht am 8. Dezember 2017, beim koreanischen Amt für geistiges Eigentum, deren Offenbarung hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Ausführungsformen der erfinderischen Konzepte betrifft dreidimensionale (3D-) Halbleiterspeichervorrichtungen und Verfahren zu ihrer Herstellung und betrifft insbesondere 3D-Halbleiterspeichervorrichtungen mit verbesserter Zuverlässigkeit und Integrationsdichte und Verfahren zu ihrer Herstellung.
  • Halbleitervorrichtungen sind in hohem Maße integriert worden, um die Leistung zu steigern und die Herstellungskosten zu senken. Die Integrationsdichte von Halbleitervorrichtungen beeinflusst direkt die Kosten der Halbleitervorrichtungen. Die Integrationsdichte von zweidimensionalen (2D-) oder planaren Halbleitervorrichtungen kann hauptsächlich durch eine Fläche bestimmt werden, die durch eine Einheitsspeicherzelle belegt wird. Daher kann die Integrationsdichte von 2D- oder planaren Halbleitervorrichtungen durch eine Technik zum Bilden filigraner Strukturen beeinflusst werden. Da jedoch teure Maschinen zum Bilden filigraner Strukturen verwendet werden können, nimmt die Integrationsdichte von 2D-Halbleitervorrichtungen weiter zu, unterliegt aber noch immer Beschränkungen. Daher wurden dreidimensionale (3D-) Halbleiterspeichervorrichtungen entwickelt, um die oben genannten sowie weitere Einschränkungen zu beseitigen. 3D-Halbleiterspeichervorrichtungen können Speicherzellen umfassen, die dreidimensional angeordnet sind.
  • KURZDARSTELLUNG
  • Ausführungsformen der erfinderischen Konzepte können dreidimensionale (3D-) Halbleiterspeichervorrichtungen bereitstellen, die in der Lage sind, Zuverlässigkeit und Integrationsdichte zu verbessern.
  • Ausführungsformen der erfinderischen Konzepte können auch Verfahren zum Herstellen einer 3D-Halbleiterspeichervorrichtung bereitstellen, mit denen Zuverlässigkeit und Integrationsdichte verbessert werden können.
  • In einigen Ausführungsformen kann eine 3D-Halbleiterspeichervorrichtung eine Elektrodenstruktur umfassen, die Folgendes umfasst: Elektroden, die vertikal auf einer Halbleiterschicht gestapelt sind, eine vertikale Halbleiterstruktur, welche die Elektrodenstruktur durchdringt und mit der Halbleiterschicht verbunden ist, und eine vertikale Isolierstruktur, die zwischen der Elektrodenstruktur und der vertikalen Halbleiterstruktur angeordnet ist. Die vertikale Isolierstruktur kann einen Seitenwandabschnitt an einer Seitenwand der Elektrodenstruktur und einen Vorsprung, der sich von dem Seitenwandabschnitt auf einem Abschnitt einer Oberseite der Halbleiterschicht erstreckt, umfassen. Die vertikale Halbleiterstruktur kann einen vertikalen Kanalabschnitt umfassen, der eine erste Dicke aufweist und sich entlang des Seitenwandabschnitts der vertikalen Isolierstruktur erstreckt, sowie einen Kontaktabschnitt, der sich von dem vertikalen Kanalabschnitt und konform entlang des Vorsprungs der vertikalen Isolierstruktur und der Oberseite der Halbleiterschicht erstreckt. Der Kontaktabschnitt kann eine zweite Dicke aufweisen, die größer ist als die erste Dicke.
  • In einigen Ausführungsformen kann eine 3D-Halbleiterspeichervorrichtung ein Substrat umfassen, das Folgendes umfasst: eine erste Region und eine zweite Region, eine Elektrodenstruktur, die Elektroden umfasst, die vertikal auf dem Substrat gestapelt sind, eine erste vertikale Struktur, welche die Elektrodenstruktur auf der ersten Region durchdringt und eine erste Breite aufweist, eine zweite vertikale Struktur, welche die Elektrodenstruktur auf der zweiten Region durchdringt und eine zweite Breite aufweist, die größer ist als die erste Breite, und eine untere Halbleiterstruktur, die zwischen dem Substrat und jeder der ersten und zweiten vertikalen Strukturen angeordnet ist und mit dem Substrat verbunden ist. Jede der ersten und zweiten vertikalen Strukturen kann eine vertikale Halbleiterstruktur umfassen, die mit der unteren Halbleiterstruktur verbunden ist, sowie eine vertikale Isolierstruktur, die zwischen der Elektrodenstruktur und der vertikalen Halbleiterstruktur auf der unteren Halbleiterstruktur angeordnet ist. Die vertikale Isolierstruktur kann einen Seitenwandabschnitt an einer Seitenwand der Elektrodenstruktur und einen Vorsprung umfassen, der sich auf einem Abschnitt einer Oberseite der unteren Halbleiterstruktur erstreckt. Die vertikale Halbleiterstruktur kann einen vertikalen Kanalabschnitt, der eine erste Dicke aufweist, an dem Seitenwandabschnitt der vertikalen Isolierstruktur umfassen, sowie einen Kontaktabschnitt, der eine zweite Dicke aufweist, die größer ist als die erste Dicke, an einer Seitenwand des Vorsprungs der vertikalen Isolierstruktur.
  • Figurenliste
  • Die erfinderischen Konzepte werden anhand der beiliegenden Zeichnungen und der zugehörigen detaillierten Beschreibung besser verständlich.
    • 1 ist ein Schaltbild, das eine Zellenanordnung einer dreidimensionalen (3D-) Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
    • 2A und 2B sind Draufsichten, die 3D-Halbleiterspeichervorrichtungen gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen.
    • 3 ist eine Querschnittsansicht entlang der Linien I-I' und II-II' von 2A oder 2B zum Veranschaulichen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte.
    • 4A, 4B, 4C, 4D und 4E sind vergrößerte Ansichten von Abschnitten ‚P1‘ und ‚P2‘ von 3 zum Veranschaulichen von Abschnitten von 3D-Halbleiterspeichervorrichtungen gemäß einigen Ausführungsformen der erfinderischen Konzepte.
    • 5 ist eine Querschnittsansicht entlang der Linien I-I' und II-II' von 2A oder 2B zum Veranschaulichen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte.
    • 6 veranschaulicht vergrößerte Ansichten von Abschnitten ‚P3‘ und ‚P4‘ von 5.
    • 7 ist eine Querschnittsansicht, die eine 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
    • 8 bis 14 sind Querschnittsansichten entlang der Linien I-I' und II-II' von 2A oder 2B zum Veranschaulichen eines Verfahrens zum Herstellen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte.
    • 15 bis 18, 20 und 21 sind vergrößerte Ansichten von Abschnitten ‚P5‘ und ‚P6‘ von 11 zum Veranschaulichen eines Verfahrens zum Bilden erster und zweiter vertikaler Strukturen in einem Verfahren zum Herstellen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte.
    • 19A ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer lokalen Halbleiterschicht in einem Verfahren zum Herstellen einer Kanalhalbleiterstruktur gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
    • 19B und 19C sind vergrößerte Ansichten, die ein Verfahren zum Herstellen einer lokalen Halbleiterschicht in einem Verfahren zum Herstellen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen.
    • 22, 23 und 24 sind vergrößerte Ansichten der Abschnitte ‚P5‘ und ‚P6‘ von 11 zum Veranschaulichen eines Verfahrens zum Bilden erster und zweiter vertikaler Strukturen in einem Verfahren zum Herstellen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Im Folgenden werden Ausführungsformen der erfinderischen Konzepte im Detail mit Bezug auf die beiliegenden Zeichnungen beschrieben.
  • 1 ist ein Schaltbild, das eine Zellenanordnung einer dreidimensionalen (3D-) Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • Wie in 1 zu sehen, kann eine Zellenanordnung einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen Folgendes umfassen: eine gemeinsame Source-Leitung CSL, mehrere Bitleitungen BL0 bis BL2 und mehrere Zellen-Strings CSTR, die zwischen der gemeinsamen Source-Leitung CSL und den Bitleitungen BL0 bis BL2 verbunden sind. In einigen Ausführungsformen kann die dreidimensionale Halbleiterspeichervorrichtung eine NAND-FLASH-Speichervorrichtung vom vertikalen Typ sein.
  • Die Bitleitungen BL0 bis BL2 können in einer ersten Richtung D1 voneinander beabstandet sein und können sich in einer zweiten Richtung D2 erstrecken. Im Sinne des vorliegenden Textes werden die Begriffe erster, zweiter, dritter usw. lediglich zum Unterscheiden einer Richtung, einer Region, eines Abschnitts oder eines Elements voneinander verwendet. Die Zellen-Strings CSTR können zweidimensional in ersten und zweiten Richtungen D1 und D2 angeordnet sein und können sich in einer dritten Richtung D3 erstrecken. Mehrere der Zellen-Strings CSTR können zu jeder der Bitleitungen BL0 bis BL2 parallel geschaltet sein. Mehrere der Zellen-Strings CSTR können gemeinsam mit der gemeinsamen Source-Leitung CSL verbunden sein.
  • In einigen Ausführungsformen kann jede der Zellen-Strings CSTR Folgendes umfassen: erste und zweite String-Auswahltransistoren SST1 und SST2, die miteinander in Reihe geschaltet sind, Speicherzellen MCT, die miteinander in Reihe geschaltet sind, und einen Erde-Auswahltransistor GST. Jede der Speicherzellen MCT kann ein Datenspeicherelement umfassen. Der zweite String-Auswahltransistor SST2 kann mit den Bitleitungen BL0 bis BL2 verbunden sein, und der Erde-Auswahltransistor GST kann mit der gemeinsamen Source-Leitung CSL verbunden sein. Die Speicherzellen MCT können zwischen dem ersten String-Auswahltransistor SST1 und dem Erde-Auswahltransistor GST in Reihe geschaltet sein. Außerdem kann jede der Zellen-Strings CSTR des Weiteren eine Dummy-Zelle DMC umfassen, die zwischen dem ersten String-Auswahltransistor SST1 und der Speicherzelle MCT verbunden ist.
  • 2A und 2B sind Draufsichten, die 3D-Halbleiterspeichervorrichtungen gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen. 3 ist eine Querschnittsansicht entlang der Linien I-I' und II-II' von 2A oder 2B zum Veranschaulichen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte. 4A, 4B, 4C, 4D und 4E sind vergrößerte Ansichten von Abschnitten ‚P1‘ und ‚P2‘ von 3 zum Veranschaulichen von Abschnitten von 3D-Halbleiterspeichervorrichtungen gemäß einigen Ausführungsformen der erfinderischen Konzepte.
  • Wie in den 2A, 2B und 3 zu sehen, kann ein Substrat 10 eine Zellenanordnungsregion CAR und eine Verbindungsregion CNR umfassen. Das Substrat 10 kann Folgendes umfassen: ein Material, das Halbleitereigenschaften aufweist (zum Beispiel ein Siliziumwafer), ein Isoliermaterial (zum Beispiel ein Glassubstrat), oder einen Halbleiter oder Leiter, der mit einem Isoliermaterial bedeckt ist. Zum Beispiel kann das Substrat 10 ein Siliziumwafer sein, der einen ersten Leitfähigkeitstyp aufweist. Im Sinne des vorliegenden Textes erfordert ein Element, das so beschrieben ist, dass es von einem anderen Element „bedeckt“ ist oder ein anderes Element „bedeckt“ oder von einem anderen Element „umgeben“ ist, kein vollständiges Bedecken oder Umgeben.
  • Eine Elektrodenstruktur ST kann auf dem Substrat 10 bereitgestellt werden und kann sich von der Zellenanordnungsregion CAR auf die Verbindungsregion CNR in einer ersten Richtung D1 erstrecken. Wenn ein Element als „auf“ oder „verbunden mit“ oder „neben“ einem anderen Element (zum Beispiel einer Schicht oder einem Substrat) bezeichnet wird, so kann es sich direkt auf dem anderen Element befinden oder kann direkt mit dem anderen Element verbunden sein oder kann sich direkt neben dem anderen Element befinden, oder dazwischenliegende Elemente können ebenfalls vorhanden sein. Wenn hingegen ein Element als „direkt auf“ oder „direkt verbunden mit“ oder „unmittelbar neben“ einem anderen Element bezeichnet wird, so gibt es keine dazwischenliegenden Elemente. Die Elektrodenstruktur ST kann mehrfach auf dem Substrat 10 vorhanden sein, und die Elektrodenstrukturen ST kann in einer zweiten Richtung D2 senkrecht zu der ersten Richtung D1 beabstandet sein. Hier können die erste Richtung D1 und die zweite Richtung D2 horizontale Richtungen sein, die im Wesentlichen parallel zu einer Oberseite des Substrats 10 verlaufen. Eine Pufferisolierschicht 11 kann zwischen der Elektrodenstruktur ST und dem Substrat 10 angeordnet sein und kann eine Siliziumoxidschicht umfassen.
  • Die Elektrodenstruktur ST kann Elektroden EL und Isolierschichten ILD umfassen, die abwechselnd und wiederholt in einer dritten Richtung D3 (d. h. einer vertikalen Richtung) gestapelt sind, die vertikale zur Oberseite des Substrats 10 verläuft. Dicken der Elektroden EL können im Wesentlichen einander gleich sein, und Dicken der Isolierschichten ILD können in Abhängigkeit von den Eigenschaften der 3D-Halbleiterspeichervorrichtung geändert werden oder können voneinander verschieden sein. Die Dicke von jeder von mindestens einigen der Isolierschichten ILD kann geringer sein als die Dicke einer jeden der Elektroden EL. In einigen Ausführungsformen kann eine der Isolierschichten ILD dicker sein als die Elektrode EL. Zum Beispiel können die Elektroden EL ein dotiertes Halbleitermaterial (zum Beispiel dotiertes Silizium), ein Metall (zum Beispiel Wolfram, Kupfer oder Aluminium), ein leitendes Metallnitrid (zum Beispiel Titannitrid oder Tantalnitrid) und/oder ein Übergangsmetall (zum Beispiel Titan oder Tantal) umfassen. Die Formulierung „und/oder“ umfasst jegliche Kombinationen aus einem oder mehreren der zugehörigen angeführten Aufzählungspunkte. Jede der Isolierschichten ILD kann zum Beispiel eine Siliziumoxidschicht oder eine dielektrische Schicht mit niedrigem k-Wert umfassen.
  • Die Elektrodenstruktur ST kann eine gestufte Struktur auf der Verbindungsregion CNR aufweisen. Genauer gesagt können Längen der Elektroden EL in der ersten Richtung D1 nacheinander im dem Maße kleiner werden, wie eine vertikale Distanz von dem Substrat 10 zunimmt, und eine Höhe der Elektrodenstruktur ST kann in dem Maße kleiner werden, wie eine horizontale Distanz der Zellenanordnungsregion CAR zunimmt. Außerdem können Seitenwände der Elektroden EL auf der Verbindungsregion CNR in der ersten Richtung D1 in gleichmäßigen Intervallen beim Blick in der Draufsicht angeordnet sein. Jede der Elektroden EL kann einen Kontaktinselabschnitt auf der Verbindungsregion CNR aufweisen, und die Kontaktinselabschnitte der Elektroden EL können sich an Positionen befinden, die horizontal und vertikal voneinander verschieden sind. Elektroden, die sich in einer obersten Schicht der Elektroden EL befinden, können Linienformen aufweisen, die sich in der ersten Richtung D1 erstrecken, und können voneinander durch eine Isolierstruktur 40 beabstandet sein.
  • In einigen Ausführungsformen kann die 3D-Halbleiterspeichervorrichtung eine vertikale NAND-Flash-Speichervorrichtung sein. In diesem Fall können mindestens einige der Elektroden EL der Elektrodenstruktur ST als Steuergate-Elektroden der Speicherzellen (oder Speicherzellentransistoren) MCT und DMC von 1 verwendet werden. Zum Beispiel können die Elektroden EL als Erde-Auswahlleitungen GSL0 bis GSL2, Wortleitungen WL0 bis WLn und DWL und String-Auswahlleitungen SSL1 und SSL2 verwendet werden, die in 1 veranschaulicht sind.
  • Eine Planarisierungsisolierschicht 50 kann die Elektrodenstruktur ST auf dem Substrat 10 bedecken. Die Planarisierungsisolierschicht 50 kann eine im Wesentlichen flache Oberseite aufweisen und kann die gestufte Struktur der Elektrodenstruktur ST auf der Verbindungsregion CNR bedecken. Die Planarisierungsisolierschicht 50 kann eine einzelne Isolierschicht oder mehrere gestapelte Isolierschichten umfassen. Zum Beispiel kann die Planarisierungsisolierschicht 50 eine Siliziumoxidschicht und/oder eine dielektrische Schicht mit niedrigem k-Wert umfassen.
  • Mehrere erste vertikale Strukturen VS1 können die Elektrodenstruktur ST auf der Zellenanordnungsregion CAR durchdringen, und mehrere zweite vertikale Strukturen VS2 können die Planarisierungsisolierschicht 50 und die Elektrodenstruktur ST auf der Verbindungsregion CNR durchdringen.
  • Die ersten vertikalen Strukturen VS1 können beim Blick in der Draufsicht in einer Matrixform oder in einer Zickzackform angeordnet sein. Jede der ersten vertikalen Strukturen VS1 kann eine kreisrunde Oberseite aufweisen. Breiten der zweiten vertikalen Strukturen VS2 können größer sein als Breiten der ersten vertikalen Strukturen VS1. In einigen Ausführungsformen kann eine Oberseite einer jeden der zweiten vertikalen Strukturen VS2 eine kreisrunde Form aufweisen, wie in 2A veranschaulicht. Alternativ kann die Oberseite einer jeden der zweiten vertikalen Strukturen VS2 eine elliptische Form aufweisen, wie in 2B veranschaulicht, oder kann eine Stabform aufweisen. Die Oberseiten der zweiten vertikalen Strukturen VS2 können im Wesentlichen in derselben Ebene angeordnet sein wie die Oberseiten der ersten vertikalen Strukturen VS1. Mehrere der zweiten vertikalen Strukturen VS2 können den Kontaktinselabschnitt einer jeden der Elektroden EL durchdringen. Die Anzahl der Elektroden EL, die von den zweiten vertikalen Strukturen VS2 durchdrungen werden, kann in dem Maße abnehmen, wie eine horizontale Distanz der Zellenanordnungsregion CAR zunimmt. Die mehreren zweiten vertikalen Strukturen VS2, die jeden der Kontaktinselabschnitte durchdringen, können so angeordnet sein, dass sie jeden von Zellenkontaktstopfenn CPLG beim Blick in der Draufsicht umgeben. In einigen Ausführungsformen können einige der zweiten vertikalen Strukturen VS2 Grenzen der Kontaktinselabschnitte vertikal nebeneinander, beim Blick in der Draufsicht, durchdringen. In bestimmten Ausführungsformen kann die Anordnung der zweiten vertikalen Strukturen VS2 auf verschiedene Weise modifiziert werden. Eine leitende Kontaktinsel PAD, die mit einem Bitleitungs-Kontaktstopfen BPLG verbunden ist, kann an einem oberen Ende einer jeden der ersten vertikalen Strukturen VS1 angeordnet sein, d. h. an einem oberen Ende einer ersten vertikalen Halbleiterstruktur USP1. Gleichermaßen kann eine leitende Kontaktinsel PAD an einem oberen Ende einer jeden der zweiten vertikalen Strukturen VS2 angeordnet sein.
  • In einigen Ausführungsformen kann eine erste untere Halbleiterstruktur LSP1 zwischen dem Substrat 10 und einer jeden der ersten vertikalen Strukturen VS1 angeordnet sein, und eine zweite untere Halbleiterstruktur LSP2 kann zwischen dem Substrat 10 und einer jeden der zweiten vertikalen Strukturen VS2 angeordnet sein. Die zweite untere Halbleiterstruktur LSP2 kann eine untere Dummy-Halbleiterstruktur sein. Räumlich relative Begriffe wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ „höher“ und dergleichen sollen verschiedene Orientierungen der Vorrichtung während des Gebrauchs oder des Betriebes zusätzlich zu den in den Figuren gezeigten Orientierung umfassen. Jeweilige „Ebenen“, wie im vorliegenden Text beschrieben, können relativ zu dem Substrat 10 sein.
  • Die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 können in direktem Kontakt zu dem Substrat 10 stehen und können säulenförmige epitaktische Strukturen umfassen, die von dem Substrat 10 aus gezüchtet werden. In einigen Ausführungsformen können die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 aus einkristallinem Silizium (Si) bestehen. Alternativ können die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 Germanium (Ge), Silizium-Germanium (SiGe), einen Gruppe-III-V-Verbindungshalbleiter oder einen Gruppe-II-VI- Verbindungshalbleiter umfassen. Die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 können undotierte Strukturen sein oder können mit Dotanden dotiert sein, deren Leitfähigkeitstyp der gleiche ist wie der des Substrats 10.
  • Wie in den 3 und 4A zu sehen, können die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 einen unteren Abschnitt der Elektrodenstruktur ST, zum Beispiel einer untersten Elektrode EL, durchdringen.
  • Die erste untere Halbleiterstruktur LSP1 kann eine erste Höhe H1 in der dritten Richtung D3 aufweisen und kann eine erste Breite W1 aufweisen. Die erste Höhe H1 der ersten unteren Halbleiterstruktur LSP1 kann größer sein als eine Dicke der untersten Elektrode EL. Eine Oberseite der ersten unteren Halbleiterstruktur LSP1 kann höher sein als eine Oberseite der untersten Elektrode EL und kann niedriger sein als eine Oberseite einer untersten Isolierschicht ILD, die auf der untersten Elektrode EL angeordnet ist.
  • Die zweite untere Halbleiterstruktur LSP2 kann eine zweite Höhe H2 in der dritten Richtung D3 aufweisen, und die zweite Höhe H2 kann niedriger sein als die erste Höhe H1 der ersten unteren Halbleiterstruktur LSP1. Die zweite untere Halbleiterstruktur LSP2 kann eine zweite Breite W2 aufweisen, die größer ist als die erste Breite W1 der ersten unteren Halbleiterstruktur LSP1. Eine Oberseite der zweiten unteren Halbleiterstruktur LSP2 kann auf einer höheren Ebene angeordnet sein als die Oberseite der untersten Elektrode EL der Elektrodenstruktur ST. Alternativ kann die Oberseite der zweiten unteren Halbleiterstruktur LSP2 auf einer niedrigeren Ebene angeordnet sein als die Oberseite der untersten Elektrode EL der Elektrodenstruktur ST. In bestimmten Ausführungsformen können die Höhen der zweiten unteren Halbleiterstrukturen LSP2 nacheinander in dem Maße abnehmen, wie eine horizontale Distanz der Zellenanordnungsregion CAR zunimmt.
  • Eine Gate-Isolierschicht 15 kann an einer Seitenwand einer jeden der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 angeordnet sein. Die Gate-Isolierschicht 15 kann zwischen der untersten Elektrode EL und einer jeden der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 angeordnet sein. Die Gate-Isolierschicht 15 kann eine Siliziumoxidschicht (zum Beispiel eine thermische Oxidschicht) umfassen. Die Gate-Isolierschicht 15 kann eine gerundete Seitenwand aufweisen.
  • Wie in 4A zu sehen, kann jede der ersten vertikalen Strukturen VS1 eine erste vertikale Isolierstruktur VP1, eine erste vertikale Halbleiterstruktur USP1 und eine erste Füllisolierstruktur VII umfassen. Jede der zweiten vertikalen Strukturen VS2 kann eine zweite vertikale Isolierstruktur VP2, eine zweite vertikale Halbleiterstruktur USP2 und eine zweite Füllisolierstruktur VI2 umfassen. Die zweiten vertikalen Strukturen können vertikale Dummy-Strukturen sein. Somit können die zweite vertikale Isolierstruktur VP2, die zweite vertikale Halbleiterstruktur USP2 und die zweite Füllisolierstruktur VI2 eine vertikale Dummy-Isolierstruktur, eine vertikale Dummy-Halbleiterstruktur bzw. eine Dummy-Füllisolierstruktur sein.
  • Die erste vertikale Isolierstruktur VP1 kann zwischen der Elektrodenstruktur ST und der ersten vertikalen Halbleiterstruktur USP1 angeordnet sein und kann eine Rohr- oder Makaroniform aufweisen, deren obere und untere Enden offen sind. Genauer gesagt kann die erste vertikale Isolierstruktur VP1 einen Seitenwandabschnitt umfassen, der sich in der dritten Richtung D3 erstreckt, um sich entlang einer Innenseitenwand der Elektrodenstruktur ST zu erstrecken oder diese zu bedecken, und kann einen Vorsprung PP umfassen, der sich seitlich von dem Seitenwandabschnitt erstreckt oder davon vorsteht, um sich entlang eines Abschnitts der ersten unteren Halbleiterstruktur LSP1 zu erstrecken oder diesen zu bedecken.
  • Die zweite vertikale Isolierstruktur VP2 kann zwischen der Elektrodenstruktur ST und der zweiten vertikalen Halbleiterstruktur USP2 angeordnet sein und kann eine Rohr- oder Makaroniform aufweisen, deren obere und untere Enden offen sind. Wie die erste vertikale Isolierstruktur VP1 kann die zweite vertikale Isolierstruktur VP2 einen Seitenwandabschnitt umfassen, der sich in der dritten Richtung D3 erstreckt, und kann einen Vorsprung PP umfassen, der sich von dem Seitenwandabschnitt seitlich erstreckt oder davon vorsteht, um sich entlang eines Abschnitts der zweiten unteren Halbleiterstruktur LSP2 zu erstrecken oder diesen zu bedecken.
  • Die ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 können eine einheitliche Dicke T3 an den Innenseitenwänden der Elektrodenstruktur ST aufweisen. Jede der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 kann mehrere Schichten umfassen. In einigen Ausführungsformen kann jede der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 ein Datenspeicherelement der 3D-Halbleiterspeichervorrichtung umfassen. Zum Beispiel kann jede der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 eine Datenspeicherschicht einer NAND-Flash-Speichervorrichtung sein und kann eine Tunnelisolierschicht TIL, eine Ladungsspeicherschicht CIL und eine Blockierisolierschicht BLK umfassen. Alternativ kann jede der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 eine dünne Schicht für eine Phasenänderungs-Speicherzelle oder eine dünne Schicht für eine widerstandsvariable Speicherzelle umfassen.
  • In einigen Ausführungsformen kann die Tunnelisolierschicht TIL in direktem Kontakt mit jeder der ersten und zweiten vertikalen Halbleiterstrukturen USP1 und USP2 stehen, und die Ladungsspeicherschicht CIL kann zwischen der Tunnelisolierschicht TIL und der Blockierisolierschicht BLK angeordnet sein. Zum Beispiel kann die Ladungsspeicherschicht CIL eine Fängerisolierschicht, eine Floating-Gate-Elektrode und/oder eine Isolierschicht umfassen, die leitende Nano-Punkte umfasst. Genauer gesagt kann die Ladungsspeicherschicht CIL eine Siliziumnitridschicht, eine Siliziumoxynitridschicht, eine Silizium-reiche Nitridschicht, eine nanokristalline Siliziumschicht und/oder eine laminierte Fängerschicht umfassen. Die Tunnelisolierschicht TIL kann ein oder mehrere Materialien umfassen, deren Energiebandabstände größer sind als die der Ladungsspeicherschicht CIL, und die Blockierisolierschicht BLK kann eine dielektrische Schicht mit hohem k-Wert umfassen, wie zum Beispiel eine Aluminiumoxidschicht oder eine Hafniumoxidschicht.
  • Die erste vertikale Halbleiterstruktur USP1 kann in direktem Kontakt mit der ersten unteren Halbleiterstruktur LSP1 stehen und kann eine Rohrform aufweisen, die ein geschlossenes unteres Ende oder eine U-Form aufweist. Die erste vertikale Halbleiterstruktur USP1 kann in direktem Kontakt mit einer Innenseitenwand der ersten vertikalen Isolierstruktur VP1 stehen. Ein Innenraum der ersten vertikalen Halbleiterstruktur USP1 kann mit der ersten Füllisolierstruktur VI1 gefüllt werden, die ein Isoliermaterial umfasst.
  • Die erste vertikale Halbleiterstruktur USP1 kann in einem undotierten Zustand sein oder kann ein Halbleitermaterial umfassen, das mit Dotanden dotiert ist, die den gleichen Leitfähigkeitstyp aufweisen wie das Substrat 10. Die erste vertikale Halbleiterstruktur USP1 kann eine Kristallstruktur aufweisen, die sich von der der ersten unteren Halbleiterstruktur LSP1 unterscheidet. Zum Beispiel kann die erste vertikale Halbleiterstruktur USP1 eine einkristalline Struktur, eine amorphe Struktur und/oder eine polykristalline Struktur aufweisen.
  • Eine Unterseite der ersten vertikalen Halbleiterstruktur USP1 kann auf einer niedrigeren Ebene angeordnet sein als die Oberseite der ersten unteren Halbleiterstruktur LSP1. Oder anders ausgedrückt: ein Abschnitt der Oberseite der ersten unteren Halbleiterstruktur LSP1 kann ausgespart sein, und ein unterer Abschnitt der ersten vertikalen Halbleiterstruktur USP1 kann in der ausgesparten Region der Oberseite der ersten unteren Halbleiterstruktur LSP1 angeordnet sein. Außerdem kann die Unterseite der ersten vertikalen Halbleiterstruktur USP1 auf einer höheren Ebene angeordnet sein als die Oberseite der untersten Elektrode EL.
  • Genauer gesagt kann die erste vertikale Halbleiterstruktur USP1 einen ersten vertikalen Kanalabschnitt VCP1 umfassen, der sich in der dritten Richtung D3 erstreckt, um sich entlang des Seitenwandabschnitts der ersten vertikalen Isolierstruktur VP1 zu erstrecken oder diesen zu bedecken, und kann einen ersten Kontaktabschnitt CP1 umfassen, der sich von dem ersten vertikalen Kanalabschnitt VCP1 erstreckt und in Kontakt mit dem ausgesparten Abschnitt der Oberseite der ersten unteren Halbleiterstruktur LSP1 steht. Hier kann der erste vertikale Kanalabschnitt VCP1 auf einer Oberseite des Vorsprungs PP der ersten vertikalen Isolierstruktur VP1 angeordnet sein, und der erste Kontaktabschnitt CP1 kann eine Seitenwand des Vorsprungs PP der ersten vertikalen Isolierstruktur VP1 bedecken. Der erste vertikale Kanalabschnitt VCP1 kann eine erste Dicke T1 in einer horizontalen Richtung an dem Seitenwandabschnitt der ersten vertikalen Isolierstruktur VP1 aufweisen, und der erste Kontaktabschnitt CP1 kann eine zweite Dicke T2 in der horizontalen Richtung an der Seitenwand des Vorsprungs PP der ersten vertikalen Isolierstruktur VP1 aufweisen. Hier kann die zweite Dicke T2 größer sein als die erste Dicke T1. Die erste Dicke T1 des ersten vertikalen Kanalabschnitts VCP1 kann niedriger sein als die Dicke T3 der ersten vertikalen Isolierstruktur VP1.
  • In einigen im vorliegenden Text beschriebenen Ausführungsformen umfasst die erste vertikale Halbleiterstruktur USP1 den ersten Kontaktabschnitt CP1, der dicker ist als der erste vertikale Kanalabschnitt VCP1 (d. h. T2 > T1). Daher ist es möglich zu verhindern, dass die erste vertikale Halbleiterstruktur USP1 bricht, oder auf sonstige Weise Diskontinuitäten in Abschnitten der ersten vertikalen Halbleiterstruktur USP1 in Regionen zu vermeiden, die sich auf dem Vorsprung PP der ersten vertikalen Isolierstruktur VP1 befinden oder diese bedecken. Da die erste Dicke T1 des ersten vertikalen Kanalabschnitts VCP1 der ersten vertikalen Halbleiterstruktur USP1 kleiner ist als die Dicke T3 der ersten vertikalen Isolierstruktur VP1, kann des Weiteren eine Korngrenze in der ersten vertikalen Halbleiterstruktur USP1, die aus dem Halbleitermaterial gebildet ist, reduziert werden. Somit kann ein Stromfluss in der ersten vertikalen Halbleiterstruktur USP1, die während des Betriebes der 3D-Halbleiterspeichervorrichtung als ein Kanal verwendet wird, verbessert werden.
  • Die zweite vertikale Halbleiterstruktur USP2 kann in direktem Kontakt mit der zweiten unteren Halbleiterstruktur LSP2 stehen und kann eine Rohrform aufweisen, die ein geschlossenes unteres Ende oder eine U-Form aufweist. Die zweite vertikale Halbleiterstruktur USP2 kann in direktem Kontakt mit einer Innenseitenwand der zweiten vertikalen Isolierstruktur VP2 stehen. Ein Innenraum der zweiten vertikalen Halbleiterstruktur USP2 kann mit der zweiten Füllisolierstruktur VI2, die ein Isoliermaterial umfasst, gefüllt werden. Eine Unterseite der zweiten Füllisolierstruktur VI2 kann auf einer niedrigeren Ebene angeordnet sein als eine Unterseite der zweiten vertikalen Isolierstruktur VP2 oder die Oberseite der zweiten unteren Halbleiterstruktur LSP2. In einigen Ausführungsformen kann eine Breite der zweiten Füllisolierstruktur VI2 größer sein als eine Breite der ersten Füllisolierstruktur VI1.
  • Die zweite vertikale Halbleiterstruktur USP2 kann das gleiche Halbleitermaterial umfassen wie die erste vertikale Halbleiterstruktur USP1. Eine Unterseite der zweiten vertikalen Halbleiterstruktur USP2 kann auf einer niedrigeren Ebene angeordnet sein als die Unterseite der ersten vertikalen Halbleiterstruktur USP1 und kann auf einer niedrigeren Ebene als die Oberseite der zweiten unteren Halbleiterstruktur LSP2 angeordnet sein. Oder anders ausgedrückt: ein Abschnitt der Oberseite der zweiten unteren Halbleiterstruktur LSP2 kann ausgespart sein, und ein unterer Abschnitt der zweiten vertikalen Halbleiterstruktur USP2 kann in der ausgesparten Region der Oberseite der zweiten unteren Halbleiterstruktur LSP2 angeordnet sein.
  • Genauer gesagt kann die zweite vertikale Halbleiterstruktur USP2 einen zweiten vertikalen Kanalabschnitt VCP2 umfassen, der sich in der dritten Richtung D3 erstreckt, um sich entlang des Seitenwandabschnitts der zweiten vertikalen Isolierstruktur VP2 zu erstrecken oder diesen zu bedecken, und kann einen zweiten Kontaktabschnitt CP2 umfassen, der sich von dem zweiten vertikalen Kanalabschnitt VCP2 erstreckt und mit dem ausgesparten Abschnitt der Oberseite der zweiten unteren Halbleiterstruktur LSP2 in Kontakt steht. In einigen Ausführungsformen kann eine Dicke T1 des zweiten vertikalen Kanalabschnitts VCP2 der zweiten vertikalen Halbleiterstruktur USP2 im Wesentlichen die gleiche sein wie die erste Dicke T1 des ersten vertikalen Kanalabschnitts VCP1 der ersten vertikalen Halbleiterstruktur USP1. Gleichermaßen kann eine Dicke T2 des zweiten Kontaktabschnitts CP2 der zweiten vertikalen Halbleiterstruktur USP2 im Wesentlichen die gleich sein wie die zweite Dicke T2 des ersten Kontaktabschnitts CP1 der ersten vertikalen Halbleiterstruktur USP1. Außerdem kann die Dicke T1 des zweiten vertikalen Kanalabschnitts VCP2 geringer sein als die Dicke T3 der zweiten vertikalen Isolierstruktur VP2.
  • Gemäß Ausführungsformen, die in den 4A und 4B veranschaulicht sind, können die ersten und zweiten vertikalen Halbleiterstrukturen USP1 und USP2 gerundete Unterseiten aufweisen. Die ersten und zweiten Kontaktabschnitte CP1 und CP2 der ersten und zweiten vertikalen Halbleiterstrukturen USP1 und USP2 können die Oberseiten (zum Beispiel die ausgesparten Abschnitte) der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 gleichmäßig bedecken und können die zweite Dicke T2 auf den Oberseiten der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 aufweisen. Außerdem kann jede der ersten und zweiten Füllisolierstrukturen VI1 und VI2 einen unteren Abschnitt umfassen, der jeden der ersten und zweiten Kontaktabschnitte CP1 und CP2 bedeckt, und kann einen oberen Abschnitt umfassen, der jeden der ersten und zweiten vertikalen Kanalabschnitte VCP1 und VCP2 bedeckt, und eine Breite des unteren Abschnitts kann niedriger sein als eine Breite des oberen Abschnitts.
  • Gemäß der Ausführungsform von 4A kann die Unterseite der ersten Füllisolierstruktur VI1 auf einer niedrigeren Ebene angeordnet sein als die Unterseite der ersten vertikalen Isolierstruktur VP1 oder die Oberseite (zum Beispiel ein nicht-ausgesparter Abschnitt der Oberseite) der ersten unteren Halbleiterstruktur LSP1. Gleichermaßen kann die Unterseite der zweiten Füllisolierstruktur VI2 auf einer niedrigeren Ebene angeordnet sein als die Unterseite der zweiten vertikalen Isolierstruktur VP2 oder die Oberseite (zum Beispiel ein nicht-ausgesparter Abschnitt der Oberseite) der zweiten unteren Halbleiterstruktur LSP2. Andererseits kann gemäß der Ausführungsform von 4B die Unterseite (zum Beispiel der niedrigste Punkt) der ersten Füllisolierstruktur VI1 auf einer höheren Ebene angeordnet sein als die Unterseite der ersten vertikalen Isolierstruktur VP1. Gleichermaßen kann die Unterseite (zum Beispiel der niedrigste Punkt) der zweiten Füllisolierstruktur VI2 auf einer höheren Ebene angeordnet sein als die Unterseite der zweiten vertikalen Isolierstruktur VP2.
  • Gemäß einer Ausführungsform von 4C kann die erste untere Halbleiterstruktur LSP1 eine erste Aussparungsregion aufweisen, die durch Seitenwände definiert wird, die mit Bezug auf die Oberseite des Substrats 10 geneigt sind. Der erste Kontaktabschnitt CP1 der ersten vertikalen Halbleiterstruktur USP1 kann eine Innenfläche (zum Beispiel die Seitenwände) der ersten Aussparungsregion der ersten unteren Halbleiterstruktur LSP1 konform bedecken und kann die zweite Dicke T2 auf einer Innenfläche der Aussparungsregion aufweisen. Der erste Kontaktabschnitt CP1 der ersten vertikalen Halbleiterstruktur USP1 kann eine Keilform aufweisen.
  • Die zweite untere Halbleiterstruktur LSP2 kann eine zweite Aussparungsregion aufweisen, die durch Seitenwände definiert wird, die mit Bezug auf die Oberseite des Substrats 10 geneigt sind. Hier kann eine maximale Breite der zweiten Aussparungsregion größer sein als eine maximale Breite der ersten Aussparungsregion. Die zweite Aussparungsregion kann eine im Wesentlichen hexagonale Form (oder im Wesentlichen eine sigma-Form) aufweisen. Der zweite Kontaktabschnitt CP2 der zweiten vertikalen Halbleiterstruktur USP2 kann eine Innenfläche (zum Beispiel die Seitenwände) der zweiten Aussparungsregion der zweiten unteren Halbleiterstruktur LSP2 konform bedecken und kann die zweite Dicke T2 an der Innenfläche der zweiten Aussparungsregion aufweisen. Außerdem kann der zweite Kontaktabschnitt CP2 einen Abschnitt umfassen, der seitlich in Richtung der untersten Elektrode EL über eine Seitenwand des vorstehenden Abschnitts PP hinaus vorsteht. Die Unterseite der zweiten Füllisolierstruktur VI2 kann niedriger sein als die Oberseite der untersten Elektrode EL.
  • Gemäß einer Ausführungsform von 4D kann die erste untere Halbleiterstruktur LSP1 eine erste Aussparungsregion aufweisen, die eine Rautenform aufweist, und der erste Kontaktabschnitt CP1 der ersten vertikalen Halbleiterstruktur USP1 kann eine Innenfläche der ersten Aussparungsregion konform bedecken und kann einen Abschnitt umfassen, der seitlich über eine Seitenwand des vorstehenden Abschnitts PP hinaus vorsteht.
  • Gemäß einer Ausführungsform von 4E können die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 erste und zweite Aussparungsregionen aufweisen, die jeweils im Wesentlichen hexagonale Formen aufweisen. Der erste Kontaktabschnitt CP1 der ersten vertikalen Halbleiterstruktur USP1 kann eine Innenfläche der ersten Aussparungsregion konform bedecken, und ein Abschnitt der ersten Füllisolierstruktur VI1 kann die erste Aussparungsregion ausfüllen, in welcher der erste Kontaktabschnitt CP1 ausgebildet ist. Gleichermaßen kann der zweite Kontaktabschnitt CP2 der zweiten vertikalen Halbleiterstruktur USP2 eine Innenfläche der zweiten Aussparungsregion konform bedecken, und ein Abschnitt der zweiten Füllisolierstruktur VI2 kann die zweite Aussparungsregion ausfüllen, in welcher der zweite Kontaktabschnitt CP2 ausgebildet ist.
  • Wie in den 4A bis 4E zu sehen, kann sich eine horizontale Isolierstruktur HP von zwischen jeder der Elektroden EL und jeder der ersten und zweiten vertikalen Strukturen VS1 und VS2 auf Ober- und Unterseiten einer jeden der Elektroden EL erstrecken. Die horizontale Isolierstruktur HP neben der untersten Elektrode EL kann sich von zwischen der untersten Elektrode EL und der Gate-Isolierschicht 15 einer jeden der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 auf Ober- und Unterseiten der untersten Elektrode EL erstrecken. Die horizontale Isolierstruktur HP kann ein Abschnitt der Datenspeicherschicht der NAND-Flash-Speichervorrichtung sein. Zum Beispiel kann die horizontale Isolierstruktur HP eine Ladungsspeicherschicht und eine Blockierisolierschicht umfassen. Alternativ kann die horizontale Isolierstruktur HP mindestens einen Abschnitt der Blockierisolierschicht umfassen.
  • Wir wenden uns erneut den 2A und 3 zu, wo gemeinsame Source-Regionen CSR in dem Substrat 10 ausgebildet werden und mit Dotanden eines zweiten Leitfähigkeitstyps dotiert werden können. Die gemeinsamen Source-Regionen CSR können sich parallel zu den Elektrodenstrukturen ST in der ersten Richtung D1 erstrecken. Zum Beispiel können die gemeinsamen Source-Regionen CSR Dotanden vom n-Typ (zum Beispiel Arsen (As) oder Phosphor (P)) umfassen.
  • Ein gemeinsamer Source-Kontaktstopfen CSP kann mit der gemeinsamen Source-Region CSR zwischen Teilmengen der Elektrodenstrukturen ST verbunden sein. In einigen Ausführungsformen kann der gemeinsame Source-Kontaktstopfen CSP eine im Wesentlichen einheitliche obere Breite aufweisen und kann sich in der ersten Richtung D1 erstrecken. Isolierdistanzhalter SP können zwischen dem gemeinsamen Source-Kontaktstopfen CSP und den Elektrodenstrukturen ST angeordnet sein. Alternativ kann der Isolierdistanzhalter SP einen Raum zwischen der Teilmenge der Elektrodenstrukturen ST ausfüllen, und der gemeinsame Source-Kontaktstopfen CSP kann den Isolierdistanzhalter SP so durchdringen, dass er lokal mit der gemeinsamen Source-Region CSR verbunden ist.
  • Eine erste Zwischenschicht-Isolierschicht 60 kann auf der Planarisierungsisolierschicht 50 und der Elektrodenstruktur ST angeordnet sein und kann die Oberseiten der ersten vertikalen Strukturen VS1 und die Oberseiten der zweiten vertikalen Strukturen VS2 bedecken. Eine zweite Zwischenschicht-Isolierschicht 70 kann auf der ersten Zwischenschicht-Isolierschicht 60 angeordnet sein unnd kann Oberseiten der gemeinsamen Source-Kontaktstopfen CSP bedecken.
  • Die Zellenkontaktstopfen CPLG können die ersten und zweiten Zwischenschicht-Isolierschichten 60 und 70 und die Planarisierungsisolierschicht 50 so durchdringen, dass sie jeweils mit den Kontaktinselabschnitten der Elektroden EL verbunden werden. Vertikale Längen der Zellenkontaktstopfen CPLG können nacheinander in dem Maße abnehmen, wie eine horizontale Distanz von der Zellenanordnungsregion CAR kleiner wird. Oberseiten der Zellenkontaktstopfen CPLG können im Wesentlichen koplanar miteinander sein. Jeder der Zellenkontaktstopfen CPLG kann beim Blick in der Draufsicht von den zweiten vertikalen Strukturen VS2 umgeben sein. Oder anders ausgedrückt: jeder der Zellenkontaktstopfen CPLG kann zwischen den zweiten vertikalen Strukturen VS2 nebeneinander angeordnet sein.
  • Sub-Bitleitungen SBL können auf der zweiten Zwischenschicht-Isolierschicht 70 der Zellenanordnungsregion CAR angeordnet werden und können elektrisch mit den ersten vertikalen Strukturen VS1 durch Bitleitungs-Kontaktstopfen BPLG verbunden werden. Zwischenverbindungsleitungen CL können auf der zweiten Zwischenschicht-Isolierschicht 70 der Verbindungsregion CNR angeordnet werden und können mit dem Zellenkontaktstopfen CPLG verbunden werden. Eine dritte Zwischenschicht-Isolierschicht 80 kann auf der zweiten Zwischenschicht-Isolierschicht 70 angeordnet werden und kann die Sub-Bitleitungen SBL und die Zwischenverbindungsleitungen CL bedecken.
  • Bitleitungen BL können auf der dritten Zwischenschicht-Isolierschicht 80 angeordnet werden und können sich in der zweiten Richtung D2 erstrecken, um die Elektrodenstruktur ST zu schneiden. Die Bitleitungen BL können mit den Sub-Bitleitungen SBL durch Kontaktstopfen CT verbunden werden.
  • 5 ist eine Querschnittsansicht entlang der Linien I-I' und II-II' von 2A oder 2B zum Veranschaulichen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte. 6 veranschaulicht vergrößerte Ansichten von Abschnitten ‚P3‘ und ‚P4‘ von 5.
  • In den Ausführungsformen der 5 und 6 können die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2, die mit Bezug auf die 2A, 2B und 3 beschrieben sind, weggelassen werden.
  • Jede der ersten vertikalen Strukturen VS1 kann eine erste vertikale Isolierstruktur VP1, eine erste vertikale Halbleiterstruktur USP1 und eine erste Füllisolierstruktur VI1 umfassen. Jede der zweiten vertikalen Strukturen VS2 kann eine zweite vertikale Isolierstruktur VP2, eine zweite vertikale Halbleiterstruktur USP2 und eine zweite Füllisolierstruktur VI2 umfassen.
  • Wie oben beschrieben, kann jede der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 einen Seitenwandabschnitt umfassen, der sich in einer vertikalen Richtung erstreckt, um sich entlang einer Innenseitenwand der Elektrodenstruktur ST zu erstrecken oder diese zu bedecken, und kann einen Vorsprung PP umfassen, der sich seitlich von einem unteren Abschnitt des Seitenwandabschnitts erstreckt, um sich entlang eines Abschnitts der Oberseite des Substrats 10 zu erstrecken oder diesen zu bedecken. Die ersten und zweiten vertikalen Halbleiterstrukturen USP1 und USP2 können vertikale Kanalabschnitte VCP1 und VCP2 umfassen, die sich in der vertikalen Richtung erstrecken, sowie Kontaktabschnitte CP1 und CP2, die jeweils in direktem Kontakt mit der Oberseite des Substrats 10 stehen. Wie oben beschrieben, kann jeder der vertikalen Kanalabschnitte VCP1 und VCP2 eine erste Dicke T1 aufweisen, die kleiner ist als eine Dicke T3 einer jeden der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2, und jeder der Kontaktabschnitte CP1 und CP2 kann eine zweite Dicke T2 aufweisen, die größer ist als die erste Dicke T1. Hier kann jeder der Kontaktabschnitte CP1 und CP2 der ersten und zweiten vertikalen Halbleiterstrukturen USP1 und USP2 eine andere Form aufweisen, wie oben mit Bezug auf die 4A bis 4E beschrieben wurde.
  • 7 ist eine Querschnittsansicht, die eine 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • Wie in 7 zu sehen, kann eine 3D-Halbleiterspeichervorrichtung eine periphere Logikstruktur PS und eine Zellenanordnungsstruktur CS, die auf die periphere Logikstruktur PS gestapelt ist, umfassen. Oder anders ausgedrückt: die Zellenanordnungsstruktur CS kann die periphere Logikstruktur PS beim Blick in der Draufsicht überlappen.
  • Die periphere Logikstruktur PS kann periphere Schaltungen umfassen, die auf einem Substrat 10 integriert sind. Die peripheren Schaltungen können Hochspannungs- und Niederspannungstransistoren, Widerstände und/oder Kondensatoren umfassen. Das Substrat 10 kann ein Halbleitersubstrat sein, das aus einem Halbleitermaterial gebildet ist. Das Substrat 10 kann eine N-Muldenregion umfassen, die mit Dotanden vom N-Typ dotiert ist, und kann eine P-Muldenregion umfassen, die mit Dotanden vom P-Typ dotiert ist. Aktive Regionen können in der N-Muldenregion und der P-Muldenregion durch eine Vorrichtungsisolierschicht 12 definiert werden.
  • Die periphere Logikstruktur PS kann periphere Transistoren PTR auf dem Substrat 10, periphere Schaltkreiskontaktstopfen PCP, periphere Schaltkreis-Zwischenverbindungsleitungen ICL und eine vergrabene Isolierschicht 90 umfassen, welche die peripheren Schaltungen, einschließlich der peripheren Transistoren PTR, bedeckt. Jede der peripheren Transistoren PTR kann eine periphere Gate-Elektrode und Source- und Drain-Dotandenregionen auf beiden Seiten der peripheren Gate-Elektrode umfassen. Die peripheren Transistoren können PMOS-Transistoren umfassen, die auf der N-Muldenregion ausgebildet sind, und können NMOS-Transistoren umfassen, die auf der P-Muldenregion ausgebildet sind. Die peripheren Schaltkreis-Zwischenverbindungsleitungen ICL können elektrisch mit den peripheren Schaltungen durch die peripheren Schaltkreiskontaktstopfen PCP verbunden werden. Zum Beispiel können die peripheren Schaltkreiskontaktstopfen PCP und die peripheren Schaltkreis-Zwischenverbindungsleitungen ICL elektrisch mit den NMOS- und PMOS-Transistoren verbunden werden.
  • Die vergrabene Isolierschicht 90 kann die peripheren Schaltungen, die peripheren Schaltkreiskontaktstopfen PCP und die peripheren Schaltkreis-Zwischenverbindungsleitungen ICL bedecken. Die vergrabene Isolierschicht 90 kann mehrere gestapelte Isolierschichten umfassen.
  • Die Zellenanordnungsstruktur CS kann auf der vergrabenen Isolierschicht 90 angeordnet werden und kann eine horizontale Halbleiterschicht 100, Elektrodenstrukturen ST, erste und zweite untere Halbleiterstrukturen LSP1 und LSP2 und erste und zweite vertikale Strukturen VS1 und VS2 umfassen.
  • Die horizontale Halbleiterschicht 100 kann auf einer Oberseite der vergrabenen Isolierschicht 90 ausgebildet werden, welche die peripheren Schaltungen bedeckt. Oder anders ausgedrückt: die horizontale Halbleiterschicht 100 kann in Kontakt mit der vergrabenen Isolierschicht 90 stehen. Die horizontale Halbleiterschicht 100 kann eine Zellenanordnungsregion und eine Verbindungsregion neben der Zellenanordnungsregion umfassen, wie mit Bezug auf die 2A, 2B und 3 beschrieben.
  • Die horizontale Halbleiterschicht 100 kann aus einem Halbleitermaterial gebildet werden. Zum Beispiel kann die horizontale Halbleiterschicht 100 Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), Gallium-Arsen (GaAs), Indium-Gallium-Arsen (InGaAs) und/oder Aluminium-Gallium-Arsen (AlGaAs) umfassen. Die horizontale Halbleiterschicht 100 kann ein Halbleitermaterial umfassen, das mit Dotanden eines ersten Leitfähigkeitstyps dotiert ist, und/oder ein intrinsisches Halbleitermaterial, das nicht mit Dotanden dotiert ist. Außerdem kann die horizontale Halbleiterschicht 100 eine Kristallstruktur aufweisen, die eine einkristalline Struktur, eine amorphe Struktur und/oder eine polykristalline Struktur umfasst.
  • Die Elektrodenstrukturen ST, die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2, die ersten und zweiten vertikalen Strukturen VS1 und VS2, die Bitleitungen BL und die Zwischenverbindungsleitungen CL, die oben beschrieben wurden, können auf der horizontalen Halbleiterschicht 100 bereitgestellt werden.
  • Die Elektrodenstrukturen ST können sich parallel zueinander entlang der ersten Richtung D1 auf der horizontalen Halbleiterschicht 100 erstrecken und können voneinander in der zweiten Richtung D2 beabstandet sein, wie mit Bezug auf die 2A, 2B und 3 beschrieben wurde. Jede der Elektrodenstrukturen ST kann Elektroden EL umfassen, die vertikal auf der horizontalen Halbleiterschicht 100 gestapelt sind, sowie Isolierschichten ILD, die zwischen den Elektroden EL angeordnet sind. Jede der Elektrodenstrukturen ST kann eine gestufte Struktur auf der Verbindungsregion aufweisen, um die Elektroden EL elektrisch mit der peripheren Logikstruktur PS verbinden, wie oben beschrieben. Eine Planarisierungsisolierschicht 50 kann auf der horizontalen Halbleiterschicht 100 angeordnet werden, um sich entlang Kontaktinselabschnitten der Elektroden EL, welche die gestufte Struktur bilden, zu erstrecken oder diese zu bedecken. Die ersten und zweiten vertikalen Strukturen VS1 und VS2 können die technischen Merkmale aufweisen, die mit Bezug auf die 4A bis 4E beschrieben wurden.
  • Eine Zwischenverbindungsstruktur zum elektrischen Verbinden der Zellenanordnungsstruktur CS mit der peripheren Logikstruktur PS kann auf der gestuften Struktur der Elektrodenstruktur ST angeordnet werden. Die Zwischenverbindungsstruktur kann Folgendes umfassen: Zellenkontaktstopfen CPLG, welche die Planarisierungsisolierschicht 50 so durchdringen, dass sie mit den Kontaktinselabschnitten der Elektroden EL verbunden werden, Zwischenverbindungsleitungen CL, die auf der Planarisierungsisolierschicht 50 angeordnet sind und mit den Zellenkontaktstopfenn CPLG verbunden werden, und einen Verbindungskontaktstopfen PLG, der die Planarisierungsisolierschicht 50 und die horizontale Halbleiterschicht 100 so durchdringt, dass sie mit der peripheren Schaltkreis-Zwischenverbindungsleitung ICL der peripheren Logikstruktur PS verbunden werden.
  • 8 bis 14 sind Querschnittsansichten entlang der Linien I-I' und II-II' von 2A oder 2B zum Veranschaulichen eines Verfahrens zum Herstellen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte.
  • Wie in den 2A und 8 zu sehen, kann eine Formstruktur 110 auf einem Substrat 10 gebildet werden. Die Formstruktur 110 kann Opferschichten SL und Isolierschichten ILD umfassen, die vertikal und abwechselnd gestapelt sind. Die Formstruktur 110 kann sich von einer Zellenanordnungsregion CAR auf eine Verbindungsregion CNR des Substrats 10 erstrecken.
  • In der Formstruktur 110 können die Opferschichten SL aus einem Material gebildet werden, das eine Ätzselektivität mit Bezug auf die Isolierschichten ILD besitzt. Zum Beispiel können die Opferschichten SL aus einem anderen Isoliermaterial als die Isolierschichten ILD gebildet werden. Zum Beispiel kann jede der Opferschichten SL aus einer Siliziumnitridschicht gebildet werden, und jede der Isolierschichten ILD kann aus einer Siliziumoxidschicht gebildet werden. Die Dicken der Opferschichten SL können einander im Wesentlichen gleich sein, und eine Dicke von mindestens einer der Isolierschichten ILD kann von der bzw. denen der anderen Isolierschichten ILD verschieden sein.
  • Das Ausbilden der Formstruktur 110 kann Folgendes umfassen: Bilden einer Dünnschichtstruktur, welche die Opferschichten SL und die Isolierschichten ILD umfasst, die abwechselnd auf einer gesamten Oberseite des Substrats 10 gestapelt sind, und Ausführen eines Beschneidungsprozesses auf der Dünnschichtstruktur. Der Beschneidungsprozess kann Folgendes umfassen: einen Prozess des Bildens einer Maskenstruktur (nicht gezeigt), welche die Dünnschichtstruktur auf der Zellenanordnungsregion CAR und der Verbindungsregion CNR bedeckt, einen Prozess des Ätzens eines Abschnitts der Dünnschichtstruktur und einen Prozess des Reduzierens einer planaren Fläche der Maskenstruktur. Hier können der Prozess des Ätzens eines Abschnitts der Dünnschichtstruktur und der Prozess des Reduzierens einer planaren Fläche der Maskenstruktur abwechselnd wiederholt werden. Die Formstruktur 110 kann durch den Beschneidungsprozess eine gestufte Struktur auf der Verbindungsregion CNR aufweisen.
  • Wie in den 2A und 9 zu sehen, kann eine Planarisierungsisolierschicht 50 auf dem Substrat 10 ausgebildet werden, nachdem die Formstruktur 110 gebildet wurde. Die Planarisierungsisolierschicht 50 kann aus einem Isoliermaterial gebildet werden, das eine Ätzselektivität mit Bezug auf die Opferschichten SL besitzt. Eine Füllisolierschicht, die dicker ist als die Formstruktur 110, kann auf einer gesamte Oberseite des Substrats 10 ausgebildet werden, und dann kann ein Planarisierungsprozess (zum Beispiel ein chemisch-mechanischer Polier (CMP)-Prozesses) auf der Füllisolierschicht ausgeführt werden, um die Planarisierungsisolierschicht 50 zu bilden.
  • Nach dem Bilden der Planarisierungsisolierschicht 50 können erste vertikale Löcher VH1 gebildet werden, welche die Formstruktur 110 auf der Zellenanordnungsregion CAR durchdringen, und zweite vertikale Löcher VH2 können gebildet werden, welche die Planarisierungsisolierschicht 50 und die Formstruktur 110 auf der Verbindungsregion CNR durchdringen.
  • Die Bildung der ersten und zweiten vertikalen Löcher VH1 und VH2 kann Folgendes umfassen: Bilden einer Maskenstruktur (nicht gezeigt) auf der Formstruktur 110 und der Planarisierungsisolierschicht 50 und anisotropes Ätzen der Formstruktur 110 und der Planarisierungsisolierschicht 50 unter Verwendung der Maskenstruktur (nicht gezeigt) als eine Ätzmaske. Die ersten und zweiten vertikalen Löcher VH1 und VH2 können Innenseitenwände der Formstruktur 110 freilegen, und mindestens einige der zweiten vertikalen Löcher VH2 können Abschnitte der Planarisierungsisolierschicht 50 freilegen. In dem anisotropen Ätzprozess des Bildens der ersten und zweiten vertikalen Löcher VH1 und VH2 kann die Oberseite des Substrats 10 durch Überätzen geätzt werden, und somit kann die Oberseite des Substrats 10, die durch die ersten und zweiten vertikalen Löcher VH1 und VH2 freigelegt wird, auf eine zuvor festgelegte Tiefe ausgespart werden.
  • Die ersten vertikalen Löcher VH1 können beim Blick in der Draufsicht in einer Matrixform oder in einer Zickzackform angeordnet werden. In einigen Ausführungsformen können die zweiten vertikalen Löcher VH2 in einer Draufsicht in einer Richtung angeordnet werden und können Endabschnitte der Opferschichten SL auf der Verbindungsregion CNR durchdringen. Jedes der ersten vertikalen Löcher VH1 kann eine erste Breite W1 aufweisen, und jedes der zweiten vertikalen Löcher VH2 kann eine zweite Breite W2 aufweisen, die größer ist als die erste Breite W1. In einigen Ausführungsformen kann jedes der ersten und zweiten vertikalen Löcher VH1 und VH2 konisch sein, so dass seine untere Breite kleiner ist als seine obere Breite.
  • Wie in den 2A und 10 zu sehen, können erste und zweite untere Halbleiterstrukturen LSP1 und LSP2 gebildet werden, die jeweils untere Regionen der ersten und zweiten vertikalen Löcher VH1 und VH2 ausfüllen.
  • Die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 können durch Ausführen eines selektiven Epitaxiewachstums (SEG)-Prozesses unter Verwendung des Substrats 10, das durch die ersten und zweiten vertikalen Löcher VH1 und VH2 freigelegt wird, als eine Keimschicht ausgebildet werden. Somit können die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 Säulenformen aufweisen, welche die unteren Regionen der ersten und zweiten vertikalen Löcher VH1 und VH2 ausfüllen, und Breiten der zweiten unteren Halbleiterstrukturen LSP2 können größer sein als Breiten der ersten unteren Halbleiterstrukturen LSP1.
  • In einigen Ausführungsformen können während des SEG-Prozesses Störatomgase (zum Beispiel Wasserstoff, Kohlenstoff und/oder Stickstoff) aus der Planarisierungsisolierschicht 50 generiert werden und können durch die zweiten vertikalen Löcher VH2 abgelassen werden. Die Störatomgase können verhindern, dass die zweiten unteren Halbleiterstrukturen LSP2 in den unteren Regionen der zweiten vertikalen Löcher VH2 gezüchtet werden. Somit können Höhen der zweiten unteren Halbleiterstrukturen LSP2 relativ zu dem Substrat 10 niedriger sein als Höhen der ersten unteren Halbleiterstrukturen LSP1.
  • Da eine Dicke der Planarisierungsisolierschicht 50 auf der Verbindungsregion CNR in dem Maße zunimmt, wie eine horizontale Distanz von der Zellenanordnungsregion CAR zunimmt, kann außerdem die Menge an Störatomgasen, die durch die zweiten vertikalen Löcher VH2 in dem SEG-Prozess abgelassen werden, in dem Maße zunehmen, wie eine horizontale Distanz von der Zellenanordnungsregion CAR zunimmt. Somit können die Höhen der zweiten unteren Halbleiterstrukturen LSP2 nacheinander in dem Maße abnehmen, wie eine horizontale Distanz von der Zellenanordnungsregion CAR zunimmt.
  • Da die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 gleichzeitig ausgebildet werden, können sie aus dem gleichen Halbleitermaterial gebildet werden. Das Halbleitermaterial der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 kann Silizium sein. Jedoch sind Ausführungsformen der erfinderischen Konzepte nicht darauf beschränkt. In bestimmten Ausführungsformen können die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 aus einer Kohlenstoff-Nanostruktur, einem organischen Halbleitermaterial oder einem Verbundhalbleitermaterial gebildet werden.
  • Oberseiten der ersten unteren Halbleiterstrukturen LSP1 können höher sein als eine Oberseite einer untersten Opferschicht SL, und ein Abschnitt einer Seitenwand einer jeden der ersten unteren Halbleiterstrukturen LSP1 kann in direktem Kontakt mit der untersten Opferschicht SL stehen. Oberseiten der zweiten unteren Halbleiterstrukturen LSP2 können höher sein als die Oberseite der untersten Opferschicht SL, und ein Abschnitt einer Seitenwand einer jeden der zweiten unteren Halbleiterstrukturen LSP2 kann in direktem Kontakt mit der untersten Opferschicht SL stehen. Alternativ kann die Oberseite von mindestens einer der zweiten unteren Halbleiterstrukturen LSP2 niedriger sein als die Oberseite der untersten Opferschicht SL, und ein Abschnitt einer Seitenwand der untersten Opferschicht SL kann in direktem Kontakt mit der zweiten unteren Halbleiterstruktur LSP2 stehen.
  • Wie in den 2A und 11 zu sehen, können erste und zweite vertikale Strukturen VS1 und VS2 in den ersten und zweiten vertikalen Löchern VH1 und VH2 ausgebildet werden, in denen die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 ausgebildet werden.
  • Jede der ersten vertikalen Strukturen VS1 kann eine erste vertikale Isolierstruktur VP1, eine erste vertikale Halbleiterstruktur USP1 und eine erste Füllisolierstruktur VI1 umfassen. Jede der zweiten vertikalen Strukturen VS2 kann eine zweite vertikale Isolierstruktur VP2, eine zweite vertikale Halbleiterstruktur USP2 und eine zweite Füllisolierstruktur VI2 umfassen. Das Verfahren zum Bilden der ersten und zweiten vertikalen Strukturen VS1 und VS2 wird später ausführlicher mit Bezug auf die 15 bis 18, 20 und 21 beschrieben. Leitende Kontaktinseln PAD können jeweils an oberen Enden der ersten und zweiten vertikalen Halbleiterstrukturen USP1 und USP2 ausgebildet werden. Die leitenden Kontaktinseln PAD können Dotandenregionen sein, die mit Dotanden dotiert sind, oder können aus einem leitenden Material gebildet werden.
  • Nach dem Bilden der ersten und zweiten vertikalen Strukturen VS1 und VS2 kann eine erste Zwischenschicht-Isolierschicht 60 auf der Planarisierungsisolierschicht 50 und der Formstruktur 110 ausgebildet werden und kann Oberseiten der ersten und zweiten vertikalen Strukturen VS1 und VS2 bedecken.
  • Wie in den 2A und 12 zu sehen, kann ein Prozess des Ersetzens der Opferschichten SL durch Elektroden EL nach dem Bilden der ersten Zwischenschicht-Isolierschicht 60 ausgeführt werden. Genauer gesagt kann der Prozess des Ersetzens der Opferschichten SL durch die Elektroden EL Folgendes umfassen: einen Prozess des Bildens von Gräben, welche die erste Zwischenschicht-Isolierschicht 60, die Planarisierungsisolierschicht 50 und die Formstruktur 110 durchdringen, um das Substrat 10 freizulegen, einen Prozess des Bildens von Gate-Regionen GR zwischen den Isolierschichten ILD durch Entfernen der Opferschichten SL, die durch die Gräben hindurch frei liegen, und einen Prozess des Bildens der Elektroden EL in den jeweiligen Gate-Regionen GR. Hier können sich die Gräben in einer ersten Richtung D1 erstrecken und können voneinander in einer zweiten Richtung D2 beabstandet sein, welche die erste Richtung D1 schneidet. Die Gräben können von den ersten und zweiten vertikalen Strukturen VS1 und VS2 beabstandet sein und können Seitenwände der Opferschichten SL und Seitenwände der Isolierschichten ILD freilegen.
  • Der Prozess des Bildens der Gate-Regionen GR kann ein Prozess des isotropen Ätzens der Opferschichten SL unter Verwendung eines Ätzrezepts umfassen, das eine Ätzselektivität mit Bezug auf die Planarisierungsisolierschicht 50, die Isolierschichten ILD, die ersten und zweiten vertikalen Strukturen VS1 und VS2 und das Substrat 10 besitzt.
  • In einigen Ausführungsformen können die Gate-Regionen GR Abschnitte der Seitenwände der ersten und zweiten vertikalen Strukturen VS1 und VS2 freilegen. Jedoch kann eine unterste Gate-Region GR Abschnitte der Seitenwände der ersten unteren Halbleiterstrukturen LSP1 auf der Zellenanordnungsregion CAR freilegen und kann Abschnitte der Seitenwände der zweiten unteren Halbleiterstrukturen LSP2 auf der Verbindungsregion CNR freilegen.
  • Gate-Isolierschichten 15 können an den Seitenwänden der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 ausgebildet werden, die durch die unterste Gate-Region GR freigelegt werden. Die Gate-Isolierschichten 15 können durch einen thermischen Behandlungsprozess ausgebildet werden, der in einer Gasatmosphäre ausgeführt wird, die Sauerstoffatome enthält. Somit können die Seitenwände der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2, die durch die unterste Gate-Region GR freigelegt werden, thermisch oxidiert werden, um die Gate-Isolierschichten 15 zu bilden.
  • Wie in den 2A und 13 zu sehen, können eine horizontale Isolierschicht, eine Sperrmetallschicht und eine Metallschicht der Reihe nach auf der Formstruktur 110, welche die Gate-Regionen GR aufweist, abgeschieden werden, und die Sperrmetallschicht und die Metallschicht außerhalb der Gate-Regionen GR können entfernt werden, um jeweils die Elektroden EL in den Gate-Regionen GR zu bilden. Die horizontale Isolierschicht kann einem Abschnitt einer Datenspeicherschicht entsprechen und kann eine Siliziumoxidschicht und/oder eine dielektrische Schicht mit hohem k-Wert umfassen. Zum Beispiel kann die Sperrmetallschicht aus einer Metallnitridschicht gebildet werden, wie zum Beispiel einer Titannitrid (TiN)-Schicht, einer Tantalnitrid (TaN)-Schicht oder einer Wolframnitrid (WN)-Schicht. Zum Beispiel kann die Metallschicht aus einem Metallmaterial wie zum Beispiel Wolfram (W), Aluminium (Al), Titan (Ti), Tantal (Ta), Kobalt (Co) oder Kupfer (Cu) gebildet werden. Die Opferschichten SL der Formstruktur 110 können durch die Elektroden EL ersetzt werden, wie oben beschrieben, und somit kann eine Elektrodenstruktur ST ausgebildet werden. Die Elektrodenstruktur ST kann die Elektroden EL und die Isolierschichten ILD umfassen, die vertikal und abwechselnd gestapelt sind, wie mit Bezug auf die 2A, 2B und 3 beschrieben.
  • Wie in den 2A und 14 zu sehen, können gemeinsame Source-Regionen CSR in dem Substrat 10 ausgebildet werden. Die gemeinsamen Source-Regionen CSR können sich parallel in der ersten Richtung D1 erstrecken und können in der zweiten Richtung D2 voneinander beabstandet sein. Dotanden, deren Leitfähigkeitstyp ein anderer ist als der des Substrats 10, kann in das Substrat 10 injiziert werden, um die gemeinsamen Source-Regionen CSR zu bilden. Zum Beispiel können die gemeinsamen Source-Regionen CSR Dotanden vom N-Typ enthalten (zum Beispiel Arsen (As) oder Phosphor (P)).
  • Nach dem Bilden der Elektrodenstruktur ST können Isolierdistanzhalter SP gebildet werden, die sich entlang Seitenwänden der Elektrodenstruktur ST erstrecken oder diese bedecken. Die Isolierdistanzhalter SP können aus einem Isoliermaterial gebildet werden, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, oder einem Material mit niedrigem k-Wert, das eine niedrige Dielektrizitätskonstante aufweist.
  • Ein gemeinsamer Source-Kontaktstopfen CSP kann in jedem der Gräben gebildet werden, in denen die Isolierdistanzhalter SP ausgebildet werden. Der gemeinsame Source-Kontaktstopfen CSP kann mit der gemeinsamen Source-Region CSR verbunden werden. Der gemeinsame Source-Kontaktstopfen CSP kann sich parallel zu den Elektroden EL erstrecken, und eine Oberseite des gemeinsamen Source-Kontaktstopfens CSP kann höher sein als die Oberseiten der ersten und zweiten vertikalen Strukturen VS1 und VS2.
  • Eine zweite Zwischenschicht-Isolierschicht 70 kann auf der ersten Zwischenschicht-Isolierschicht 60 ausgebildet werden, um sich entlang der Oberseiten der gemeinsamen Source-Kontaktstopfen CSP zu erstrecken oder diese zu bedecken. Anschließend können Bitleitungs-Kontaktstopfen BPLG gebildet werden, welche die ersten und zweiten Zwischenschicht-Isolierschichten 60 und 70 der Zellenanordnungsregion CAR durchdringen. Die Bitleitungs-Kontaktstopfen BPLG können jeweils mit den ersten vertikalen Strukturen VS1 verbunden werden. Zellenkontaktstopfen CPLG können auf der Verbindungsregion CNR ausgebildet werden und können jeweils mit Kontaktinselabschnitten der Elektroden EL verbunden werden. Danach können Sub-Bitleitungen SBL, eine dritte Zwischenschicht-Isolierschicht 80, Bitleitungen BL und Zwischenverbindungsleitungen CL auf der zweiten Zwischenschicht-Isolierschicht 70 ausgebildet werden, wie mit Bezug auf 3 beschrieben.
  • 15 bis 18, 20 und 21 sind vergrößerte Ansichten von Abschnitten ‚P5‘ und ‚P6‘ von 11 zum Veranschaulichen eines Verfahrens zum Bilden erster und zweiter vertikaler Strukturen in einem Verfahren zum Herstellen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte.
  • Wie in 15 zu sehen, können die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 jeweils in der unteren Regionen der ersten und zweiten vertikalen Löcher VH1 und VH2 ausgebildet werden. Wie oben mit Bezug auf 10 beschrieben, kann die Höhe H1 der ersten unteren Halbleiterstruktur LSP1 größer sein als die Höhe H2 der zweiten unteren Halbleiterstruktur LSP2, und die Breite W1 der ersten unteren Halbleiterstruktur LSP1 kann niedriger sein als die Breite W2 der zweiten unteren Halbleiterstruktur LSP2.
  • Eine vertikale Isolierschicht VL und eine erste Halbleiterschicht SP1 können nacheinander in den ersten und zweiten vertikalen Löcher VH1 und VH2, welche die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 aufweisen, ausgebildet werden. Die vertikale Isolierschicht VL und die erste Halbleiterschicht SP1 können so gebildet werden, dass sie im Wesentlichen einheitliche Dicken an Innenseitenwänden der ersten und zweiten vertikalen Löcher VH1 und VH2 und auf Oberseiten der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 aufweisen. Eine Summe der Dicken der vertikalen Isolierschicht VL und der ersten Halbleiterschicht SP1 kann weniger als ungefähr eine Hälfte einer oberen Breite des ersten vertikalen Lochs VH1 betragen. Oder anders ausgedrückt: die ersten und zweiten vertikalen Löcher VH1 und VH2 brauchen nicht vollständig mit der vertikalen Isolierschicht VL und der ersten Halbleiterschicht SP1 ausgefüllt zu sein, und Spaltregionen G1 und G2 können jeweils in den ersten und zweiten vertikalen Löchern VH1 und VH2 durch die vertikale Isolierschicht VL und die erste Halbleiterschicht SP1 definiert werden.
  • Die vertikale Isolierschicht VL kann eine einzelne Schicht oder mehrere Schichten umfassen. In einigen Ausführungsformen kann die vertikale Isolierschicht VL eine Tunnelisolierschicht TIL, eine Ladungsspeicherschicht CIL und eine Blockierisolierschicht BLK umfassen, die als eine Datenspeicherschicht einer vertikalen NAND-Flash-Speichervorrichtung verwendet werden. Die erste Halbleiterschicht SP1 kann Silizium (Si), Germanium (Ge) oder eine Kombination davon umfassen. Zum Beispiel kann die erste Halbleiterschicht SP1 eine polykristalline Siliziumschicht sein.
  • Wie in 16 zu sehen, können die vertikale Isolierschicht VL und die erste Halbleiterschicht SP anisotrop geätzt werden, um erste und zweite Durchgangslöcher TH1 und TH2 zu bilden, welche die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 freilegen. Die erste Halbleiterschicht SP1 und die vertikale Isolierschicht VL können unter Verwendung von Pufferdistanzhaltern SS, die Innenseitenwände der ersten Halbleiterschicht SP1 bedecken, als Ätzmasken durch einen Plasma-Trockenätzprozess geätzt werden, und somit können die ersten und zweiten Durchgangslöcher TH1 und TH2 gebildet werden. Aufgrund der Bildung der ersten und zweiten Durchgangslöcher TH1 und TH2 können die erste vertikale Isolierstruktur VP1 und eine erste Halbleiterstruktur SP1a in dem ersten vertikalen Loch ausgebildet werden, und die zweite vertikale Isolierstruktur VP2 und eine erste Dummy-Halbleiterstruktur SP1b können in dem zweiten vertikalen Loch gebildet werden.
  • Abschnitte der vertikalen Isolierschicht, die unter der ersten Halbleiterstruktur SP1a und der ersten Dummy-Halbleiterstruktur SP1b angeordnet sind, brauchen nicht während des anisotropen Ätzprozesses geätzt zu werden, und somit kann die erste vertikale Isolierstruktur VP1 einen Vorsprung aufweisen, der zwischen einer Unterseite der ersten Halbleiterstruktur SP1a und der Oberseite der ersten unteren Halbleiterstruktur LSP1 angeordnet ist, und die zweite vertikale Isolierstruktur VP2 kann einen Vorsprung aufweisen, der zwischen einer Unterseite der ersten Dummy-Halbleiterstruktur SP1b und der Oberseite der zweiten unteren Halbleiterstruktur LSP2 angeordnet ist.
  • Die ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 können durch den anisotropen Ätzprozess freigelegt werden. Die freigelegten Oberseiten der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 können durch Überätzen in dem anisotropen Ätzprozess ausgespart werden. Zu diesem Zeitpunkt können ausgesparte Tiefen der Oberseiten der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 voneinander verschieden sein, da die ersten und zweiten Spaltregionen G1 und G2 verschiedene Breiten und verschiedene vertikale Längen aufweisen.
  • Als Nächstes können die erste Halbleiterstruktur SPla und die erste Dummy-Halbleiterstruktur SP1b, die in den ersten und zweiten Durchgangslöcher TH1 und TH2 freiliegen, entfernt werden. Somit können Innenseitenwände der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 freigelegt werden, wie in 17 veranschaulicht.
  • Die erste Halbleiterstruktur SP1a und die erste Dummy-Halbleiterstruktur SP1b können durch einen Trocken- oder Nassätzprozess entfernt werden und können unter Verwendung eines Ätzrezepts entfernt werden, das eine Ätzselektivität mit Bezug auf die ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 besitzt.
  • Der Ätzprozess des Entfernens der ersten Halbleiterstruktur SP1a und der ersten Dummy-Halbleiterstruktur SP1b kann unter Verwendung eines chemisch-physikalischen Ätzverfahrens (zum Beispiel eines reaktiven Ionenätz (RIE)-Verfahrens), eines isotropen Ätzverfahrens (zum Beispiel eines Nassätzverfahrens unter Verwendung eines Ätzmittels), eines chemischen Pyrolyse-Ätzverfahrens (zum Beispiel eines Gasphasenätz (GPE)-Verfahrens) oder jeder Kombination davon ausgeführt werden. Zum Beispiel können die isotropen Ätz- oder Gasphasenätz (GPE)-Prozesse auf der ersten Halbleiterstruktur SP1a und der ersten Dummy-Halbleiterstruktur SP1b ausgeführt werden. In dem isotropen Ätzprozess kann eine Standard Clean 1 (SCl)-Lösung oder ein Gasphasenätzmittel, das Chlor (zum Beispiel Cl2) umfasst, verwendet werden.
  • Die Oberseiten der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 können in dem Ätzprozess des Entfernens der ersten Halbleiterstruktur SP1a und der ersten Dummy-Halbleiterstruktur SP1b geätzt werden. Zum Beispiel kann ein Ätzprozess unter Verwendung einer Ammoniak (NH4OH)-Lösung ausgeführt werden. In diesem Fall können erste und zweite Aussparungsregionen RS1 und RS2, die Seitenwände aufweisen, die mit Bezug auf die Oberseite des Substrats 10 geneigt sind, in den ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 ausgebildet werden. Genauer gesagt kann in dem Ätzprozess unter Verwendung von Ammoniaklösung eine Ätzrate in Abhängigkeit von einer Kristallebene und einer Kristallorientierung von Silizium geändert werden. Die erste Aussparungsregion RS1 der ersten unteren Halbleiterstruktur LSP1 kann eine konische Keilform aufweisen, die durch zwei geneigte Seitenwände definiert wird. Die zweite Aussparungsregion RS2 der zweiten unteren Halbleiterstruktur LSP2 kann horizontal und vertikal so geätzt werden, dass sie eine im Wesentlichen hexagonale Form aufweist. In diesem Fall kann eine Dicke der zweiten unteren Halbleiterstruktur LSP2 an der Seitenwand der untersten Opferschicht SL verringert werden.
  • Wie in 18 zu sehen, können erste und zweite lokale Halbleiterschichten SP2a und SP2b jeweils selektiv in den ersten und zweiten Aussparungsregionen RS1 und RS2 der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 ausgebildet werden. Die ersten und zweiten lokalen Halbleiterschichten SP2a und SP2b können durch Ausführen eines selektiven Abscheidungsprozesses ausgebildet werden. Hier kann der selektive Abscheidungsprozess einen Abscheidungsprozess umfassen, dessen Abscheidungsrate in Abhängigkeit von einem Material einer darunterliegenden Schicht und einem Ätzprozess verändert wird. In dem selektiven Abscheidungsprozess können der Abscheidungsprozess und der Ätzprozess abwechselnd wiederholt werden. Der selektive Abscheidungsprozess wird mit Bezug auf die 19A, 19B und 19C ausführlicher beschrieben.
  • Wie in 19A zu sehen, kann der selektive Abscheidungsprozess Folgendes umfassen: Durchspülen einer Verarbeitungskammer (S10), Entfernen einer natürlichen Oxidschicht (S20), Zuführen eines Siliziumquellengases (S30), und Zuführen eines Ätzgases (oder eines selektiven Ätzgases) (S40). Hier können das Zuführen des Siliziumquellengases (S30) und das Zuführen des Ätzgases (S40) abwechselnd wiederholt werden. Das Siliziumquellengas kann SiH4, Si2H6, Si3H8, SiH3Cl, SiH2Cl6, SiCl4, Dichlorsilan (DCS), Trichlorsilan (TCS) und/oder Hexachlorsilan (HCS) umfassen. Außerdem kann das Siliziumquellengas zusammen mit einem Trägergas zugeführt werden. Zum Beispiel kann das Trägergas ein Wasserstoffgas, ein Heliumgas, ein Stickstoffgas und/oder ein Argongas umfassen. Das Ätzgas kann ein Halogenelement umfassen, das mit Siliziumatomen reagiert. Zum Beispiel kann das Ätzgas F2, Cl2, HBr, HCl oder jede Kombination davon umfassen. Der selektive Abscheidungsprozess kann bei einer Temperatur von etwa 300 Grad Celsius bis etwa 600 Grad Celsius ausgeführt werden.
  • Wie in 19B zu sehen, kann das Siliziumquellengas, das in die ersten und zweiten Durchgangslöcher eingeleitet wird, auf den ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 dicker abgeschieden werden als auf den ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2, die aus einem Isoliermaterial bestehen. Eine Abscheidungsrate des Siliziumquellengases auf den ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 kann größer sein als eine Abscheidungsrate des Siliziumquellengases auf den ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2, die aus dem Isoliermaterial bestehen. Außerdem kann eine Kristallstruktur von Siliziumschichten, die auf Oberflächen der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 abgeschieden werden, eine andere sein als die von Siliziumschichten, die auf Oberflächen der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 abgeschieden werden. Oder anders ausgedrückt: die Siliziumschichten aSi, die auf Oberflächen der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 abgeschieden werden, können amorphe Siliziumschichten sein, und die Siliziumschichten SP2a und SP2b, die auf Oberflächen der ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 abgeschieden werden, können kristalline Siliziumschichten sein.
  • Wie in 19C zu sehen, kann, nachdem die Siliziumschichten abgeschieden wurden, das Ätzgas, welches das Halogenelement umfasst, zugeführt werden, um einen Ätzprozess auf den Siliziumschichten aSi auszuführen, die auf Oberflächen der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 abgeschieden wurden. Da die Kristallstruktur der Siliziumschichten aSi auf den ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 eine andere ist als die der Siliziumschichten SP2a und SP2b auf den ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2, können die Siliziumschichten aSi auf den ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 selektiv geätzt werden.
  • Danach können das Zuführen des Siliziumquellengases (S30) und das Zuführen des Ätzgases (S40) abwechselnd wiederholt werden, und so können Siliziumschichten, die eine zuvor festgelegte Dicke aufweisen, auf den ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 verbleiben, aber die Siliziumschichten aSi auf den ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 können entfernt werden. Infolge dessen können die ersten und zweiten lokalen Halbleiterschichten SP2a und SP2b selektiv auf den ersten bzw. zweiten unteren Halbleiterstrukturen LSP1 und LSP2 abgeschieden werden (S50). Die zweiten lokalen Halbleiterschicht SP2b können die Dicke der zweiten unteren Halbleiterstruktur LSP2 kompensieren, die an der Seitenwand der untersten Opferschicht SL während des Entfernens der ersten Dummy-Halbleiterstruktur SP1b verringert wird. Wenn also die zweite untere Halbleiterstruktur LSP2 thermisch oxidiert wird, um die Gate-Isolierschicht 15 zu bilden, wie oben mit Bezug auf 12 beschrieben, so kann die zweite lokale Halbleiterschicht SP2b als eine zusätzliche Siliziumquelle verwendet werden.
  • Wie in 20 zu sehen, kann eine zweite Halbleiterschicht SP3 gebildet werden, welche die Innenseitenwände der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 und Oberflächen der ersten und zweiten lokalen Halbleiterschichten SP2a und SP2b konform bedeckt. Die zweite Halbleiterschicht SP3 braucht die ersten und zweiten Durchgangslöcher nicht vollständig auszufüllen. Die zweite Halbleiterschicht SP3 kann zum Beispiel eine polykristalline Siliziumschicht, eine einkristalline Siliziumschicht oder eine amorphe Siliziumschicht sein.
  • Als Nächstes kann ein thermischer Behandlungsprozess auf der zweiten Halbleiterschicht SP3 ausgeführt werden. Die zweite Halbleiterschicht SP3 kann durch den thermischen Behandlungsprozess rekristallisiert werden. Somit können Korngrenzen in der zweiten Halbleiterschicht SP3 reduziert werden. Der thermische Behandlungsprozess kann einen Wasserstoffausheilungsprozess umfassen, der in einer Gasatmosphäre ausgeführt wird, die Wasserstoff oder schweren Wasserstoff umfasst.
  • Anschließend, wie in 21 zu sehen, kann ein isotroper Ätzprozess ausgeführt werden, um eine Dicke der zweiten Halbleiterschicht SP3 zu verringern. In dem isotropen Ätzprozess kann eine Ätzlösung NH4OH, SC1 und/oder HCL umfassen. Oberflächen der zweiten Halbleiterschichten SP3a und SP3b, die durch den isotropen Ätzprozess geätzt werden, können gerundet werden. Auch wenn die Dicke der zweiten Halbleiterschicht verringert wird, können die zweiten Halbleiterschichten SP3a und SP3b, welche die verringerten Dicken aufweisen, mit den ersten und zweiten lokalen Halbleiterschichten SP2a und SP2b verbunden werden. Oder anders ausgedrückt: die zweiten Halbleiterschichten SP3a und SP3b, welche die verringerten Dicken aufweisen, können mit den ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 durch die ersten und zweiten lokalen Halbleiterschichten SP2a und SP2b verbunden werden. Das heißt, es möglich ist zu verhindern, dass die zweiten Halbleiterschichten SP3a und SP3b, welche die verringerten Dicken aufweisen, von den ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 an unteren Abschnitten der ersten und zweiten vertikalen Isolierstrukturen VP1 und VP2 getrennt werden (oder auf sonstige Weise Diskontinuitäten zu vermeiden). Wie in 21 zu sehen, existieren zwischen den lokalen Halbleiterschichten SP2a und SP2b und den zweiten Halbleiterschichten SP3a und SP3b Grenzflächen. Jedoch brauchen alternativ keine Grenzflächen zwischen den lokalen Halbleiterschichten SP2a und SP2b und den zweiten Halbleiterschichten SP3a und SP3b zu existieren. Die ersten und zweiten lokalen Halbleiterschichten SP2a und SP2b und die zweiten Halbleiterschichten SP3a und SP3b können die oben beschriebenen ersten und zweiten vertikalen Halbleiterstrukturen USP1 und USP2 bilden oder definieren. Danach können die ersten und zweiten Füllisolierstrukturen VI1 und VI2 gebildet werden, um die ersten und zweiten Durchgangslöcher auszufüllen, welche die zweiten Halbleiterschichten SP3a und SP3b aufweisen.
  • 22, 23 und 24 sind vergrößerte Ansichten der Abschnitte ‚P5‘ und ‚P6‘ von 11 zum Veranschaulichen eines Verfahrens zum Bilden erster und zweiter vertikaler Strukturen in einem Verfahren zum Herstellen einer 3D-Halbleiterspeichervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte.
  • Wie in 22 zu sehen, kann der Gasphasenätz (GPE)-Prozess als der Prozess des Entfernens der ersten Halbleiterstruktur SP1a und der ersten Dummy-Halbleiterstruktur SP1b ausgeführt werden, wie mit Bezug auf 17 beschrieben. In diesem Fall können Aussparungsregionen RS1 und RS2, die gerundete Innenflächen aufweisen, in den ersten und zweiten unteren Halbleiterstrukturen LSP1 und LSP2 ausgebildet werden.
  • Wie in 23 zu sehen, können die ersten und zweiten lokalen Halbleiterschichten SP2a und SP2b an den gerundeten Innenflächen der Aussparungsregionen RS1 und RS2 ausgebildet werden, wie mit Bezug auf die 19A, 19B und 19C beschrieben. Aufgrund des selektiven Abscheidungsprozesses können die ersten und zweiten lokalen Halbleiterschichten SP2a und SP2b so abgeschieden werden, dass sie im Wesentlichen die gleichen Profile aufweisen wie die Innenflächen der Aussparungsregionen RS 1 und RS2.
  • Wie in 24 zu sehen, kann anschließend die zweite Halbleiterschicht abgeschieden werden, der thermische Behandlungsprozess kann auf der zweiten Halbleiterschicht ausgeführt werden, und dann kann der isotrope Ätzprozess auf der zweiten Halbleiterschicht ausgeführt werden, wie mit Bezug auf die 20 und 21 beschrieben.
  • Gemäß einigen Ausführungsformen der erfinderischen Konzepte kann der Kontaktabschnitt der vertikalen Halbleiterstruktur, die mit der unteren Halbleiterstruktur verbunden ist, dicker sein als der vertikale Kanalabschnitt der vertikalen Halbleiterstruktur, die an der Innenseitenwand der Elektrodenstruktur angeordnet ist. Somit kann die größere relative Dicke des Kontaktabschnitts helfen zu verhindern, dass die vertikale Halbleiterstruktur zerbricht, oder auf sonstige Weise Diskontinuitäten in der vertikalen Halbleiterstruktur in einer Region auf oder neben dem Vorsprung der vertikalen Isolierstruktur zu vermeiden.
  • Außerdem kann der vertikale Kanalabschnitt der vertikalen Halbleiterstruktur dünner sein als der Seitenwandabschnitt der vertikalen Isolierstruktur, und somit können Korngrenzen in der vertikalen Halbleiterstruktur reduziert werden. Infolge dessen kann der Strom, der durch die vertikale Halbleiterstruktur fließt, verbessert werden.
  • Darüber hinaus kann, um die vertikale Halbleiterstruktur zu bilden, die lokale Halbleiterschicht selektiv auf der Oberseite der unteren Halbleiterstruktur abgeschieden werden, und dann kann eine vertikale Halbleiterschicht an der Innenfläche des vertikalen Lochs abgeschieden werden. Somit ist es möglich zu verhindern, dass die vertikale Halbleiterschicht bricht oder auf sonstige Weise Diskontinuitäten in der vertikalen Halbleiterstruktur in einer Region auf oder neben dem Vorsprung der vertikalen Isolierstruktur in dem isotropen Ätzprozess zum Einstellen der Dicke der vertikalen Halbleiterschicht zu vermeiden.
  • Obgleich die erfinderischen Konzepte mit Bezug auf beispielhafte Ausführungsformen beschrieben wurden, ist dem Fachmann klar, dass verschiedene Änderungen und Modifizierungen daran vorgenommen werden können, ohne vom Wesen und Geltungsbereich der erfinderischen Konzepte abzuweichen. Daher versteht es sich, dass die obigen Ausführungsformen nicht einschränkend, sondern veranschaulichend sind. Daher ist der Geltungsbereich der erfinderischen Konzepte anhand der allgemeinsten zulässigen Auslegung der folgenden Ansprüche und ihrer Äquivalente zu bestimmen und darf nicht durch die obige Beschreibung eingeschränkt oder begrenzt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020170168559 [0001]

Claims (25)

  1. Dreidimensionale (3D-) Halbleiterspeichervorrichtung, aufweisend: eine Elektrodenstruktur (ST), die Elektroden (EL) umfasst, die vertikal auf einer Halbleiterschicht (10, 100, LSP1, LSP2) gestapelt sind; eine vertikale Halbleiterstruktur (USP1), welche die Elektrodenstruktur (ST) durchdringt und mit der Halbleiterschicht (10, 100, LSP1, LSP2) verbunden ist; und eine vertikale Isolierstruktur (VP1), die zwischen der Elektrodenstruktur (ST) und der vertikalen Halbleiterstruktur (USP1) angeordnet ist, wobei die vertikale Isolierstruktur (VP1) Folgendes umfasst: einen Seitenwandabschnitt an einer Seitenwand der Elektrodenstruktur (EL); und einen Vorsprung (PP), der sich von dem Seitenwandabschnitt auf einem Abschnitt einer Oberseite der Halbleiterschicht (10, 100, LSP1, LSP2) erstreckt, wobei die vertikale Halbleiterstruktur (USP1) Folgendes umfasst: einen vertikalen Kanalabschnitt (VCP1), der eine erste Dicke (T1) aufweist und sich entlang des Seitenwandabschnitts der vertikalen Isolierstruktur (VP1) erstreckt; und einen Kontaktabschnitt (CP1), der sich von dem vertikalen Kanalabschnitt (VCP1) und konform entlang des Vorsprungs (PP) der vertikalen Isolierstruktur (VP1) und der Oberseite der Halbleiterschicht (10, 100, LSP1, LSP2) erstreckt, wobei der Kontaktabschnitt (CP1) eine zweite Dicke (T2) aufweist, die größer ist als die erste Dicke (T1).
  2. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Seitenwandabschnitt der vertikalen Isolierstruktur (VP1) eine dritte Dicke (T3) aufweist, die größer ist als die erste Dicke (T1).
  3. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, wobei der vertikale Kanalabschnitt (VCP1) der vertikalen Halbleiterstruktur (USP1) auf einer Oberseite des Vorsprungs (PP) der vertikalen Isolierstruktur (VP1) angeordnet ist, und wobei der Kontaktabschnitt (CP1) der vertikalen Halbleiterstruktur (USP1) an einer Seitenwand des Vorsprungs (PP) der vertikalen Isolierstruktur (VP1) angeordnet ist.
  4. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, des Weiteren aufweisend: eine Füllisolierstruktur (VI1), die eine Spaltregion ausfüllt, die durch den vertikalen Kanalabschnitt (VCP1) und den Kontaktabschnitt (CP1) der vertikalen Halbleiterstruktur (USP1) definiert ist, wobei die Füllisolierstruktur (VI1) einen unteren Abschnitt neben dem Kontaktabschnitt (CP1) und einen oberen Abschnitt neben dem vertikalen Kanalabschnitt (VCP1) umfasst, wobei eine Breite des unteren Abschnitts kleiner ist als eine Breite des oberen Abschnitts.
  5. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, des Weiteren aufweisend: eine Füllisolierstruktur (VI1), die eine Spaltregion ausfüllt, die durch den vertikalen Kanalabschnitt (VCP1) und den Kontaktabschnitt (CP1) der vertikalen Halbleiterstruktur (USP1) definiert wird, wobei eine Unterseite der Füllisolierstruktur (VI1) relativ zu der Halbleiterschicht (10, 100, LSP1, LSP2) auf einer niedrigeren Ebene angeordnet ist als eine Unterseite der vertikalen Isolierstruktur (VP1).
  6. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, wobei eine Unterseite der vertikalen Halbleiterstruktur (USP1) auf einer niedrigeren Ebene angeordnet ist als die Oberseite der Halbleiterschicht (10, 100, LSP1, LSP2).
  7. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterschicht (10, 100, LSP1, LSP2) eine Aussparungsregion umfasst, die unter der vertikalen Halbleiterstruktur (USP1) angeordnet ist und eine Seitenwand aufweist, die mit Bezug auf die Oberseite der Halbleiterschicht (10, 100, LSP1, LSP2) geneigt ist, und wobei der Kontaktabschnitt (CP1) der vertikalen Halbleiterstruktur (USP1) in Kontakt mit der Seitenwand steht, die geneigt ist.
  8. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterschicht (10, 100, LSP1, LSP2) eine Aussparungsregion umfasst, die eine gerundete Innenfläche unter der vertikalen Halbleiterstruktur aufweist, und wobei der Kontaktabschnitt (CP1) der vertikalen Halbleiterstruktur (USP1) in Kontakt mit der gerundeten Innenfläche steht.
  9. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterschicht (10, 100, LSP1, LSP2) eine untere Halbleiterstruktur (LSP1) umfasst, die eine unterste Elektrode der Elektroden (EL) durchdringt und mit der vertikalen Halbleiterstruktur (USP1) verbunden ist, und wobei die untere Halbleiterstruktur (LSP1) ein Halbleitermaterial umfasst, das eine Kristallstruktur aufweist, die von derjenigen der vertikalen Halbleiterstruktur (USP1) verschieden ist.
  10. 3D-Halbleiterspeichervorrichtung nach Anspruch 9, wobei eine Unterseite der vertikalen Halbleiterstruktur (USP1) relativ zu der Halbleiterschicht (10, 100, LSP1, LSP2) auf einer höheren Ebene angeordnet ist als eine Oberseite der untersten Elektrode.
  11. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, des Weiteren aufweisend: eine vertikale Dummy-Halbleiterstruktur (USP2), die von der vertikalen Halbleiterstruktur (USP1) beabstandet ist und die Elektrodenstruktur (ST) so durchdringt, dass sie mit der Halbleiterschicht (10, 100, LSP1, LSP2) verbunden ist; und eine vertikale Dummy-Isolierstruktur (, die zwischen der vertikalen Dummy-Halbleiterstruktur (USP2) und der Elektrodenstruktur (ST) angeordnet ist, wobei eine Breite der vertikalen Dummy-Halbleiterstruktur (USP2) größer ist als eine Breite der vertikalen Halbleiterstruktur (USP1).
  12. 3D-Halbleiterspeichervorrichtung nach Anspruch 11, wobei eine Unterseite der vertikalen Dummy-Halbleiterstruktur (USP2) relativ zu der Halbleiterschicht (10, 100, LSP1, LSP2) auf einer niedrigeren Ebene angeordnet ist als eine Unterseite der vertikalen Halbleiterstruktur (USP1).
  13. 3D-Halbleiterspeichervorrichtung nach Anspruch 11, wobei die Halbleiterschicht (10, 100, LSP1, LSP2) eine untere Dummy-Halbleiterstruktur (LSP2) umfasst, die eine unterste Elektrode der Elektroden (EL) durchdringt und die mit der vertikalen Dummy-Halbleiterstruktur (USP2) verbunden ist, und wobei eine Unterseite der vertikalen Dummy-Halbleiterstruktur (USP2) relativ zu der Halbleiterschicht (10, 100, LSP1, LSP2) auf einer niedrigeren Ebene angeordnet ist als eine Oberseite der untersten Elektrode.
  14. 3D-Halbleiterspeichervorrichtung nach Anspruch 11, wobei die vertikale Dummy-Halbleiterstruktur (USP2) einen ersten Abschnitt (VCP2) an einer Innenseitenwand der vertikalen Dummy-Isolierstruktur (VP2) umfasst; und einen zweiten Abschnitt (CP2) umfasst, der sich konform entlang der Oberseite der Halbleiterschicht (10, 100, LSP1, LSP2) erstreckt, wobei der zweite Abschnitt (CP2) dicker ist als der erste Abschnitt (VCP2).
  15. 3D-Halbleiterspeichervorrichtung nach Anspruch 14, des Weiteren aufweisend: eine Dummy-Füllisolierstruktur (VI2), die eine Spaltregion ausfüllt, die durch den ersten Abschnitt (VCP2) und den zweiten Abschnitt (CP2) der vertikalen Dummy-Halbleiterstruktur (USP2) definiert wird, wobei die Dummy-Füllisolierstruktur (VI2) einen unteren Abschnitt neben dem zweiten Abschnitt (CP2) der vertikalen Dummy-Halbleiterstruktur (USP2) und einen oberen Abschnitt neben dem ersten Abschnitt (VCP2) der vertikale Dummy-Halbleiterstruktur (USP2) umfasst, wobei eine Breite des unteren Abschnitts kleiner ist als eine Breite des oberen Abschnitts.
  16. 3D-Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halbleiterschicht (10, 100, LSP1, LSP2) eine erste Region (CAR) und eine zweite Region (CNR) neben der ersten Region (CAR) umfasst, und wobei sich die Elektrodenstruktur (ST) von der ersten Region (CAR) auf die zweite Region (CNR) erstreckt und eine gestufte Struktur auf der zweiten Region (CNR) aufweist.
  17. Dreidimensionale (3D-) Halbleiterspeichervorrichtung, aufweisend: ein Substrat (10), das eine erste Region (CAR) und eine zweite Region (CNR) umfasst; eine Elektrodenstruktur (ST), die Elektroden umfasst, die vertikal auf dem Substrat (10) gestapelt sind; eine erste vertikale Struktur (VS1), welche die Elektrodenstruktur (ST) auf der ersten Region (CAR) durchdringt und eine erste Breite aufweist; eine zweite vertikale Struktur (VS2), welche die Elektrodenstruktur (ST) auf der zweiten Region (CNR) durchdringt und eine zweite Breite aufweist, die größer ist als die erste Breite; und eine untere Halbleiterstruktur (LSP1, LSP2), die zwischen dem Substrat (10) und jeder der ersten und zweiten vertikalen Strukturen (VS1, VS2) angeordnet ist und mit dem Substrat (10) verbunden ist, wobei jede der ersten und zweiten vertikalen Strukturen (VS1, VS2) eine vertikale Halbleiterstruktur (USP1, USP2) umfasst, die mit der unteren Halbleiterstruktur (LSP1, LSP2) verbunden ist, und eine vertikale Isolierstruktur (VP1, VP2) umfasst, die zwischen der Elektrodenstruktur (ST) und der vertikalen Halbleiterstruktur (USP1, USP2) auf der unteren Halbleiterstruktur (LSP1, LSP2) angeordnet ist, wobei die vertikale Isolierstruktur (VP1, VP2) einen Seitenwandabschnitt an einer Seitenwand der Elektrodenstruktur (ST) und einen Vorsprung (PP) aufweist, der sich auf einem Abschnitt einer Oberseite der unteren Halbleiterstruktur (LSP1, LSP2) erstreckt, wobei die vertikale Halbleiterstruktur (USP1, USP2) einen vertikalen Kanalabschnitt (VCP1, VCP2), der eine erste Dicke (T1) aufweist, an dem Seitenwandabschnitt der vertikalen Isolierstruktur (VP1, VP2) umfasst und einen Kontaktabschnitt (CP1, CP2) umfasst, der eine zweite Dicke (T2), die größer ist als die erste Dicke (T1), an einer Seitenwand des Vorsprungs (PP) der vertikalen Isolierstruktur (VP1, VP2) aufweist.
  18. 3D-Halbleiterspeichervorrichtung nach Anspruch 17, wobei eine Oberseite der unteren Halbleiterstruktur (LSP1) der ersten vertikalen Struktur (VS1) relativ zu dem Substrat (10) auf einer höheren Ebene angeordnet ist als eine Oberseite der unteren Halbleiterstruktur (LSP2) der zweiten vertikalen Struktur (VS2).
  19. 3D-Halbleiterspeichervorrichtung nach Anspruch 17, wobei der Seitenwandabschnitt der vertikalen Isolierstruktur (VP2) eine dritte Dicke (T3) aufweist, die größer ist als die erste Dicke (T1).
  20. 3D-Halbleiterspeichervorrichtung nach Anspruch 17, wobei jede der ersten und zweiten vertikalen Strukturen (VS1, VS2) des Weiteren eine Füllisolierstruktur (VI1, VI2) umfasst, die eine Spaltregion ausfüllt, die durch den vertikalen Kanalabschnitt (VCP1, VCP2) und den Kontaktabschnitt (CP1, CP2) der vertikalen Halbleiterstruktur (USP1, USP2) definiert ist, wobei eine Unterseite der Füllisolierstruktur (VI2) der zweiten vertikalen Struktur (VS2) relativ zu dem Substrat (10) auf einer niedrigeren Ebene angeordnet ist als eine Unterseite der Füllisolierstruktur (VI1) der ersten vertikalen Struktur (VS2).
  21. 3D-Halbleiterspeichervorrichtung nach Anspruch 20, wobei in der ersten vertikalen Struktur (VS1) die Füllisolierstruktur (VI1) einen unteren Abschnitt neben dem Kontaktabschnitt (CP1) und einen oberen Abschnitt neben dem vertikalen Kanalabschnitt (VCP1) umfasst, wobei eine Breite des unteren Abschnitts kleiner ist als eine Breite des oberen Abschnitts.
  22. 3D-Halbleiterspeichervorrichtung nach Anspruch 20, wobei eine Unterseite der Füllisolierstruktur (VI2) der zweiten vertikalen Struktur (VS2) auf einer niedrigeren Ebene angeordnet ist als eine Oberseite einer untersten Elektrode der Elektroden (EL).
  23. 3D-Halbleiterspeichervorrichtung nach Anspruch 17, wobei eine Unterseite der vertikalen Halbleiterstruktur (USP1) der ersten vertikalen Struktur (VS1) relativ zu dem Substrat (10) auf einer höheren Ebene angeordnet ist als eine Oberseite einer untersten Elektrode der Elektroden (EL), und wobei eine Unterseite der vertikalen Halbleiterstruktur (USP2) der zweiten vertikalen Struktur (VS2) relativ zu dem Substrat (10) auf einer niedrigeren Ebene angeordnet ist als die Oberseite der untersten Elektrode.
  24. 3D-Halbleiterspeichervorrichtung nach Anspruch 17, wobei sich in jeder der ersten und zweiten vertikalen Strukturen (VS1, VS2) der Kontaktabschnitt (CP1, CP2) der vertikalen Halbleiterstruktur (USP1, USP2) konform entlang der Oberseite der unteren Halbleiterstruktur (LSP1, LSP2) erstreckt und die zweite Dicke (T2) auf der Oberseite der unteren Halbleiterstruktur (LSP1, LSP2) aufweist.
  25. Dreidimensionale Halbleiterspeichervorrichtung, aufweisend: eine Elektrodenstruktur (ST), die Elektroden (EL) umfasst, die auf einer Oberfläche eines Substrats (10) gestapelt, das eine erste Region (CAR) aufweist, die Speicherzellen umfasst, und eine zweite Region (CNR) aufweist, die Zwischenverbindungsleitungen (ICL) umfasst; und erste und zweite vertikale Strukturen (VS1, VS2) verschiedener Breiten, die sich in die Elektrodenstruktur (ST) auf den ersten bzw. zweiten Regionen (CAR, CNR) hinein erstrecken, wobei jede der ersten und zweiten vertikalen Strukturen (VS1, VS2) Folgendes umfasst: eine vertikale Halbleiterstruktur (USP1, USP2), die sich in die Elektrodenstruktur (ST) hinein erstreckt; und eine vertikale Isolierstruktur (VP1, VP2), die eine Seitenwand umfasst, die zwischen der Elektrodenstruktur (ST) und der vertikalen Halbleiterstruktur (USP1, USP2) angeordnet ist, und einen Vorsprung (PP) umfasst, der sich seitlich auf der Oberfläche des Substrats (10) erstreckt, wobei eine erste Dicke (T1) der vertikalen Halbleiterstruktur (USP1, USP2) auf dem Vorsprung (PP) der vertikalen Isolierstruktur (VP1, VP2) größer ist als eine zweite Dicke (T2) der vertikalen Halbleiterstruktur (USP1, USP2) an der Seitenwand der vertikalen Isolierstruktur (VP1, VP2).
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