DE102018207344B4 - Verfahren zum Bilden von vertikalen Feldeffekttransistoren mit selbstausgerichteten Gates und Gateerweiterungen um die sich ergebende Struktur - Google Patents

Verfahren zum Bilden von vertikalen Feldeffekttransistoren mit selbstausgerichteten Gates und Gateerweiterungen um die sich ergebende Struktur Download PDF

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Abstract

Verfahren, umfassend:ein Bilden einer Öffnung (209), die sich durch eine konforme Opfergateschicht (205), die eine abgedeckte Halbleiterfinne (210) bedeckt, durch die abgedeckte Halbleiterfinne (210) und in ein Substrat (201) erstreckt, wobei die Opfergateschicht (205) ein Opfermaterial umfasst und die Öffnung (209) die abgedeckte Halbleiterfinne (210) in ein Paar von Halbleiterfinnen (210) mit Opfer-Finnenabdeckungen (211) unterteilt;ein Bilden eines Isolationsbereichs (213) und eines Opferbereichs (205') über dem Isolationsbereich (213) in der Öffnung (209), wobei der Opferbereich (205') das Opfermaterial umfasst;ein Vertiefen des Opfermaterials, um eine Vertiefung (290) zu bilden, wobei sich die Vertiefung (290) seitlich zwischen benachbarten Enden der Halbleiterfinnen (210) erstreckt und sich ferner um die oberen Abschnitte der Halbleiterfinnen (210) und der Opfer-Finnenabdeckungen (211) auf den Halbleiterfinnen (210) wickelt;ein Füllen der Vertiefung (290) mit einem dielektrischen Abstandshaltermaterial, um einen Abstandshalter (214) zu bilden;ein Entfernen des Opfermaterials; undein Verwenden des Abstandshalters (214) als einer Maske zur gleichzeitigen Bildung von Gates (218) und einer Gateerweiterung (220), wobei die Gates (218) seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen (210) angeordnet sind und sich die Gateerweiterung (220) innerhalb eines Raums befindet, der sich über dem Isolationsbereich (213) befindet und der sich seitlich zwischen und in direktem Kontakt zu den benachbarten Enden der Halbleiterfinnen (210) und Gates (218) erstreckt.

Description

  • HINTERGRUND
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft vertikale Feldeffekttransistoren (VFETs) und, insbesondere, ein Verfahren zum Bilden von mehreren VFETs mit selbstausgerichteten Gates und Gateerweiterungen und die sich ergebende integrierte Schaltungs (IC) -Struktur.
  • Beschreibung des Stands der Technik
  • Entscheidungen bezüglich des Designs einer integrierten Schaltung (IC) gehen häufig auf die Skalierbarkeit einer Vorrichtung, Vorrichtungsdichte, das Leistungsvermögen einer Vorrichtung und die Herstellungseffizienz und -kosten zurück. Zum Beispiel können IC-Designs nicht-planare Feldeffekttransistor (FET) -Strukturen bilden, da nicht-planare FETs gegenüber ebenen FETs auf einem Chip weniger Fläche verbrauchen. Zusätzlich zeigen nicht-planare FETs einen mehrdimensionalen Feldeffekt im Vergleich zu einem eindimensionalen Feldeffekt, den planare FETs zeigen. Demzufolge erfolgt in nicht-planaren FETs eine bessere Steuerung des Kanalgebiets durch das Gate. Beispielhafte nicht-planare FETs umfassen z. B. Finnenartige Standard FETs (FINFETs) und vertikale Finnenartige FETs (VFETs). Ein FINFET ist ein nicht-planarer FET, der eine Halbleiterfinne (insbesondere einen relativ großen und dünnen rechteckigen Halbleiterkörper) und innerhalb der Halbleiterfinne einen Kanalbereich bildet, der seitlich zwischen Source/Drain-Bereichen angeordnet ist. An der oberseitigen Oberfläche und gegenüberliegenden Seitenwänden der Halbleiterfinne am Kanalbereich ist ein Gate angeordnet. Ein VFET ist ein nicht-planarer FET, der auch eine Halbleiterfinne (insbesondere einen relativ großen und dünnen rechteckigen Halbleiterkörper) bildet. In diesem Fall sind die FET-Komponenten vertikal auf einem Substrat und nicht Seite an Seite über einem Substrat gestapelt, um eine größere Vorrichtungsdichte (insbesondere größere Anzahl von Vorrichtungen innerhalb einer gegebenen Fläche) zu erlauben. Insbesondere umfasst ein VFET typischerweise einen unteren Source/Drain-Bereich in einem Substrat, eine Halbleiterfinne, die sich von dem unteren Source/Drain-Bereich nach oben erstreckt, und einen oberen Source/Drain-Bereich, der auf der oberseitigen Oberfläche der Halbleiterfinne epitaktisch aufgewachsen ist. Die Halbleiterfinne, die als der Kanalbereich dient und von dem unteren Source/Drain-Bereich und dem oberen Drain/Source-Bereich durch untere und obere Abstandshalterschichten entsprechend elektrisch isoliert ist, ist seitlich durch ein Gate (z. B. ein Metallgate) umgeben. Leider kann es schwierig sein, die oben genannten nicht-planaren FETs ohne Verletzung von Designregeln und/oder einem Risiko der Bildung von Defekten (z. B. Kurzschlüssen) zu bilden, da die Vorrichtungsdichte (insbesondere die Anzahl von Vorrichtungen pro Flächeneinheit), die im IC-Design gebildet werden, weiterhin erhöht wird.
  • Bekannt ist dabei aus US 2015 / 0 318 290 A1 eine Speichervorrichtung und ein Verfahren zu deren Herstellung, welche Speicherzellen in einer vertikalen gate-all-around Konfiguration enthält. US 2012 / 0 319 201 A1 zeigt Halbleitervorrichtungen mit vertikalen und nicht-vertikalen Transistoren und ein Verfahren zu deren Herstellung.
  • ZUSAMMENFASSUNG
  • Angesichts des Obigen werden hierin Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung (IC) beschrieben, die mehrere vertikale Feldeffekttransistoren (VFETs) bildet (z. B. in einer VFET-Anordnung). In dem Verfahren werden selbstausgerichtete Gates für jedes Paar von VFETs und eine selbstausgerichtete Gateerweiterung zum Kontaktieren dieser selbstausgerichteten Gates im Wesentlichen gleichzeitig gebildet. Die sich ergebenden Gates wickeln sich um ein Paar von Halbleiterfinnen, die in einer Ausrichtung angeordnet sind, in der sie Ende an Ende ausgerichtet sind, und die sich ergebenden Gateerweiterungen füllen den Raum zwischen den benachbarten Enden der Halbleiterfinnen. Durch die Bildung von selbstausgerichteten Gates und einer selbstausgerichteten Gateerweiterung für jedes Paar von VFETs vermeidet das Verfahren einen Bedarf an lithografisch strukturierten Erweiterungsschnittisolationsbereichen zwischen benachbarten Paaren von VFETs in einer VFET-Anordnung. Demzufolge ermöglicht das Verfahren, dass VFET-Anordnungsdesigns mit einem verringerten Finnenabstand (z. B. 36 nm oder weniger) umgesetzt werden, ohne Defekte aufgrund von z. B. Überlagerungsfehlern hervorzurufen. Gemäß der Beschreibung hierin werden integrierte Schaltungs (IC) -Strukturen gemäß den beschriebenen Verfahrensausführungsformen gebildet.
  • Genauer wird eine Ausführungsform eines Verfahrens zum Bilden einer integrierten Schaltung (IC) beschrieben, die wenigstens ein Paar von vertikalen Feldeffekttransistoren (VFETs) umfasst. In dieser Ausführungsform wird eine Öffnung gebildet, so dass sie sich im Wesentlichen vertikal durch eine konforme Opfergateschicht und durch eine abgedeckte Halbleiterfinne und in ein Substrat erstreckt und sie dadurch die abgedeckte Halbleiterfinne in ein Paar aus Halbleiterfinnen mit Opfer-Finnenabdeckungen unterteilt. Am Boden der Öffnung wird ein Isolationsbereich gebildet und über dem Isolationsbereich wird ein Opferbereich gebildet, der aus dem gleichen Opfermaterial gebildet ist, wie die Opfergateschicht. Das Opfermaterial der Opfergateschicht und des Opferbereichs wird dann vertieft (insbesondere zurückgeätzt), um eine Vertiefung zu bilden. Die Vertiefung wickelt sich um den oberen Abschnitt der Halbleiterfinnen und der Opfer-Finnenabdeckungen auf diesen Halbleiterfinnen und erstreckt sich ferner seitlich zwischen benachbarten Enden der Halbleiterfinnen. Diese Vertiefung wird dann mit einem dielektrischen Abstandshaltermaterial gefüllt, um einen oberen dielektrischen Abstandshalter zu bilden.
  • Während der nachfolgenden Bearbeitung wird das verbleibende Opfermaterial selektiv entfernt und der obere dielektrische Abstandshalter wird während der Bildung der Gates und Gateerweiterungen als Maske verwendet. Bei gegebener Position der verschiedenen Abschnitte des oberen dielektrischen Abstandshalters relativ zu den Halbleiterfinnen sind die sich ergebenden selbstausgerichteten Gates seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen angeordnet und die sich ergebende selbstausgerichtete Gateerweiterung verbleibt innerhalb eines Raums, der sich über dem Isolationsbereich befindet und der sich seitlich zwischen und in direktem Kontakt zu den benachbarten Enden der Halbleiterfinnen und der Gates erstreckt. Nachfolgend kann ein dielektrisches Zwischenschichtmaterial (interlayerdielectric, ILD) abgeschieden werden, um die selbstausgerichteten Gates und die selbstausgerichtete Gateerweiterung des Paares von VFETs der selbstausgerichteten Gates und eine selbstausgerichtete Gateerweiterung von jedem Paar von VFETs, das auf dem Substrat gebildet ist, zu isolieren.
  • Es wird auch eine Ausführungsform eines Verfahrens zum Bilden einer integrierten Schaltungs (IC) -Struktur offenbart, die mehrere Paare von vertikalen Feldeffekttransistoren (VFETs) umfasst. In dieser Ausführungsform können Öffnungen gebildet werden, sodass sie sich durch eine konforme Opfergateschicht erstrecken, die mehrere abgedeckte Halbleiterfinnen bedeckt, wobei sich jede Öffnung ferner durch einen der abgedeckten Halbleiterfinnen unter der Opfergateschicht und in ein Substrat erstreckt. Demzufolge teilen die Öffnungen jeweils die abgedeckten Halbleiterfinnen in ein Paar von Halbleiterfinnen mit Opfer-Finnenabdeckungen. In den Öffnungen können Isolations- und Opferbereiche gebildet werden. Insbesondere wird ein Isolationsbereich innerhalb jeder Öffnung am Boden der Öffnung gebildet und es wird ein Opferbereich, der aus dem gleichen Opfermaterial gebildet ist, wie die Opfergateschicht, über dem Isolationsbereich gebildet. Das Opfermaterial der Opfergateschicht und die Opferbereiche können dann vertieft (z. B. zurückgeätzt) werden, um Vertiefungen zu bilden. Jede Vertiefung erstreckt sich seitlich zwischen benachbarten Enden der Halbleiterfinnen in einem entsprechenden Paar von Halbleiterfinnen und wickelt sich um die oberen Abschnitte der Halbleiterfinnen in dem entsprechenden Paar und der Opfer-Finnenabdeckungen auf diesen Halbleiterfinnen. Die Vertiefungen können dann mit einem dielektrischen Abstandshaltermaterial zur Bildung von oberen dielektrischen Abstandshaltern entsprechend gefüllt werden.
  • Während der nachfolgenden Bearbeitung wird das verbleibende Opfermaterial selektiv entfernt und die oberen dielektrischen Abstandshalter können bei der Bildung von Gates und Gateerweiterungen als Masken verwendet werden. Angesichts der Position der verschiedenen Abschnitte von jedem oberen dielektrischen Abstandshalter relativ zu den Halbleiterfinnen in dem entsprechenden Paar von Halbleiterfinnen sind die sich ergebenen selbstausgerichteten Gates seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen in dem entsprechenden Paar angeordnet und die sich ergebende selbstausgerichtete Gateerweiterung ist innerhalb eines Raums angeordnet, der sich über dem Isolationsbereich befindet und der sich seitlich zwischen und in direktem Kontakt zu den benachbarten Enden der Halbleiterfinnen in dem entsprechenden Paar und mit den Gates auf diesen Halbleiterfinnen befindet. Anschließend wird ein dielektrisches Zwischenschichtmaterial (ILD) abgeschieden, um die selbstausgerichteten Gates und die selbstausgerichtete Gateerweiterung von jedem Paar von VFETs bezüglich der selbstausgerichteten Gates und der selbstausgerichteten Gateerweiterung von jedem Paar von VFETs elektrisch zu isolieren.
  • Außerdem wird auch wenigstens ein Erweiterungsschnittisolationsbereich gebildet. Der Erweiterungsschnittisolationsbereich wird so gebildet, dass er sich durch das ILD-Material, durch einen der oberen dielektrischen Abstandshalter und durch die Gateerweiterung zwischen einem aus dem Paar von Halbleiterfinnen (insbesondere einem ausgewählten Paar von VFETs) erstreckt, wodurch die ausgerichteten Gates des ausgewählten Paares von VFETs voneinander elektrisch isoliert werden.
  • Hierbei werden auch Ausführungsformen einer integrierten Schaltungs (IC) -Struktur beschrieben, die gemäß den oben beschriebenen Ausführungsformen der Verfahren gebildet werden. Die IC-Struktur umfasst ein Substrat und ein Paar von vertikalen Feldeffekttransistoren (VFETs) auf einem Substrat. Das Paar von VFETs umfasst ein Paar von Halbleiterfinnen. Die Halbleiterfinnen in dem Paar sind in einer Ausrichtung angeordnet, in der sie Ende an Ende ausgerichtet sind. Die Halbleiterfinnen in dem Paar erstrecken sich ferner zwischen unteren Source/Drain-Bereichen im Substrat bzw. oberen Source/Drain-Bereichen im Wesentlichen vertikal. Selbstausgerichtete Gates sind seitlich zu benachbart äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen angeordnet. Eine selbstausgerichtete Gateerweiterung ist über einem Isolationsbereich angeordnet und erstreckt sich seitlich zwischen und in direktem Kontakt zu benachbarten Enden der Halbleiterfinnen und der Gates. Die IC-Struktur umfasst ferner einen oberen dielektrischen Abstandshalter, der sich über der Gateerweiterung und auch über den Gates erstreckt, sodass er sich um die oberen Source/Drain-Bereiche wickelt, wobei der jeweiligen Halbleiterfinne abgewandte Seitenwände der Abstandshalter zu der jeweiligen Halbleiterfinne abgewandten Seitenwänden der Gates und der Gateerweiterung darunter vertikal ausgerichtet sind. Optional kann die IC-Struktur ferner ein zweites Paar von VFETs auf dem Substrat umfassen. Das zweite Paar von VFETs kann parallel und benachbart zu dem Paar von VFETs angeordnet sein, das oben (z. B. als Teil einer VFET-Anordnung) beschrieben ist. Jedes Paar von VFETs kann in der gleichen Weise ausgebildet sein. Demzufolge kann das zweite Paar von VFETs ein zweites Paar von Halbleiterfinnen, zweite selbstausgerichtete Gates und eine zweite selbstausgerichtete Gateerweiterung umfassen. Die selbstausgerichteten Gates und die Gateerweiterung von einem des Paares von VFETs kann bezüglich den selbstausgerichteten Gates von jedem anderen Paar von VFETs durch ein dielektrisches Zwischenschichtmaterial (interlayer dielectric material, ILD) elektrisch isoliert sein.
  • Figurenliste
  • Die vorliegende Erfindung geht aus der folgenden detaillierten Beschreibung mit Bezug auf die Figuren klarer hervor, die nicht unbedingt maßstabsgetreu sind und in denen:
    • 1 ein Flussdiagramm zeigt, das Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung (IC) darstellt, das wenigstens ein Paar von vertikalen Feldeffekttransistoren (VFETs) bildet;
    • 2A eine oberseitige Ansicht darstellt und 2B-2D unterschiedliche Querschnittansichten zeigt, die eine teilweise fertiggestellte IC-Struktur zeigen, die gemäß dem Flussdiagramm in 1 gebildet wird;
    • 3A-3C unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur darstellen, die gemäß dem Flussdiagramm in 1 gebildet wird;
    • 4A eine Aufsichtsansicht und die 4B-4D unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur zeigen, die gemäß dem Flussdiagramm aus 1 gebildet wird;
    • 5A-5B unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur zeigen, die gemäß dem Flussdiagramm aus 1 gebildet wird;
    • 6A eine Aufsichtsansicht und die 6B-6D unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur darstellen, die gemäß dem Flussidagramm aus 1 entsprechend gebildet wird;
    • 7A-7C unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur darstellen, die gemäß dem Flussdiagramm aus 1 gebildet wird;
    • 8A eine Aufsichtsansicht und die 8B-8D unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur darstellen, die gemäß dem Flussdiagramm aus 1 gebildet wird;
    • 9A-9C unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur darstellen, die gemäß dem Flussdiagramm aus 1 gebildet wird;
    • 10A-10C unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur darstellen, die gemäß dem Flussdiagramm aus 1 gebildet wird;
    • 11A-11C unterschiedliche Querschnittansichten darstellen, die eine teilweise fertiggestellte IC-Struktur zeigen, die gemäß dem Flussdiagramm aus 1 gebildet wird;
    • 12A-12C unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur darstellen, die gemäß dem Flussdiagramm aus 1 gebildet wird;
    • 13A-13D unterschiedliche Querschnittansichten zeigen, die eine teilweise fertiggestellte IC-Struktur darstellen, die gemäß dem Flussdiagramm aus 1 gebildet wird;
    • 14A-14D unterschiedliche Querschnittansichten darstellen, die gemäß einer Ausführungsform einer IC-Struktur zeigen, die gemäß dem Flussdiagramm aus 1 gebildet wird; und
    • 15A-15B unterschiedliche Querschnittansichten zeigen, die eine andere Ausführungsform einer IC-Struktur darstellen, die gemäß dem Flussdiagramm aus 1 gebildet wird.
  • DETAILLIERTE BESCHREIBUNG
  • Gemäß den obigen Erläuterungen kann es schwierig sein, die oben genannten nicht-planaren FETs ohne Verletzung von Designregeln und/oder einem Risiko der Bildung von Defekten (z. B. Kurzschlüssen) zu bilden, da die Vorrichtungsdichte (insbesondere Anzahl von Vorrichtungen pro Einheitsfläche) fortgehend zu erhöhen ist, die in IC-Designspezifizierungen gebildet werden. Zum Beispiel kann ein IC-Design eine Anordnung aus vertikalen Feldeffekttransistoren (VFETs) umfassen, die eine Reihe von VFETs vom P-Typ neben einer Reihe von VFETs vom N-Typ bilden. Mit jeder neuen Designgeneration wird der spezielle Abstand zwischen Finnen verringert, um die VFET-Dichte innerhalb einer jeden Reihe in der Anordnung zu erhöhen, und die Verringerung im Abstand zwischen Finnen erfordert eine entsprechende Verringerung im Zwischengateabstand, um eine parasitäre Kapazität zu minimieren. Durch die Bildung von selbstausgerichteten Gates kann erreicht werden, dass der Zwischengateabstand in VFETs verringert wird. Da die selbstausgerichteten Gates jedoch unter oberen Source/Drain-Bereichen ausgerichtet werden, ist wenigstens eine Gateerweiterung erforderlich, um eine Landungsfläche für Gatekontakte bereitzustellen. In einer beispielhaften VFET-Anordnung mit VFETs mit selbstausgerichteten Gates, kann eine Gateerweiterung gebildet werden, sodass sie zu zwei Reihen von VFETs parallel ist und dazwischen liegt, und sie kann ferner gebildet werden, sodass sie mit den selbstausgerichteten Gates der VFETs vom P-Typ auf einer Seite und den selbstausgerichteten Gates von VFETs vom N-Typ auf der gegenüberliegenden Seite in Kontakt steht. Anschließend können Schnitte in der Gateerweiterung an wenigstens einer Stelle gebildet werden (z. B. lithografisch strukturiert und geätzt), und mit einem Isolationsmaterial gefüllt werden, um Erweiterungsschnittisolationsbereiche zu bilden. Die Erweiterungsschnittisolationsbereiche können einen ersten Typ umfassen, der die Breite der Gateerweiterung in einer Fläche durchsetzt, die zu einer beliebigen Halbleiterfinne versetzt ist, um die VFETs vom N-Typ und P-Typ in einem Abschnitt der Anordnung gegen VFETs vom N-Typ und P-Typ in einem anderen Abschnitt elektrisch zu isolieren (z. B. zur elektrischen Isolierung eines Paares von VFETs vom N-Typ und P-Typ, die mit der Gateerweiterung gegenüber einander elektrisch verbunden sind, bezüglich anderer VFETs in der Anordnung). Die Erweiterungsschnittisolationsbereiche können auch einen zweiten Typ umfassen, der die Breite der Gateerweiterung zwischen den selbstausgerichteten Gates eines Paares von VFETs vom N-Typ und P-Typ durchsetzt, die mit der Gateerweiterung gegenüber einander elektrisch verbunden sind, um den VFET vom P-Typ und den VFET vom N-Typ in dem Paar gegeneinander elektrisch zu isolieren. Ein gegebener Stromzustand gemäß bekannten kleinsten lithografischen Abmessungen erschwert jedoch eine weitere Verringerung im Finnenabstand (z. B. auf 36 nm oder weniger) die Durchführung einer lithografischen Strukturierung der Schnitte für die Erweiterungsschnittisolationsbereiche und insbesondere für den ersten Typ der Erweiterungsschnittisolationsbereiche, ohne zu Überlagerungsfehlern zu führen, die Defekte hervorrufen können.
  • Angesichts des Obigen werden hierin Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung (IC) beschrieben, die mehrere vertikale Feldeffekttransistoren (VFETs) umfasst (z. B. in einer VFET-Anordnung). In dem Verfahren werden selbstausgerichtete Gates für jedes Paar von VFETs und eine selbstausgerichteten Gateerweiterung zur Kontaktierung dieser selbstausgerichteten Gates im Wesentlichen gleichzeitig gebildet. Die sich ergebenden Gates wickeln sich um ein Paar von Halbleiterfinnen, die sich in einer Ausrichtung befinden, in der sie Ende an Ende ausgerichtet sind, und die sich ergebende Gateerweiterung füllt den Raum zwischen benachbarten Enden der Halbleiterfinnen. Durch Bildung von selbstausgerichteten Gates und einer selbstausgerichteten Gateerweiterung für jedes Paar von VFETs vermeidet das Verfahren eine lithografische Strukturierung von Erweiterungsschnittisolationsbereichen zwischen benachbarten Paaren von VFETs in einer VFET-Anordnung. Demzufolge ermöglicht das Verfahren eine Umsetzung eines VFET-Anordnungsdesigns mit einem gerringeren Finnenabstand (z. B. 36 nm oder weniger), ohne Defekte hervorzurufen, die z. B. durch Überlagerungsfehler bewirkt werden. Gemäß der Beschreibung hierin werden integrierte Schaltungs (IC) -Strukturen gemäß den beschriebenen Ausführungsformen der Verfahren gebildet.
  • Insbesondere werden Ausführungsformen eines Verfahrens zum Bilden einer integrierten Schaltung (IC) mit Bezug auf das Flussdiagramm aus 1 beschrieben, wobei die integrierte Schaltung wenigstens ein Paar von vertikalen Feldeffekttransistoren (VFETs) bildet (z. B. in einer VFET-Anordnung).
  • Das Verfahren kann ein Bereitstellen eines Substrats 201 (siehe Prozess 102) umfassen. Das Substrat 201 kann ein Halbleiter-Bulk-Substrat (z. B. ein Silizium-Bulk-Substrat) sein, wie in den 2A-2D dargestellt ist. Alternativ kann das Substrat 201 eine Halbleiterschicht über einer Isolatorschicht eines Halbleiter-auf-Isolator-Wafers darstellen (z. B. eine Siliziumschicht über einer vergrabenen Oxidschicht eines Silizium-auf-Isolator (SOI) -Wafers).
  • Auf dem Halbleitersubstrat 201 kann wenigstens eine abgedeckte Halbleiterfinne gebildet werden (vgl. Prozess 104). Hinsichtlich dieser Beschreibung bezeichnet eine Halbleiterfinne einen länglichen, relativ großen und dünnen, im Wesentlichen rechteckigen Halbleiterkörper. Eine abgedeckte Halbleiterfinne bezeichnet eine Halbleiterfinne, die mit einer dielektrischen Finnenabdeckung bedeckt ist (z. B. eine Finnenabdeckung aus Siliziumnitrid). Abgedeckte Halbleiterfinnen können strukturiert und in den oberen Abschnitt des Halbleitersubstrats geätzt werden. Techniken zum Strukturieren von abgedeckten Halbleiterfinnen (z. B. bekannte lithografische Strukturierungstechniken, Seitenwandbildübertragungsstrukturierungstechniken usw.) sind im Stand der Technik bekannt und demzufolge werden aufgrund einer prägnanten Beschreibung keine Details dieser Techniken in der Beschreibung angegeben. Zu Darstellungszwecken sind drei Halbleiterfinnen 210-1, 210-2 und 210-3 mit dielektrischen Opfer-finnenabdeckungen 211-1, 211-2 und 211-3 entsprechend in den 2A-2D dargestellt und das Verfahren wird unten mit Bezug auf die Bildung der drei Paare von VFETs unter Verwendung dieser drei abgedeckten Halbleiterfinnen beschrieben. Die Figuren sind jedoch nicht beschränkend und alternativ kann eine beliebige Anzahl von abgedeckten Halbleiterfinnen gebildet und zur Bildung von wenigstens einem entsprechenden Paar von VFETs verwendet werden.
  • Zusätzlich kann ein Paar von unteren Source/Drain-Bereichen für jedes Paar von VFETs entweder vor oder nach der Bildung der wenigstens einen abgedeckten Halbleiterfinne gebildet werden. Jedes Paar von unteren Source/Drain-Bereichen befindet sich im Substrat unter unterschiedlichen Hälften einer abgedeckten Halbleiterfinne. Die VFETs in jedem Paar von VFETs können gebildet werden, sodass sie den gleichen Leitfähigkeitstyp aufweisen. Typischerweise werden jedoch die VFETs in jedem Paar von VFETs gebildet, sodass sie unterschiedliche Leitfähigkeitstypen aufweisen. Insbesondere wird jedes Paar von VFETs gebildet, sodass es einen VFET vom P-Typ und einen VFET vom N-Typ umfasst. In diesem Fall umfasst jedes Paar aus unteren Source/Drain-Bereichen unter einer abgedeckten Halbleiterfinne einen unteren Source/Drain-Bereich vom P+-Typ für einen VFET vom P-Typ, der unter einer Hälfte der abgedeckten Halbleiterfinne ausgerichtet ist, und einen unteren Source/Drain-Bereich vom N+-Typ für einen VFET vom N-Typ unter einer anderen Hälfte der gleichen abgedeckten Halbleiterfinne. Die unteren Halbleiterfinnen könnten z. B. als Dotierstoffimplantationsbereiche, dotierte epitaktische Halbleiterbereiche usw. gebildet werden. Zur Bildung dieser unteren Source/Drain-Bereiche für VFETs sind verschiedene Techniken bekannt und demzufolge erfolgen um einer prägnanten Darstellung willen keine Details dieser Techniken. In den Figuren bezeichnen Elemente 203-1 a und b die unteren Source/Drain-Bereiche unter der ersten abgedeckten Halbleiterfinne 210-1, Elemente 203-2a und b bezeichnen die unteren Source/Drain-Bereiche unter der zweiten abgedeckten Halbleiterfinne 201_2 und Elemente 203-3a-b bezeichnen untere Source-Drain-Bereiche unter der dritten abgedeckten Halbleiterfinne 210-3.
  • In dem Substrat 201 können zusätzlich Flachgrabenisolations (STI) -Bereiche 202 parallel zu und zwischen den abgedeckte Halbleiterfinnen 210-1, 210-2, 210-3 gebildet werden, sodass die unteren Source/Drain-Bereiche unter einer abgedeckten Halbleiterfinne zu den unteren Source/Drain-Bereichen unter einer anderen abgedeckten Halbleiterfinne elektrisch isoliert sind. Im Stand der Technik sind verschiedene Techniken zur Bildung von STI-Bereichen bekannt und die Details dieser Techniken werden um einer prägnanten Darstellung willen nicht angegeben.
  • Nachfolgend kann eine untere Dielektrikumsabstandshalterschicht 204 auf der teilweise fertiggestellten Struktur abgeschieden werden, sodass die untere dielektrische Abstandshalterschicht 204 die oberseitige Oberfläche des Substrats 201 bedeckt, jedoch den unteren Abschnitt von jeder abgedeckten Halbleiterfinne 201-1, 210-2 und 210-3 lediglich seitlich umgibt. Zum Beispiel könnte die untere dielektrische Abstandshalterschicht 204 unter Verwendung eines gerichteten Abscheidungsprozesses, z. B. eines Gas-Cluster-Ionenstrahl (GCIB) -Abscheidungsprozesses oder eines high density plasma (HDP) -Abscheidungsprozesses abgeschieden werden. Alternativ könnte eine großflächige Schicht des dielektrischen Abstandshaltermaterials abgeschieden, (optional) unter Verwendung von z. B. einem chemisch-mechanischen Polier (CMP) -Prozesses poliert und vertieft werden (insbesondere zurückgeätzt). In jedem Fall bedeckt die untere dielektrische Abstandshalterschicht 204 darstellungsgemäß insbesondere freiliegende Abschnitte der unteren Source/Drain-Bereiche im Substrat und auch die STI-Bereiche 202. Die untere dielektrische Abstandshalterschicht 204 kann z. B. aus einem Dielektrikumsmaterial mit niedriger Permittivität gebildet sein. Der Fachmann erkennt, dass ein Dielektrikumsmaterial mit niedriger Permittivität ein dielektrisches Material ist, das eine Dielektrizitätskonstante aufweist, die niedriger ist als die Dielektrizitätskonstante von Siliziumdioxid und die insbesondere niedriger ist als 3,9. Ein beispielhaftes dielektrisches Abstandsmaterial mit niedriger Permittivität, das für die untere dielektrische Abstandshalterschicht 204 verwendet werden kann, stellt mit Wasserstoff versetztes Siliziumoxykarbid (Si-OCH) dar. Alternativ kann ein anderes geeignetes dielektrisches Abstandshaltermaterial mit z. B. einer Dielektrizitätskonstante im Bereich von 3-7 verwendet werden (z. B. Siliziumnitrid (SiN), mit Stickstoff dotiertes Siliziumoxykarbid (SiOCN), Siliziumborkohlenstoffnitrid (SiBCN), usw.). Die untere dielektrische Abstandshalterschicht 204 könnte in jedem Fall aus einem unterschiedlichen Dielektrikumsmaterial gebildet sein, das sich von den dielektrischen Opfer-finnenabdeckungen 211-1, 211-2 und 211-3 unterscheidet, sodass die untere dielektrische Abstandshalterschicht 204 selektiv zurückgeätzt werden kann, ohne dass auch die dielektrischen Opfer-Finnenabdeckungen 211-1, 211-2 und 211-3 entfernt werden.
  • Als Nächstes kann eine konforme Opfergateschicht 205 über den abgedeckten Halbleiterfinnen 201-1, 210-2 und 210-3 gebildet werden (vgl. Prozess 106 und 3A-3C). Zum Beispiel könnte die Opfergateschicht 205 durch Abscheiden einer dünnen konformen Schicht aus Siliziumdioxid (z. B. unter Verwendung eines Atomlagenabscheidungs (ALD) -Prozesses) und einer konformen Schicht aus amorphem Silizium (a-Si) auf der dünnen konformen Schicht aus Siliziumdioxid gebildet werden. Nachfolgend an die Bildung der Opfergateschicht 205 kann eine großflächige Schicht aus einem Opferdielektrikumsmaterial 206 abgeschieden werden und es kann ein Polierprozess (z. B. ein CMP) -Prozess durchgeführt werden, um die oberseitige Oberfläche der Opfergateschicht 205 freizulegen (vgl. Prozess 108 und 3A-3C). Das Opferdielektrikumsmaterial 206 kann z. B. Siliziumdioxid sein.
  • Über der teilweise fertiggestellten Struktur (insbesondere auf der oberseitigen Oberfläche der freiliegenden Abschnitte der Opfergateschicht 205 und der Opferdielektrikumsschicht 206) kann eine Maskenschicht 207 (z. B. eine optische Polymerisierungsschicht (OPL)) gebildet werden. Diese Maskenschicht 207 kann ferner mit einem Graben 208 lithografisch strukturiert werden, der sich durch die abgedeckten Halbleiterfinnen 201-1, 210-2 und 210-3 ungefähr an der Mittellinie erstreckt. Dann kann ein selektiver anisotroper Ätzprozess durchgeführt werden, um innerhalb des Grabens 208 Öffnungen 209-1, 209-2 und 209-3 zu bilden, die sich vertikal durch die Opfergateschicht 205 und ferner durch die abgedeckten Halbleiterfinnen 210-1, 210-2 und 210-3 und in das Substrat 201 (z. B. zu einer Tiefe an oder unter der gleichen Tiefe als die STI-Bereiche 202) erstrecken (vgl. Prozess 110 und 4A-4D). Jede Öffnung kann sich speziell durch eine der abgedeckten Halbleiterfinnen unter der Opfergateschicht 205 erstrecken, sodass die Öffnungen 209-1, 209-2 und 209-3 die abgedeckten Halbleiterfinnen 210-1, 210-2 und 210-3 in Paare von Halbleiterfinnen mit Opfer-Finnenabdeckungen unterteilen. Insbesondere wird die abgedeckte Halbleiterfinne 210-1 darstellungsgemäß in ein Paar aus Halbleiterfinnen 210-1a und b mit Opfer-Finnenabdeckungen 211-1a und b unterteilt; die abgedeckte Halbleiterfinne 210-2 wird in ein Paar aus Halbleiterfinnen 210-2a und b mit Opfer-Finnenabdeckungen 211-2a und b unterteilt; und die abgedeckte Halbleiterfinne 210-3 wird in ein Paar aus Halbleiterfinnen 210-3a und b mit Opfer-Finnenabdeckungen 211-3a und b unterteilt.
  • Nach der Bildung der Öffnungen 209-1, 209-2 und 209-3 kann ein Isolationsmaterial (z. B. Siliziumnitrid oder jedes andere geeignete Isolationsmaterial) abgeschieden und selektiv vertieft (insbesondere zurückgeätzt) werden, um Isolationsbereiche 213-1, 213-2 und 213-3 am Boden von jeder Öffnung 209-1, 209-2 und 209-3 zu bilden (vgl. Prozess 112 und 5A-5B). Demzufolge ist jeder Isolationsbereich 213-1, 213-2 und 213-3 in dem Substrat 201 und seitlich zwischen einem entsprechenden Paar von unteren Source/Drain-Bereichen 203-1a und b, 203-2a und b und 203-3a und b entsprechend angeordnet. Der Prozess des Vertiefens des Isolationsmaterials sollte insbesondere durchgeführt werden, sodass sich die oberseitigen Oberflächen der verbleibenden Isolationsbereiche an oder über der oberseitigen Oberfläche des Substrats 210 befinden (und insbesondere an oder über den oberseitigen Oberflächen der unteren Source/Drain-Bereiche). Zum Beispiel kann das Isolationsmaterial vertieft werden, sodass sich die oberseitigen Oberflächen der verbleibenden Isolationsbereiche ungefähr auf der Höhe zu der oberseitigen Oberfläche der unteren dielektrischen Abstandshalterschicht 204 erstrecken.
  • Nachfolgend können Opferbereiche 205' innerhalb der Öffnungen 209-1, 209-2 und 209-3 über den Isolationsbereichen 213-1, 213-2 und 213-3 gebildet werden (vgl. 6A-6D). Zum Beispiel kann bzw. können das gleiche bzw. die gleichen Opfergatematerial bzw. -materialien, die für die Opfergateschicht 205 verwendet werden (z. B. eine dünne konforme Siliziumdioxidschicht und eine amorphe Siliziumschicht) abgeschieden werden, um die verbleibenden Abschnitte der Öffnungen 209-1, 209-2 und 209-3 über den Isolationsbereichen 213-1, 213-2 und 213-3 zu füllen, und es kann ein Polierprozess (z. B. ein CMP-Prozess) durchgeführt werden, um das Opfermaterial über der Höhe der oberseitigen Oberfläche der Schicht des Opferdielektrikumsmaterials 206 zu entfernen, wodurch die Opferbereiche 205' gebildet werden.
  • Das Opfermaterial der Opfergateschicht 205 und der Opferbereiche 205' können vertieft werden (insbesondere zurückgeätzt werden), um Vertiefungen 290-1, 290-2, 290-3 zu bilden (vgl. Prozess 114 und 7A-7C). Darstellungsgemäß weist jede Vertiefung 290-1, 290-2, 290-3 eine Fläche auf, die sich seitlich zwischen benachbarten Enden der Halbleiterfinnen 210-1a und b, 210-2a und b, 210-3a und b in einem entsprechenden Paar von Halbleiterfinnen erstreckt. Zusätzlich weist jede Vertiefung 290-1, 290-2, 290-3 Flächen auf, die sich um die oberen Abschnitte der Halbleiterfinnen in dem entsprechenden Paar erstrecken, sowie den Opfer-Finnenabdeckungen auf diesen Halbleiterfinnen.
  • Zum Füllen der Vertiefungen 290-1, 290-2 und 290-3 kann ein dielektrisches Abstandshaltermaterial abgeschieden werden und es kann ein Polierprozess (z. B. ein CMP-Prozess) durchgeführt werden, um das dielektrische Abstandshaltermaterial über der Schicht des Opferdielektrikumsmaterials 206 zu entfernen, wodurch entsprechend obere dielektrische Abstandshalter 214-1, 214-2 und 214-3 in den Vertiefungen 290-1, 290-2, 290-3 gebildet werden (vgl. Prozess 116 und 8A-8D). Zum Beispiel kann das dielektrische Abstandshaltermaterial Siliziumkarbid oder Siliziumoxykarbid oder ein anderes geeignetes Material sein, das sich von dem Opferdielektrikumsmaterial 206 und dem dielektrischen Material der Opfer-Finnenabdeckungen 211-1a und b, 211-2a und b und 211-3a und b unterscheidet. Darstellungsgemäß kann der Polierprozess durchgeführt werden, sodass die oberseitigen Oberflächen der Opfer-Finnenabdeckungen 211-1a und b, 211-2a und b und 211-3a und b freiliegen und demzufolge, sodass sich jeder obere dielektrische Abstandshalter einen Abschnitt aufweist, der sich seitlich zwischen benachbarten Enden der oberen Abschnitte der oberen Halbleiterfinnen in einem entsprechenden Paar von Halbleiterfinnen erstreckt und sich auch Abschnitte um die oberen Abschnitte der Halbleiterfinnen in dem entsprechenden Paar wickeln, sowie den Opfer-Finnenabdeckungen auf diesen Halbleiterfinnen.
  • Nach Bildung der oberen dielektrischen Abstandshalter 214-1, 214-2 und 214-3 können Opfer-Finnenabdeckungen selektiv entfernt werden und es können obere Source/Drain-Bereiche auf der oberseitigen Oberfläche der Halbleiterfinnen und dielektrische Abdeckungen auf den oberen Source/Drain-Bereichen gebildet werden (vgl. Prozess 118 und 9A-9C). Insbesondere kann ein selektiver anisotroper Ätzprozess durchgeführt werden, um die Opfer-Finnenabdeckungen 211-1a und b, 211-2a und b und 211-3a und b von den oberseitigen Oberflächen der Halbleiterfinnen 210-1a und b, 210-2a und b und 210-3a und b darunter selektiv zu entfernen. Abhängig von den verwendeten Materialien kann der Ätzprozess zum Entfernen der Opfer-Finnenabdeckungen nicht unbedingt bezüglich den oberen dielektrischen Abstandshaltern vollständig selektiv sein. Demzufolge kann dieser Ätzprozess darstellungsgemäß auch freiliegende Ecken der oberen dielektrischen Abstandshalter 214-1, 214-2 und 214-3 zurückätzen (z. B. abrunden); jedoch sollten die unteren Abschnitte der oberen dielektrischen Abstandshalter 214-1, 214-2 und 214-3 vollständig intakt verbleiben. Dann können obere Source/Drain-Bereiche 216-1a und b, 216-2a und b, 216-3a und b auf den freiliegenden oberseitigen Oberflächen der Halbleiterfinnen 210-1a und b, 210-2a und b, 210-3a und b in den Source/Drain-Öffnungen entsprechend gebildet werden, die durch Entfernen der Opfer-Finnenabdeckungen erzeugt werden. Diese oberen Source/Drain-Bereiche 216-1 a und b, 216-2a und b, 216-3a und b können z. B. durch epitaktische Abscheidung eines in situ-dotierten Halbleitermaterials gebildet werden. Jedes Paar von VFETs wird, wie oben erläutert ist, typischerweise gebildet, sodass es einen VFET vom N-Typ und einen VFET vom P-Typ umfasst. Demzufolge umfassen die oberen Source/Drain-Bereiche über den Halbleiterfinnen in einem gegebenen Paar einen oberen Source/Drain-P+-Bereich für einen VFET vom P-Typ auf einer Halbleiterfinne und einen oberen Source/Drain-N+-Bereich für einen VFET vom N-Typ auf der anderen Halbleiterfinne. In diesem Fall könnte ein VFET-Bereich der teilweise fertiggestellten Struktur während der Bildung der oberen Source/Drain-Bereiche in dem anderen VFET-Bereich und umgekehrt maskiert werden (z. B. könnte der VFET-Bereich mit die Halbleiterfinnen 210-1b, 210-2b und 210-3b maskiert werden). Nachfolgend kann ein dielektrisches Abdeckmaterial (z. B. Siliziumnitrid oder ein anderes dielektrisches Abdeckmaterial, das von den dielektrischen Materialien der oberen dielektrischen Abstandshalter 214-1, 214-2, 214-3 und der Schicht des Opferdielektrikumsmaterials 206 unterscheidet) abgeschieden werden und es kann ein Polierprozess (z. B. ein CMP-Prozess) durchgeführt werden, um das dielektrische Abdeckmaterial oberhalb der oberseitigen Oberfläche der Schicht aus Opferdielektrikumsmaterial 206 zu entfernen, wodurch die dielektrische Abdeckungen 217-1a und b, 217-2a und b, 217-3a und b auf den oberen Source/Drain-Bereichen 216-1a und b, 216-2a und b, 216-3a und b entsprechend gebildet werden. Darstellungsgemäß umgibt jeder obere dielektrische Abstandshalter die oberen Source/Drain-Bereiche nach dem Prozess 118 auf einem entsprechenden Paar von Halbleiterfinnen, sowie die dielektrischen Abdeckungen darauf.
  • Nachfolgend an die Bildung der dielektrischen Abdeckungen kann das Opferdielektrikumsmaterial 206 selektiv entfernt werden (vgl. Prozess 120 und 10A-10C). Insbesondere kann das Opferdielektrikumsmaterial 206 über den Materialien der dielektrischen Abdeckungen 217-1a und b, 217-2a und b, 217-3a und b und der oberen dielektrischen Abstandshalter 214-1, 214-2, 214-3 selektiv geätzt werden, sodass die dielektrischen Abdeckungen 217-1a und b, 217-2a und b, 217-3a und b und die oberen dielektrischen Abstandshalter 214-1, 214-2, 214-3 intakt bleiben, wodurch die oberen Source/Drain-Bereiche 2167-1a und b, 216-2a und b, 216-3a und b geschützt werden.
  • Als Nächstes kann wenigstens ein selektiver Ätzprozess durchgeführt werden, um das verbleibende Opfermaterial der Opfergateschicht 205 und der Opferbereiche 205' zu entfernen (vgl. Prozess 122 und 11A-11C und 12A-12C). Zum Beispiel kann ein selektiver anisotroper Ätzprozess durchgeführt werden, um eine oberseitige Oberfläche der unteren dielektrischen Abstandshalterschicht 204 (vgl. 11A-11C) freizulegen, und dann kann ein selektiver isotroper Ätzprozess durchgeführt werden, um ein verbleibendes Opfermaterial von unter den oberen dielektrischen Abstandshaltern 214-1, 214-2, 214-3 zu entfernen, wodurch Kavitäten erzeugt werden, die sich um die Mittelabschnitte von jedem Paar von Halbleiterfinnen unterhalb der oberen dielektrischen Abstandshalter bilden. Insbesondere legt die sich ergebende Kavität für jedes Paar von Halbleiterfinnen 210-1a und b, 210-2a und b, 210-3a und b die vertikalen Oberflächen des Mittelbereichs der Halbleiterfinnen zwischen der unteren dielektrischen Abstandshalterschicht 204 (unten) und der oberen dielektrischen Abstandshalter 214-1, 214-2, 214-3 (oben) und auch zwischen dem Isolationsbereich 213-1, 213-2, 213-3 (unten) und dem oberen dielektrischen Abstandshalter 214-1, 214-2, 214-3 (oben) entsprechend frei.
  • Es können dann selbstausgerichtete Gates und eine selbstausgerichtete Gateerweiterung in jeder Kavität unter Verwendung des oberen dielektrischen Abstandshalters über einer Maske gebildet werden (vgl. Prozess 124 und 13A-13D). Zum Beispiel kann eine Gatedielektrikumsschicht über der teilweise fertiggestellten Struktur konform abgeschieden werden, auf der Gatedielektrikumsschicht kann ein Gateleitermaterial abgeschieden werden, um die Kavitäten zu füllen, und es kann ein selektiver anisotroper Ätzprozess unter Verwendung der oberen dielektrischen Abstandshalter als Masken durchgeführt werden, um Abschnitte der Gatedielektrikumsschicht und des Gateleitermaterials außerhalb der Kavitäten zu entfernen, sodass sich die Gatedielektrikumsschicht und das Gateleitermaterial seitlich zwischen den benachbarten Enden der Halbleiterfinnen des entsprechenden Paares innerhalb jeder Kavität unterhalb jedes oberen dielektrischen Abstandshalters erstrecken und sich auch um die Halbleiterfinnen des entsprechenden Paares wickeln. Demzufolge werden die selbstausgerichteten Gates 218-1 a und b für das erste Paar von VFETs 250-1a und b seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen 210-1a und b angeordnet und die sich ergebene selbstausgerichtete Gateerweiterung 220-1 ist innerhalb eines Raums angeordnet, der sich über dem Isolationsbereich 213-1 erstreckt und der sich seitlich zwischen und in direktem Kontakt zu benachbarten Enden der Halbleiterfinnen 210-1a und b und beider Gates 218-1a und b erstreckt. In ähnlicher Weise sind die selbstausgerichteten Gates 218-2a und b für ein zweites Paar von VFETs 250-2a und b seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen 210-2a und b angeordnet und die sich ergebene selbstausgerichtete Gateerweiterung 220-2 ist innerhalb eines Raums angeordnet, der über dem Isolationsbereich 213-2 angeordnet ist und sich seitlich zwischen und in direktem Kontakt zu benachbarten Enden der Halbleiterfinnen 210-2a und b und beider Gates 218-2a und b befindet. In ähnlicher Weise werden die selbstausgerichteten Gates 218-3a und b für ein drittes Paar von VFETs 250-3a und b seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen 210-3a und b angeordnet und die sich ergebende selbstausgerichtete Gateerweiterung 220-3 befindet sich innerhalb eines Raums, der sich über dem Isolationsbereich 213-3 befindet und der sich seitlich zwischen und in direktem Kontakt zu benachbarten Enden der Halbleiterfinnen 210-3a und b und beider Gates 218-3a und b erstreckt.
  • Die Gatedielektrikumsschicht kann z. B. aus Siliziumdioxid oder einem Gatedielektrikumsmaterial hoher Permittivität gebildet sein. Ein Gatedielektrikumsmaterial mit hoher Permittivität kann ein Dielektrikumsmaterial darstellen, das eine Dielektrizitätskonstante aufweist, die größer ist als die Dielektrikzitätskonstante von Siliziumdioxid (insbesondere größer als 3,9). Beispielhafte Dielektrikumsmaterialien hoher Permittivität umfassen, jedoch nicht beschränkend auf, Hafnium (Hf) -basierte Dielektrika (z. B. Hafniumoxid, Hafniumsiliziumoxid, Hafniumsiliziumoxynitrid, Hafniumaluminiumoxid, usw.) oder andere geeignete Dielektrika mit hoher Permittivität (z. B. Aluminiumoxid, Tantaloxid, Zirkonoxid, usw.). Das Gateleitermaterial kann z. B. aus dotiertem Polysilizium bestehen. Alternativ kann das Gateleitermaterial aus einem Austrittsarbeitsmetall oder Metallverbindungsmaterial gebildet sein, das vorab ausgewählt wird, um die optimale Gateleiteraustrittsarbeit zu erreichen, die für den Leitfähigkeitstyp der VFET vorgesehen ist. Zum Beispiel liegt die optimale Gateleiteraustrittsarbeit für VFETs vom N-Typ zwischen z. B. 3,9 eV und ungefähr 4,2 eV. Beispielhafte Metalle (und Metallverbindungen), die eine Austrittsarbeit innerhalb dieses Bereiches aufweisen, umfassen, jedoch nicht beschränkend auf, Hafnium, Zirkonium, Titan, Tantal, Aluminium und Verbindungen davon, z. B. Hafniumkohlenstoff, Zirkonkohlenstoff, Titankohlenstoff, Tantalkohlenstoff und Aluminiumkohlenstoff. Die optimale Gateleiteraustrittsarbeit für VFETs vom P-Typ liegt z. B. zwischen ungefähr 4,9 eV und ungefähr 5,2 eV. Beispielhafte Metalle (und Metallverbindungen) mit einer Austrittsarbeit innerhalb dieses Bereichs umfassen, jedoch nicht beschränkend auf, Ruthenium, Palladium, Platin, Kobalt und Nickel, sowie Metalloxide (Aluminiumkohlenstoffoxid, Aluminiumtitankohlenstoffoxid, usw.) und Metallnitride (z. B. Titannitrid, Titansiliziumnitrid, Tantalsiliziumnitrid, Titanaluminiumnitrid, Tantalaluminiumnitrid, usw.).
  • Gemäß den obigen Erläuterung wird jedes Paar von VFETs typischerweise gebildet, sodass es einen VFET vom P-Typ und einen VFET vom N-Typ umfasst. Demzufolge kann sich das Gateleitermaterial, das neben einer Halbleiterfinne in einem Paar abgeschieden wird, von dem Gateleitermaterial unterscheiden, das neben der anderen Halbleiterfinne in dem gleichen Paar abgeschieden wird. In diesem Fall könnte ein VFET-Bereich der teilweise fertiggestellten Struktur während der Abscheidung des Gateleitermaterials in dem anderen VFET-Bereich maskiert sein (z. B. könnte der VFET-Bereich mit die Halbleiterfinnen 210-1b, 210-2b und 210-3b maskiert sein) und umgekehrt. Sobald die richtigen Gateleitermaterialien abgeschieden werden, würde der selektive anisotrope Ätzprozess unter Verwendung der oberen dielektrischen Abstandshalter als Masken durchgeführt werden, um Abschnitte der Gatedielektrikumsschicht und der Gateleitermaterialien außerhalb der Kavitäten zu entfernen, wie oben erläutert wurde.
  • Nachfolgend an die Bildung der selbstausgerichteten Gates und der selbstausgerichteten Gateerweiterung für jedes Paar von VFETs kann das dielektrische Zwischenschichtmaterial (ILD) 231 abgeschieden werden, um die selbstausgerichteten Gates und die selbstausgerichtete Gateerweiterung von jedem Paar von VFETs der selbstausgerichteten Gates und der selbstausgerichteten Gateerweiterung von jedem anderen Paar von VFETs zu isolieren (vgl. Prozess 126). Das ILD-Material 231 umfasst wenigstens eine Dielektrikumsschicht. Zum Beispiel kann das ILD-Material 231 Siliziumdioxid sein. Alternativ kann das ILD-Material 231 eine dünne Schicht aus Siliziumnitrid und Siliziumdioxid auf dem Siliziumnitrid umfassen. Alternativ kann das ILD-Material 231 eine optionale Siliziumnitridschicht und Borophosphosilikatglas (BPSG) und/oder Tetraethylorthosilikat (TEOS) und/oder fluoriertes Tetraethylorthosilikat (FTEOS) und/oder usw. umfassen. Alternativ kann das ILD-Material 231 wenigstens eine Schicht aus einem geeigneten ILD-Material umfassen.
  • Nachfolgend können zusätzliche Bearbeitungen durchgeführt werden, um jedes aus dem Paar von VFETs 250-1a und b, 250-2a und b, 250-3a und b zu vervollständigen. Diese zusätzliche Bearbeitung kann umfassen, jedoch nicht beschränkend auf, die Bildung von Kontakten zu verschiedenen Komponenten dieser VFETs (vgl. Prozess 128 und 14A-14D). Insbesondere können diese Kontakte untere Source/Drain-Kontakte umfassen, die sich vertikal durch das ILD-Material 231 zu den unteren Source/Drain-Bereichen 203-1a und b, 203-2a und b, 203-3a und b erstrecken. Optional können sich die VFETs gemäß der Darstellung in 14D an einer Seite der teilweise fertiggestellten Struktur (z. B. VFETs 250-1a, 250-2a und 250-3a) einen einzelnen unteren Source/Drain-Kontakt 291a teilen und die VFETs auf der gegenüberliegenden Seite (z. B. VFETs 250-1b, 250-2b und 250-3b) können sich in ähnlicher Weise einen einzelnen unteren Source/Drain-Kontakt 291b teilen. Alternativ können die unteren Source/Drain-Bereiche von jedem der VFETs 250-1a und b, 250-2a und b, 250-3a und b einzeln kontaktiert werden (nicht dargestellt). Diese Kontakte können ferner obere Source/Drain-Kontakte 292-1 a und b, 292-2a und b, 292-3a und b umfassen, die sich vertikal durch das ILD-Material 231 und die dielektrischen Abdeckungen 217-1a und b, 217-2a und b, 217-3a und b zu den oberen Source/Drain-Bereichen 216-1a und b, 216-2a und b, 216-3a und b von jedem der VFETs 250-1a und b, 250-2a und b, 250-3a und b entsprechend erstrecken. Diese Kontakte können ferner wenigstens einen Gatekontakt darstellen (z. B. vgl. beispielhafte Gatekontakte 293-1, 293-2 und 293-3, die sich vertikal durch das ILD-Material 231 und obere dielektrische Abstandshalter 214-1, 214-2 und 214-3 zu Gateerweiterung 220-1, 220-2 und 220-3 für jedes Paar von VFETs 250-1a und b, 250-2a und b, 250-3a und b erstrecken).
  • Optional können an einem Punkt während der Bearbeitung (z. B. vor oder nach der Kontaktbildung) wenigstens ein Erweiterungsschnittisolationsbereich 235 gebildet werden (vgl. Prozess 130 und 15A-15B). Zum Beispiel kann ein Erweiterungsschnittisolationsbereich 235 in dem zweiten Paar von VFETs 250-2a und b gebildet werden. In diesem Fall kann ein Schnitt lithografisch strukturiert und geätzt werden, sodass er sich vertikal durch das ILD-Material 231 durch einen Abschnitt des Abstandshalters 214-2 und durch die Gateerweiterung 220-2 herab auf den Isolationsbereich 213-2 erstreckt. Ein zusätzliches Isolationsmaterial (z. B. Siliziumnitrid oder ein anderes geeignetes Isolationsmaterial) kann abgeschieden werden, um den Schnitt zu füllen, und es kann ein Polierprozess (z. B. ein CMP-Prozess) durchgeführt werden, um den Erweiterungsschnittisolationsbereich 235 fertigzustellen. Darstellungsgemäß kann der Erweiterungsschnittisolationsbereich 235 gebildet werden, um sich durch die Gateerweiterung 220-2 vollständig zu erstrecken und demzufolge um die Gates 218-2a und b auf jeder Seite der Gateerweiterung 220-2 voneinander elektrisch zu isolieren. In diesem Fall kann die Gateerweiterung 220-2 ohne Kontakt verbleiben (insbesondere würde der Gatekontakt 293-2, der in den 14A-14D dargestellt ist, nicht gebildet werden).
  • Gemäß der Beschreibung hierin werden Ausführungsformen einer integrierten Schaltungs (IC) -Struktur gemäß den oben beschriebenen Ausführungsformen des Verfahrens gebildet (z. B. vgl. die Ausführungsform 200, die in den 14A-14D dargestellt ist und die Ausführungsform 200', die in den 15A-15B dargestellt ist). Die IC-Struktur 200, 200' kann ein Substrat 201 umfassen. Das Substrat 201 kann ein Halbleiter-Bulk-Substrat (z. B. ein Silizium-Bulk-Substrat) sein, wie dargestellt ist. Alternativ kann das Substrat 201 eine Halbleiterschicht über einer Isolatorschicht eines Halbleiter-auf-Isolator-Wafers (z. B. eine Siliziumschicht über einer vergrabenen Oxidschicht eines Silizium-auf-Isolator (SOI) -Wafers sein).
  • Die IC-Struktur 200, 200' kann ferner wenigstens ein Paar von vertikalen Feldeffekttransistoren (VFETs) auf dem Substrat 201 umfassen. Zu Darstellungszwecken sind in den Figuren drei Paare aus VFETs 250-1a und b, 250-2a und b und 250-3a und b dargestellt. Es Die IC-Struktur 200, 200' könnte jedoch eine beliebige Anzahl an wenigstens einem Paar von VFETs umfassen. Die VFETs in jedem Paar von VFETs können gebildet werden, sodass sie den gleichen Leitfähigkeitstyp aufweisen. Typischerweise werden jedoch die VFETs in jedem Paar von VFETs gebildet, sodass sie unterschiedliche Leitfähigkeitstypen aufweisen.
  • In jedem Fall kann jedes Paar aus VFETs 250-1a und b, 250-2a und b und 250-3a und b ein Paar aus Halbleiterfinnen 210-1a und b, 210-2a und b und 210-3a und b umfassen und die Halbleiterfinnen in jedem Paar können in einer Ausrichtung angeordnet sein, in der sie Ende an Ende ausgerichtet sind. Zu Beschreibungszwecken bezeichnet eine Halbleiterfinne einen länglichen, relativ großen und dünnen, im Wesentlichen rechteckigen Halbleiterkörper. Die Halbleiterfinne kann z. B. eine Siliziumfinne sein, die in einem oberen Abschnitt eines Siliziumsubstrats gebildet ist.
  • Jedes Paar von VFETs 250-1a und b, 250-2a und b und 250-3a und b kann ferner entsprechend Paare von unteren Source/Drain-Bereichen 203-1 a und b, 203-2a und b und 203-3a und b im Substrat 201 und Paare von oberen Source/Drain-Bereichen 216-1a und b, 216-2a und b und 216-3a und b über den Paaren von unteren Source/Drain-Bereichen umfassen. Die Halbleiterfinnen 210-1a und b können sich entsprechend im Wesentlichen vertikal zwischen den unteren Source/Drain-Bereichen 203-1a und 203-1b und den oberen Source/Drain-Bereichen 216-1a und 216-1b erstrecken. Die Halbleiterfinnen 210-2a und b können sich im Wesentlichen vertikal zwischen den unteren Source/Drain-Bereichen 203-2a und 203-2b und den oberen Source/Drain-Bereichen 216-2a und 216-2b erstrecken. Die Halbleiterfinnen 210-3a und b können sich im Wesentlichen vertikal zwischen den unteren Source/Drain-Bereichen 203-3a und 203-3b und den oberen Source/Drain-Bereichen 216-3a und 216-3b erstrecken. Die Ausführungsformen des Verfahrens, die oben erläutert sind, stellen eine ausführlichere Information hinsichtlich der Leitfähigkeitstypen der Source/Drain-Bereiche bereit.
  • Jedes Paar von VFETs 250-1a und b, 250-2a und b und 250-3a und b kann ferner die elektrischen Abdeckungen 217-1a und b, 217-2a und b und 217-3a und b auf den Oberseiten der oberen Source/Drain-Bereiche 216-1a und b, 216-2a und b und 216-3a und b entsprechend umfassen.
  • Jedes Paar von VFETs 250-1a und b, 250-2a und b und 250-3a und b kann ferner entsprechend selbstausgerichtete Gates 218-1a und b, 218-2a und b und 218-3a und b und eine selbstausgerichtete Gateerweiterung 220-1, 220-2, 220-3 umfassen. Insbesondere kann das Paar von VFETs 250-1a und b selbstausgerichtete Gates 218-1a und b und selbstausgerichtete Gateerweiterung 220-1 umfassen. Die selbstausgerichteten Gates 218-1a und 1b können seitlich neben den äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen 210-1a und b seitlich angeordnet und von den unteren Source/Drain-Bereichen 203-1a und b durch eine untere dielektrische Abstandshalterschicht 204 entsprechend elektrisch isoliert sein. Die selbstausgerichtete Gateerweiterung 220-1 kann sich über einem Isolationsbereich 213-1 befinden und sich seitlich zwischen und im direkten Kontakt zu benachbarten Enden der Halbleiterfinnen 210-1a und b und den Gates 218-1a und b erstrecken. Das Paar von VFETs 250-2a und b kann selbstausgerichtete Gates 218-2a und b und eine selbstausgerichtete Gateerweiterung 220-2 umfassen. Die selbstausgerichteten Gates 218-2a und b können seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen 210-2a und b angeordnet sein und zu den unteren Source/Drain-Bereichen 203-2a und b durch die untere dielektrische Abstandshalterschicht 204 entsprechend elektrisch isoliert sein. Die selbstausgerichtete Gateerweiterung 220-2 kann sich über einem Isolationsbereich 213-2 befinden und sich seitlich zwischen und in direktem Kontakt zu benachbarten Enden der Halbleiterfinnen 210-2a und b und der Gates 218-2a und b erstrecken. Das Paar von VFETs 250-3a und b kann selbstausgerichtete Gates 218-3a und b und eine selbstausgerichtete Gateerweiterung 220-3 umfassen. Die selbstausgerichteten Gates 218-3a und b können seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen 210-3a und b angeordnet und zu den unteren Source/Drain-Bereichen 203-3a und b durch die untere dielektrische Abstandshalterschicht 204 entsprechend elektrisch isoliert sein. Die selbstausgerichtete Gateerweiterung 220-3 kann sich über einem Isolationsbereich 213-3 befinden und sich seitlich zwischen und in direktem Kontakt zu benachbarten Enden der Halbleiterfinnen 210-3a und b und mit den Gates 218-3a und b erstrecken. Die Ausführungsformen der Verfahren gemäß obiger Beschreibung stellen eine ausführlichere Information hinsichtlich der Gateleitermaterialien und des Materials der unteren dielektrischen Abstandshalterschicht bereit, die in jedem VFET gebildet werden können.
  • Jedes Paar von VFETs 250-1a und b, 250-2a und b und 250-3a und b kann ferner einen oberen dielektrischen Abstandshalter 214-1, 214-2 und 214-3 entsprechend umfassen. Insbesondere kann das Paar von VFETs 250-1a und b einen oberen dielektrischen Abstandshalter 214-1 umfassen, der einen Abschnitt aufweist, der über der selbstausgerichteten Gateerweiterung 220-1 ausgerichtet ist und auch Abschnitte über den selbstausgerichteten Gates 218-1a und b aufweist und sich um die oberen Source/Drain-Bereiche 216-1a und b, sowie die dielektrischen Abdeckungen auf den oberen Source/Drain-Bereichen wickelt. Das Paar von VFETs 250-2a und b kann einen oberen dielektrischen Abstandshalter 214-2 umfassen, der einen Abschnitt aufweist, der über der selbstausgerichteten Gateerweiterung 220-2 ausgerichtet ist und auch Abschnitte über den selbstausgerichteten Gates 218-2a und b aufweist und sich um den oberen Source/Drain-Bereiche 216-2a und b wickelt, sowie die dielektrischen Abdeckungen auf diesen oberen Source/Drain-Bereichen. Das Paar von VFETs 250-3a und b kann einen oberen dielektrischen Abstandshalter 214-3 umfassen, der einen oberen Abschnitt aufweist, der über der selbstausgerichteten Gateerweiterung 220-3 angeordnet ist und auch Abschnitte über den selbstausgerichteten Gates 218-3a und b aufweist und sich um die oberen Source/Drain-Bereiche 216-3a und b wickelt, sowie die dielektrischen Abdeckungen auf diesen oberen Source/Drain-Bereichen.
  • Die IC-Struktur 200, 200' kann ferner ein dielektrisches Zwischenschichtmaterial (ILD) 231 umfassen, das die Paare von VFETs 250-1a und b, 250-2a und b und 250-3a und b abdeckt, umwickelt und sich dazwischen erstreckt. Demzufolge isoliert das ILD-Material 231 die selbstausgerichteten Gates und die selbstausgerichtete Gateerweiterung von jedem Paar von VFETs der selbstausgerichteten Gates und der selbstausgerichteten Gateerweiterung jedes anderen Paares von VFETs elektrisch. Das ILD-Material 231 umfasst wenigstens eine Dielektrikumsschicht. Zum Beispiel kann das ILD-Material 231 Siliziumdioxid darstellen. Alternativ kann das ILD-Material 231 eine dünne Schicht aus Siliziumnitrid und Siliziumdioxid auf dem Siliziumnitrid umfassen. Alternativ kann das ILD-Material 231 eine optionale Siliziumnitridschicht und Borophosphosilikatglas (BPSG), Tetraethylorthosilikat (TEOS), fluoriniertes Tetraethylorthosilikat (FTEOS), usw. umfassen. Alternativ kann das ILD-Material 231 wenigstens eine Schicht aus einem geeigneten ILD-Material umfassen.
  • Die IC-Strukturen 200, 200' können ferner Kontakte zu den verschiedenen Komponenten der Paare von VFETs umfassen. Zum Beispiel können diese Kontakte untere Source/Drain-Kontakte umfassen, die sich vertikal durch das ILD-Material 231 zu den unteren Source/Drain-Bereichen 203-1 a und b, 203-2a und b, 203-3a und b erstrecken. Optional, wie in den 14D und 15B dargestellt ist, teilen sich die VFETs 250-1a, 250-2a und 250-3a einen einzelnen unteren Source/Drain-Kontakt 291a und die VFETs 250-1b, 250-2b und 250-3b können in ähnlicher Weise einen unteren einzelnen Source/Drain-Kontakt 291b teilen. Alternativ können die unteren Source/Drain-Bereiche von jedem VFETs 250-1a und b, 250-2a und b, 250-3a und b einzeln kontaktiert werden (nicht dargestellt). Die Kontakte können ferner obere Source/Drain-Kontakte 292-1a und b, 292-2a und b, 292-3a und b umfassen, die sich vertikal durch das ILD-Material 231 und die dielektrischen Abdeckungen 217-1a und b, 217-2a und b, 217-3a und b zu den oberen Source/Drain-Bereichen 216-1a und b, 216-2a und b, 216-3a und b von jedem der VFETs 250-1a und b, 250-2a und b, 250-3a und b entsprechend erstrecken. Diese Kontakte können ferner Gatekontakte sein. Zum Beispiel, vgl. 14A-14D und die beispielhaften Gatekontakte 293-1, 293-2 und 293-3, die sich vertikal durch das ILD-Material 231 und die oberen dielektrischen Abstandshalter 214-1, 214-2 und 214-3 zu Gateerweiterungen 220-1, 220-2 und 220-3 entsprechend für jedes Paar von VFETs 250-1a und b, 250-2a und b, 250-3a und b erstrecken.
  • Optional kann die offenbarte IC-Struktur 200' ferner wenigstens einen Erweiterungsschnittisolationsbereich 235 umfassen, wie in den 15A-15B dargestellt ist. Das Paar von VFETs 250-2a kann einen Erweiterungsschnittisolationsbereich umfassen, der sich vertikal durch das ILD-Material 231, durch einen Abschnitt des Abstandshalters 214-2 und durch die Gateerweiterung 220-2 herab auf den Isolationsbereich 213-2 erstreckt. Dieser Erweiterungsschnittisolationsbereich 235 kann als ein Schnitt gebildet sein, der lithografisch strukturiert und geätzt und dann mit einem zusätzlichen Isolationsmaterial gefüllt wird (z. B. Siliziumnitrid oder einem anderen geeigneten Isolationsmaterial). Gemäß der Darstellung kann der Erweiterungsschnittisolationsbereich 235 gebildet werden, sodass er sich vollständig durch die Gateerweiterung 220-2 erstreckt und demzufolge die Gates 218-2a und b an jeder Seite der Gateerweiterung 220-2 voneinander elektrisch isoliert. In diesem Fall kann die Gateerweiterung 220-2 nicht kontaktiert verbleiben (insbesondere wäre der Gatekontakt 293-2, der in den 14A-14D dargestellt ist, nicht vorhanden).
  • In den oben beschriebenen Verfahren und der oben beschriebenen Struktur können unterschiedliche Dotierstoffe verwendet werden, um die gewünschten Leitfähigkeitstypen in den S/D-Bereichen von jedem VFET zu erreichen. Die Dotierstoffe können abhängig von den unterschiedlichen Halbleitermaterialien variieren, die verwendet werden. Zum Beispiel wird ein Silizium-basierendes Halbleitermaterial, das eine Leitfähigkeit vom N-Typ aufweist, typischerweise mit einem Dotierstoff vom N-Typ dotiert (z. B. einen Dotierstoff der Gruppe V, z. B. Arsen (As), Phosphor (P) oder Antimon (Sb)), wohingegen ein Silizium-basierendes Halbleitermaterial, das eine Leitfähigkeit vom P-Typ aufweist, typischerweise mit einem Dotierstoff vom P-Typ dotiert wird (z. B. einem Dotierstoff der Gruppe III, z. B. Bor (B) oder Indium (In)). Typischerweise wird ein Halbleitermaterial auf der Basis von Galliumnitrid (GaN) mit einer Leitfähigkeit vom P-Typ typischerweise mit Magnesium (Mg) dotiert, wohingegen ein Halbleitermaterial, basierend auf Galliumnitrid (GaN), das eine Leitfähigkeit vom N-Typ aufweist, typischerweise mit Silizium (Si) dotiert wird. Zusätzlich hängen unterschiedliche Leitfähigkeitsebenen von den relativen Konzentrationsniveaus der Dotierstoffe ab.
  • Die hierin verwendete Terminologie diente zum Zwecke der Beschreibung der beschriebenen Strukturen und Verfahren. Die Einzahlformen „eine“, „einer“, und „der, die, das“ sollen die Mehrzahlformen auch umfassen, sofern der Kontext dies nicht klar anders anzeigt. Die Ausdrücke „umfassen“, „umfassend“, „einschließlich“ und/oder „einschließend“ spezifizieren darüber hinaus die Gegenwart der genannten Merkmale, ganzen Zahlen, Schritte, Operationen, Elemente und/oder Komponenten, schließen jedoch die Gegenwart oder den Zusatz von wenigstens einem anderen Merkmal, einer anderen ganzen Zahl, Schritt, Operation, Element, Komponente und/oder Gruppe davon nicht aus. Gemäß der Verwendung hierin sollen Ausdrücke, z. B. „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“, „obere“, „untere“, „Deckel“, „Boden“, „unterhalb“, „überhalb“, „überlagernd“, „parallel“, „senkrecht“, usw. relative Stellen beschreiben, wie sie in den Figuren orientiert und dargestellt sind, „sofern nicht anderweitig beabsichtigt“ und Ausdrücke, z. B. „berührend“, „in direktem Kontakt“, „anlegend“, „direkt neben“, „unmittelbar neben“ usw., sollen anzeigen, dass wenigstens ein Element mit einem anderen Element physisch in Kontakt steht (ohne dass ein anderes Element die beschriebenen Elemente trennt). Der Ausdruck „seitlich“ wird hierin verwendet, um relative Stellen von Elemente zu beschreiben und soll insbesondere anzeigen, dass ein Element an der Seite eines anderen Elements angeordnet ist und nicht oben oder unterhalb des anderen Elements, wenn diese Elemente in den Figuren dargestellt und orientiert sind. Zum Beispiel ist ein Element, das seitlich neben einem anderen Element angeordnet ist, neben dem anderen Element, z. B. ist ein Element, das seitlich unmittelbar neben einem anderen Element angeordnet ist, direkt neben dem anderen Element, und ist ein Element, das ein anderes Element seitlich umgibt, neben dem anderen Element und grenzt an die Außenseitenwände des anderen Elements an.

Claims (19)

  1. Verfahren, umfassend: ein Bilden einer Öffnung (209), die sich durch eine konforme Opfergateschicht (205), die eine abgedeckte Halbleiterfinne (210) bedeckt, durch die abgedeckte Halbleiterfinne (210) und in ein Substrat (201) erstreckt, wobei die Opfergateschicht (205) ein Opfermaterial umfasst und die Öffnung (209) die abgedeckte Halbleiterfinne (210) in ein Paar von Halbleiterfinnen (210) mit Opfer-Finnenabdeckungen (211) unterteilt; ein Bilden eines Isolationsbereichs (213) und eines Opferbereichs (205') über dem Isolationsbereich (213) in der Öffnung (209), wobei der Opferbereich (205') das Opfermaterial umfasst; ein Vertiefen des Opfermaterials, um eine Vertiefung (290) zu bilden, wobei sich die Vertiefung (290) seitlich zwischen benachbarten Enden der Halbleiterfinnen (210) erstreckt und sich ferner um die oberen Abschnitte der Halbleiterfinnen (210) und der Opfer-Finnenabdeckungen (211) auf den Halbleiterfinnen (210) wickelt; ein Füllen der Vertiefung (290) mit einem dielektrischen Abstandshaltermaterial, um einen Abstandshalter (214) zu bilden; ein Entfernen des Opfermaterials; und ein Verwenden des Abstandshalters (214) als einer Maske zur gleichzeitigen Bildung von Gates (218) und einer Gateerweiterung (220), wobei die Gates (218) seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen (210) angeordnet sind und sich die Gateerweiterung (220) innerhalb eines Raums befindet, der sich über dem Isolationsbereich (213) befindet und der sich seitlich zwischen und in direktem Kontakt zu den benachbarten Enden der Halbleiterfinnen (210) und Gates (218) erstreckt.
  2. Verfahren nach Anspruch 1, wobei das Opfermaterial und der Abstandshalter (214) unterschiedliche Materialien umfassen, sodass das Opfermaterial selektiv entfernt werden kann.
  3. Verfahren nach Anspruch 1, wobei der Isolationsbereich (213) in dem Substrat (201) zwischen unteren Source/Drain-Bereichen (203) gebildet wird, und wobei das Verfahren nach dem Füllen der Vertiefung (290) und vor dem Entfernen des Opfermaterials ferner umfasst: ein Entfernen der Opfer-Finnenabdeckungen (211); ein Bilden von oberen Source/Drain-Bereichen (216) auf den Halbleiterfinnen (210); und ein Bilden von dielektrischen Abdeckungen (217) auf den oberen Source/Drain-Bereichen (216), sodass sich der Abstandshalter (214) um die oberen Source/Drain-Bereiche (216) und die dielektrischen Abdeckungen (217) wickelt.
  4. Verfahren nach Anspruch 3, wobei die Opfer-Finnenabdeckungen (211) und der Abstandshalter (214) unterschiedliche Materialien umfassen, sodass die Opfer-Finnenabdeckungen (211) selektiv entfernt werden können.
  5. Verfahren nach Anspruch 1, wobei das Entfernen des Opfermaterials eine Kavität unter dem Abstandshalter (214) erzeugt, wobei sich die Kavität seitlich zwischen benachbarten Enden der Halbleiterfinnen (210) erstreckt und um die Halbleiterfinnen (210) wickelt, und wobei das Verfahren ferner umfasst: ein konformes Abscheiden einer Gatedielektrikumsschicht; ein Abscheiden eines des Gateleitermaterials, um die Kavität zu füllen; und ein Durchführen eines selektiven anisotropen Ätzprozesses unter Verwendung des Abstandshalters (214) als der Maske zum Entfernen von Abschnitten der Gatedielektrikumsschicht und des Gateleitermaterials außerhalb der Kavität, sodass sich die Gatedielektrikumsschicht und das Gateleitermaterial innerhalb der Kavität unter dem Abstandshalter (214) seitlich zwischen benachbarten Enden der Halbleiterfinnen (210) erstreckt und sich auch um die Halbleiterfinnen (210) wickelt.
  6. Verfahren nach Anspruch 1, ferner umfassend ein Bilden eines Gatekontakts (293), der sich durch dielektrisches Zwischenschichtmaterial (231) und durch den Abstandshalter (214) zu der Gateerweiterung (220) erstreckt.
  7. Verfahren nach Anspruch 1, ferner umfassend ein Bilden eines Erweiterungsschnittisolationsbereichs (235), der sich durch dielektrisches Zwischenschichtmaterial (231), den Abstandshalter (214) und die Gateerweiterung (220) zu dem Isolationsbereich (213) erstreckt, wobei der Erweiterungsschnittisolationsbereich (235) ein erstes Gate (218) an einer ersten Seite der Gateerweiterung (220) von einem zweiten Gate (218) auf einer zweiten Seite der Gateerweiterung (220) elektrisch isoliert.
  8. Verfahren, umfassend: ein Bilden von Öffnungen (209), die sich durch eine konforme Opfergateschicht (205) erstrecken, die mehrere abgedeckte Halbleiterfinnen (210) bedecken, wobei sich jede Öffnung (209) ferner durch eine der abgedeckten Halbleiterfinnen (210) und in ein Substrat (201) erstreckt, wobei die Opfergateschicht (205) ein Opfermaterial umfasst und die Öffnungen (209) die abgedeckten Halbleiterfinnen (210) in Paare von Halbleiterfinnen (210) mit Opfer-Finnenabdeckungen (211) teilen; ein Bilden eines Isolationsbereichs (213) und eines Opferbereichs (205') über dem Isolationsbereich (213) in jeder Öffnung (209), wobei der Opferbereich (205') das Opfermaterial umfasst; ein Vertiefen des Opfermaterials, um Vertiefungen (290) zu bilden, wobei sich jede Vertiefung (290) seitlich zwischen benachbarten Enden der Halbleiterfinnen (210) in einem entsprechenden Paar von Halbleiterfinnen (210) erstreckt, und ferner um obere Abschnitte der Halbleiterfinnen (210) in dem entsprechenden Paar und den Opfer-Finnenabdeckungen (211) auf den die Halbleiterfinnen (210) in dem entsprechenden Paar wickelt; ein Füllen der Vertiefungen (290) mit einem dielektrischen Abstandshaltermaterial, um entsprechend Abstandshalter (214) zu bilden; ein Entfernen des Opfermaterials; ein Verwenden der Abstandshalter (214) als Masken während einer Bildung von Gates und Gateerweiterungen (218, 220), sodass jeder Abstandshalter (214) gleichzeitig zur Bildung von Gates (218) und einer Gateerweiterung (220) verwendet wird, wobei die Gates (218) seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen (210) in dem entsprechenden Paar angeordnet sind und wobei sich die Gateerweiterung (220) innerhalb eines Raums befindet, der sich über dem Isolationsbereich (213) befindet und sich seitlich zwischen und in direktem Kontakt zu benachbarten Enden der Halbleiterfinnen (210) in dem entsprechenden Paar und mit den Gates (218) erstreckt; und ein Bilden eines Erweiterungsschnittisolationsbereichs (235), der sich durch ein dielektrisches Zwischenschichtmaterial (231) durch einen der Abstandshalter (214) und durch die Gateerweiterung (220) zwischen einem der Paare von Halbleiterfinnen (210) erstreckt.
  9. Verfahren nach Anspruch 8, wobei das Opfermaterial und die Abstandshalter (214) unterschiedliche Materialien umfassen, sodass das Opfermaterial selektiv entfernt werden kann.
  10. Verfahren nach Anspruch 8, wobei der Isolationsbereich (213) in dem Substrat (201) zwischen unteren Source/Drain-Bereichen (203) gebildet wird, und wobei das Verfahren ferner nach dem Füllen der Vertiefungen (290) und vor dem Entfernen des Opfermaterials umfasst: ein Entfernen aller Opfer-Finnenabdeckungen (211); ein Bilden von oberen Source/Drain-Bereichen (216) aller Halbleiterfinnen (210) der Paare von Halbleiterfinnen (210); und ein Bilden von dielektrischen Abdeckungen (217) aller oberen Source/Drain-Bereiche (216), sodass sich jeder Abstandshalter (214) um die oberen Source/Drain-Bereiche (216) auf den Halbleiterfinnen (210) des entsprechenden Paares und ferner um die dielektrischen Abdeckungen (217) auf den oberen Source/Drain-Bereichen (216) wickelt.
  11. Verfahren nach Anspruch 10, wobei die Opfer-Finnenabdeckungen (211) und die Abstandshalter (214) unterschiedliche Materialien umfassen, sodass die Opfer-Finnenabdeckungen (211) selektiv entfernt werden können.
  12. Verfahren nach Anspruch 8, wobei das Entfernen des Opfermaterials Kavitäten unter den Abstandshaltern (214) erzeugt, sodass sich jede Kavität unter jedem Abstandshalter (214) seitlich zwischen den benachbarten Enden der Halbleiterfinnen (210) in dem entsprechenden Paar erstreckt und sich ferner um die Halbleiterfinnen (210) in dem entsprechenden Paar wickelt, und wobei das Verfahren ferner umfasst: ein konformes Abscheiden einer Gatedielektrikumsschicht; ein Abscheiden eines Gateleitermaterials, um die Kavitäten zu füllen; und ein Durchführen eines selektiven anisotropen Ätzprozesses unter Verwendung der Abstandshalter (214) als Masken, um Abschnitte der Gatedielektrikumsschicht und des Gateleitermaterials außerhalb der Kavitäten zu entfernen, sodass sich die Gatedielektrikumsschicht und das Gateleitermaterial innerhalb jeder Kavität unter jedem Abstandshalter (214) seitlich zwischen den benachbarten Enden der Halbleiterfinnen (210) des entsprechenden Paares erstrecken und sich auch um die Halbleiterfinnen (210) des entsprechenden Paares wickeln.
  13. Verfahren nach Anspruch 8, ferner umfassend ein Bilden von Gatekontakten (293), die sich durch dielektrisches Zwischenschichtmaterial (231) und durch die Abstandshalter (214) zu Gateerweiterungen (220) erstrecken.
  14. Integrierte Schaltungsstruktur, umfassend: ein Substrat (201); und ein Paar von Transistoren auf dem Substrat (201) und umfassend: ein Paar von Halbleiterfinnen (210), wobei sich die Halbleiterfinnen (210) in dem Paar vertikal zwischen unteren Source/Drain-Bereichen (203) in dem Substrat (201) und oberen Source/Drain-Bereichen (216) entsprechend erstrecken und sich die Halbleiterfinnen (210) in einer Ausrichtung befinden, in der sie Ende an Ende ausgerichtet sind; Gates (218), die seitlich neben äußeren Enden und gegenüberliegenden Seiten der Halbleiterfinnen (210) angeordnet sind; eine Gateerweiterung (220) über einem Isolationsbereich (213), die sich seitlich zwischen und im Kontakt zu benachbarten Enden der Halbleiterfinnen (210) und den Gates (218) erstreckt; und einen Abstandshalter (214) über der Gateerweiterung (220) und ferner über den Gates (218), der sich um die oberen Source/Drain-Bereiche (216) wickelt, wobei der jeweiligen Halbleiterfinne (210) abgewandte Seitenwände der Abstandshalter (214) zu der jeweiligen Halbleiterfinne (210) abgewandten Seitenwänden der Gates (218) und der Gateerweiterung (220) darunter vertikal ausgerichtet sind.
  15. Integrierte Schaltungsstruktur nach Anspruch 14, wobei sich der Isolationsbereich (213) zwischen den unteren Source/Drain-Bereichen (203) befindet.
  16. Integrierte Schaltungsstruktur nach Anspruch 14, ferner umfassend eine Abstandshalterschicht (204) auf dem Substrat (201), die die Gates (218) von den unteren Source/Drain-Bereichen (203) isoliert.
  17. Integrierte Schaltungsstruktur nach Anspruch 14, ferner umfassend einen Gatekontakt (293), der sich durch dielektrisches Zwischenschichtmaterial (231) und die Abstandshalter (214) zu der Gateerweiterung (220) erstreckt.
  18. Integrierte Schaltungsstruktur nach Anspruch 14, ferner umfassend ein zweites Paar von Transistoren auf dem Substrat (201) und umfassend: ein zweites Paar Halbleiterfinnen (210) in einer Ende-zu-Ende Ausrichtung und parallel zu dem Paar von Halbleiterfinnen (210); zweite Gates (218), die das zweite Paar Halbleiterfinnen (210) seitlich umgeben; ein zweiter Abstandshalter auf den zweiten Gates (218); und einen Erweiterungsschnittisolationsbereich (235), der sich durch dielektrisches Zwischenschichtmaterial (231), durch den zweiten Abstandshalter und die zweiten Gates (218) zu dem Isolationsbereich (213) erstreckt.
  19. Integrierte Schaltungsstruktur nach Anspruch 14, ferner umfassend ein zweites Paar von Transistoren auf dem Substrat (201) und parallel zu dem Paar von Transistoren, wobei ein dielektrisches Zwischenschichtmaterial (231) zweite Gates (218) und eine zweite Gateerweiterung (220) des zweiten des Paares von Transistoren von dem Gate (218) und der Gateerweiterung (220) des Paares von Transistoren elektrisch isoliert.
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