DE102016114573B4

DE102016114573B4 - Dreidimensionale Halbleitervorrichtungen mit einem Hohlraum zwischen einer Kanalstruktur und einer Rückstandsschicht

Info

Publication number: DE102016114573B4
Application number: DE102016114573.4A
Authority: DE
Inventors: Kyung-Jun Shin; Byoungil LEE; Dongseog EUN; Hyunkook LEE; Seong Soon Cho
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2015-10-19
Filing date: 2016-08-05
Publication date: 2022-07-14
Anticipated expiration: 2036-08-06
Also published as: CN106972024A; DE102016114573A1; US9812526B2; CN106972024B; KR102571561B1; US20170110543A1; KR20170045788A

Abstract

Dreidimensionale Halbleitervorrichtung, die Folgendes aufweist:eine Mehrzahl von Gateelektroden (150L, 150U), welche auf einem Substrat (100) in einer Richtung senkrecht zu einer oberen Oberfläche des Substrats (100) geschichtet sind;eine Kanalstruktur (CS), welche durch die Gateelektroden (150L, 150U) hindurchtritt und mit dem Substrat (100) verbunden ist;einen Hohlraum (118), welcher in dem Substrat (100) angeordnet ist und unter der Kanalstruktur (CS) angeordnet ist; undeine Rückstandsschicht (115), welche in dem Substrat (100) angeordnet ist und unter der Kanalstruktur (CS) angeordnet ist, wobei der Hohlraum (118) zwischen der Kanalstruktur (CS) und der Rückstandsschicht (115) angeordnet ist.

Description

TECHNISCHES GEBIET
Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und genauer auf eine dreidimensionale (3D) Halbleiterspeichervorrichtung, welche dreidimensional angeordnete Speicherzellen aufweist.
DISKUSSION DES STANDES DER TECHNIK
Eine höhere Integration von Halbleitervorrichtungen wird implementiert, um einen Konsumentenbedarf nach einer herausragenden Leistungsfähigkeit und billigen Preisen zu erfüllen. Im Fall der Halbleitervorrichtungen ist, da deren Integration ein wichtiger Faktor beim Bestimmen von Produktpreisen ist, eine erhöhte Integration erwünscht. In dem Fall von typischen zweidimensionalen oder planaren Halbleiterspeichervorrichtungen wird, da deren Integration in erster Linie durch die Fläche bestimmt ist, welche von einer Einheitsspeicherzelle belegt ist, die Integration im großen Maße durch das Niveau einer Feinstrukturierungsbildungstechnologie beeinflusst. Die teure Prozessausstattung jedoch, welche benötigt wird, um die Feinheit einer Struktur zu erhöhen, setzt eine praktische Grenze für das Erhöhen einer Integration für zweidimensionale oder planare Halbleitervorrichtungen.
Um solch eine Beschränkung zu überwinden, sind dreidimensionale Halbleitervorrichtungen, welche dreidimensional angeordnete Speicherzellen aufweisen, vorgeschlagen worden.
Aus der Druckschrift US 2015 / 0 060 977 A1 ist eine Halbleitervorrichtung bekannt, welche ein Substrat, eine Masseauswahl-Gateelektrode und eine Kanalstruktur umfasst. Die Kanalstruktur erstreckt sich von der Masseauswahl-Gate-Elektrode in einer ersten Richtung senkrecht zu einer oberen Oberfläche des Substrats und umfasst eine Kanalschicht, eine Kanalkontaktschicht und einen gestuften Abschnitt. Die Kanalkontaktschicht berührt das Substrat berühren und weist eine erste Breite in einer zweiten Richtung rechtwinklig zur ersten Richtung auf. Die Kanalschicht steht mit der Kanalkontaktschicht in Kontakt und weist eine untere Fläche zwischen einer unteren Fläche der Masseauswahl-Gateelektrode und der oberen Fläche des Substrats in der ersten Richtung auf und weist eine zweite Breite in der zweiten Richtung auf, die sich von der ersten Breite unterscheidet.
KURZFASSUNG
Eine Aufgabe der Erfindung ist es eine dreidimensionale Halbleitervorrichtungen mit verbesserten elektrischen Charakteristiken bereitzustellen.
Eine weitere Aufgabe der Erfindung ist es in hohem Maße zuverlässige dreidimensionale Halbleitervorrichtungen bereitzustellen.
Erfindungsgemäß werden diese Aufgaben durch eine dreidimensionale Halbleitervorrichtung gemäß Hauptanspruch 1 und/oder den nebengeordneten Ansprüchen 10 und 20 gelöst.
Weiterentwicklungen der Erfindung sind in den Unteransprüchen angegeben.
Figurenliste
Die obigen und weitere Merkmale des vorliegenden erfinderischen Konzepts werden deutlicher werden durch ein detailliertes Beschreiben von beispielhaften Ausführungsformen davon unter Bezugnahme auf die beigefügten Zeichnungen, in denen:

1 ein Schaltbild ist, welches schematisch ein Zellenarray einer dreidimensionalen Halbleiterspeichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht.
2 eine perspektivische Ansicht ist, welche eine dreidimensionale Halbleiterspeichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht.
3 eine Querschnittsansicht entlang einer Linie I-I' in 2 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist.
4 ein Diagramm ist, welches schematisch eine untere Halbleiterstruktur und einen Hohlraum, welcher unter der unteren Halbleiterstruktur angeordnet ist, gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht.
5A und 5B Querschnittsansichten entlang Linien A-A' und B-B' jeweils in 4 gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts sind.
6 eine vergrößerte Ansicht eines Abschnitts „Q“ der 3 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist.
7 bis 15 Querschnittsansichten sind entlang einer Linie I-I' in 2 um ein Verfahren zum Herstellen einer dreidimensionalen Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts zu veranschaulichen.

DETAILLIERTE BESCHREIBUNG DER BEISPIELHAFTEN
AUSFÜHRUNGSFORMEN
Beispielhafte Ausführungsformen des erfinderischen Konzepts werden im Folgenden ausführlicher unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. 1 ist ein Schaltbild, welches schematisch ein Zellenarray einer dreidimensionalen (3D) Halbleiterspeichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht.
Bezug nehmend auf 1 weist ein Zellenarray einer dreidimensionalen Halbleiterspeichervorrichtung in einer beispielhaften Ausführungsform eine gemeinsame Sourceleitung CSL, eine Mehrzahl von Bitleitungen BL und eine Mehrzahl von Zellsträngen CSTR auf, welche zwischen der gemeinsamen Sourceleitung CSL und den Bitleitungen BL angeordnet sind.
Die gemeinsame Sourceleitung CSL kann eine leitfähige Struktur sein, welche auf einem Substrat angeordnet ist, oder ein Störstellenbereich, welcher in dem Substrat gebildet ist. Die Bitleitungen BL können leitfähige Strukturen (beispielsweise Metallleitungen) sein, welche vertikal von dem Substrat beabstandet sind. Die Bitleitungen BL können zweidimensional angeordnet sein, und eine Mehrzahl von Zellsträngen CSTR kann parallel mit jeder der Bitleitungen BL verbunden sein. Die Zellstränge CSTR können gemeinsam mit der gemeinsamen Sourceleitung CSL verbunden sein. Beispielsweise kann eine Mehrzahl der Zellstränge CSTR zwischen den Bitleitungen BL und der gemeinsamen Sourceleitung CSL angeordnet sein. In beispielhaften Ausführungsformen kann eine Mehrzahl von gemeinsamen Sourceleitungen CSL vorgesehen sein und zweidimensional auf dem Substrat angeordnet sein, wie in 1 gezeigt ist. In beispielhaften Ausführungsformen können die gemeinsamen Sourceleitungen CSL mit derselben Spannung eingesetzt werden. In beispielhaften Ausführungsformen können die gemeinsamen Sourceleitungen voneinander getrennt sein und können dadurch unabhängig gesteuert werden.
Jeder der Zellstränge CSTR kann einen Masseauswahltransistor GST aufweisen, welcher mit der gemeinsamen Sourceleitung CSL gekoppelt ist, einen Strangauswahltransistor SST, welcher mit der entsprechenden Bitleitung BL gekoppelt ist, und eine Mehrzahl von Speicherzelltransistoren MCT, welche zwischen der Masse und Strangauswahltransistoren GST und SST angeordnet sind. Der Masseauswahltransistor GST, der Strangauswahltransistor SST und die Speicherzelltransistoren MCT können in Serie verbunden sein.
Die gemeinsame Sourceleitung CSL kann gemeinsam mit Sourcebereichen der Masseauswahltransistoren GST verbunden sein. Wenigstens eine Masseauswahlleitung GSL, eine Mehrzahl von Wortleitungen WL0 bis WL3 und eine Mehrzahl von Strangauswahlleitungen SSL kann zwischen der gemeinsamen Sourceleitung CSL und der Bitleitung BL angeordnet sein und kann jeweils als Gateelektroden des Masseauswahltransistors GST, der Speicherzelltransistoren MCT und der Strangauswahltransistoren SST dienen. Zusätzlich kann jeder der Speicherzelltransistoren MCT ein Datenspeicherelement aufweisen.
2 ist eine perspektivische Ansicht, welche eine dreidimensionale Halbleiterspeichervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht. 3 ist eine Querschnittsansicht, aufgenommen entlang einer Linie I-I' der 2 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts. 4 ist ein Diagramm, welches schematisch eine untere Halbleiterstruktur und einen Hohlraum, welcher unterhalb der unteren Halbleiterstruktur gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts angeordnet ist, veranschaulicht. Die 5A und 5B sind Querschnittsansichten, aufgenommen entlang Linien A-A' und B-B' jeweils der 4 gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts. 6 ist eine vergrößerte Ansicht eines Abschnitts „Q“ der 3 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts.
Bezug nehmend auf die 2 und 3 weist in einer beispielhaften Ausführungsform eine dreidimensionale Halbleiterspeichervorrichtung einen Stapel SS auf, welcher Isolierschichten 110 und Gateelektroden aufweist, welche alternierend und wiederholt auf einem Substrat 100 geschichtet sind. Das Substrat 100 kann beispielsweise ein Silizium (Si)-Wafer, ein Germanium (Ge)-Wafer oder ein Silizium-Germanium (SiGe)-Wafer sein. Die Gateelektroden können eine untere Gateelektrode 150L auf dem Substrat 100 und obere Gateelektroden 150U, welche auf der unteren Gateelektrode 150L geschichtet sind, aufweisen.
Wenn in einer Draufsicht betrachtet, kann der Stapel SS beispielsweise eine linienförmige Struktur sein, welche sich parallel zu einer ersten Richtung D1 erstreckt. Die Gateelektroden 150L und 150U können in einer dritten Richtung D3 geschichtet sein, welche rechtwinklig zu sowohl der ersten Richtung D1 als auch einer zweiten Richtung D2, welche die erste Richtung D1 kreuzt, ist. Die erste Richtung D1 und die zweite Richtung D2 können im Wesentlichen parallel zu einer oberen Oberfläche des Substrats 100 sein, und die dritte Richtung D3 kann im Wesentlichen rechtwinklig zu der oberen Oberfläche des Substrats 100 sein. Die Gateelektroden 150L und 150U können voneinander in der dritten Richtung D3 durch die Isolierschichten 110, welche zwischen den Gateelektroden 150L und 150U vorgesehen sind, beabstandet sein. Die Isolierschichten 110 können gebildet sein aus oder aufweisen beispielsweise wenigstens eines einer Siliziumschicht, einer Siliziumoxidschicht, einer Siliziumkarbidschicht, einer Siliziumoxinitridschicht oder einer Siliziumnitridschicht. Die Gateelektroden 150L und 150U können gebildet sein aus oder aufweisen wenigstens eines von beispielsweise kristallinem Silizium, polykristallinem Silizium, Metallen oder leitfähigen Metallnitriden.
Eine untere Isolierschicht 105 kann zwischen dem Substrat 100 und dem Stapel SS vorgesehen sein. Die untere Isolierschicht 105 kann gebildet sein aus oder aufweisen wenigstens eines von beispielsweise einer Siliziumoxidschicht, einer Siliziumnitridschicht oder dielektrischen High-k-Schichten (beispielsweise aus Aluminiumoxid und Hafniumoxid). In einer beispielhaften Ausführungsform ist die untere Isolierschicht 105 dünner als die Isolierschichten 110.
Das Substrat 100 kann gemeinsame Sourcebereiche 170 aufweisen, welche mit Störstellen dotiert sind. Die gemeinsamen Sourcebereiche 170 können in dem Substrat 100 und an beiden Seiten des Stapels SS vorgesehen sein. Wenn in einer Draufsicht betrachtet, können die gemeinsamen Sourcebereiche 170 linienförmige Strukturen sein, welche sich in der ersten Richtung D1 erstrecken, und können voneinander in der zweiten Richtung D2 beabstandet sein.
In einer beispielhaften Ausführungsform tritt eine Kanalstruktur CS durch den Stapel SS hindurch und ist elektrisch mit dem Substrat 100 verbunden. In beispielhaften Ausführungsformen ist, wenn in einer Draufsicht betrachtet, eine Mehrzahl der Kanalstrukturen CS in dem Stapel SS vorgesehen und ist in der ersten Richtung D1 angeordnet. In beispielhaften Ausführungsformen ist, wenn in einer Draufsicht betrachtet, die Mehrzahl der Kanalstrukturen CS in einer Zickzackstruktur in der ersten Richtung D1 angeordnet.
Die Kanalstruktur CS kann eine untere Halbleiterstruktur LSP und eine obere Halbleiterstruktur USP aufweisen. In einer beispielhaften Ausführungsform tritt die untere Halbleiterstruktur LSP durch einen unteren Abschnitt des Stapels SS und einen Abschnitt des Substrats 100 hindurch und ist mit dem Substrat 100 verbunden. In einer beispielhaften Ausführungsform tritt die obere Halbleiterstruktur USP durch einen oberen Abschnitt des Stapels SS hindurch und ist mit der unteren Halbleiterstruktur LSP verbunden. In einer beispielhaften Ausführungsform ist die untere Halbleiterstruktur LSP teilweise innerhalb des Substrats 100 angeordnet, und die obere Halbleiterstruktur USP ist von dem Substrat 100 beabstandet. Die untere Halbleiterstruktur LSP ist zwischen der oberen Halbleiterstruktur USP und dem Substrat 100 angeordnet. Ein Hohlraum 118 ist zwischen der unteren Halbleiterstruktur LSP und einer Rückstandsschicht 115 angeordnet. Gemäß beispielhaften Ausführungsformen ist der Hohlraum 118 ein leerer Raum, welcher kein Halbleitermaterial (keine Halbleitermaterialien) aufweist, welche während der Herstellung der 3D-Halbleiterspeichervorrichtung verwendet werden.
Die obere Halbleiterstruktur USP kann beispielsweise wie ein hohles Rohr geformt sein. Die obere Halbleiterstruktur USP kann einen geschlossenen Bodenabschnitt haben. Ein Innenraum der oberen Halbleiterstruktur USP kann mit einer isolierenden Spaltfüllstruktur 130 gefüllt sein. Die obere Halbleiterstruktur USP kann eine untere Oberfläche haben, welche auf einem niedrigeren Niveau platziert ist als eine obere Oberfläche der unteren Halbleiterstruktur LSP. Beispielsweise kann die obere Halbleiterstruktur USP einen Bodenabschnitt haben, welcher in die untere Halbleiterstruktur LSP eingeführt ist.
Die obere Halbleiterstruktur USP kann eine erste Halbleiterstruktur 120 und einen zweite Halbleiterstruktur 125 aufweisen. Die erste Halbleiterstruktur 120 kann eine innere Seitenoberfläche des Stapels SS bedecken. Die erste Halbleiterstruktur 120 kann eine röhrenförmige Struktur sein mit einem offenen Oberteil und Boden. Die erste Halbleiterstruktur 120 kann von der unteren Halbleiterstruktur LSP beabstandet sein. Das heißt, dass die erste Halbleiterstruktur 120 und die untere Halbleiterstruktur LSP einander nicht berühren. Die zweite Halbleiterstruktur 125 kann eine röhrenförmige Struktur mit einem geschlossenen Boden sein. Ein Innenraum der zweiten Halbleiterstruktur 125 kann mit der isolierenden Spaltfüllstruktur 130 gefüllt sein. Die zweite Halbleiterstruktur 125 kann in Kontakt mit einer inneren Seitenoberfläche der ersten Halbleiterstruktur 120 und einem oberen Abschnitt der unteren Halbleiterstruktur LSP sein. Die zweite Halbleiterstruktur 125 kann eine untere Oberfläche haben, welche auf einem niedrigeren Niveau platziert ist als die obere Oberfläche der unteren Halbleiterstruktur LSP. Beispielsweise kann die zweite Halbleiterstruktur 125 einen Abschnitt aufweisen, welcher in die untere Halbleiterstruktur LSP eingeführt ist. Demnach kann die erste Halbleiterstruktur 120 elektrisch mit der unteren Halbleiterstruktur LSP über die zweite Halbleiterstruktur 125 verbunden sein.
Die erste und die zweite Halbleiterstruktur 120 und 125 sind aus einem Halbleitermaterial gebildet. Beispielsweise können die erste und die zweite Halbleiterstruktur 120 und 125 eine dotierte oder intrinsische Halbleiterschicht sein, welche aus beispielsweise Silizium (Si), Germanium (Ge) oder einer beliebigen Mischung davon gefertigt ist. Die erste und die zweite Halbleiterstruktur 120 und 125 können beispielsweise eine einkristalline, amorphe oder polykristalline Kristallstruktur haben.
Die untere Halbleiterstruktur LSP kann aus einem Halbleitermaterial gebildet sein, welches einen Leitfähigkeitstyp hat, welcher derselbe ist wie das Substrat 100. In beispielhaften Ausführungsformen kann die untere Halbleiterstruktur LSP eine epitaktische Halbleiterstruktur sein, welche epitaktisch unter Verwendung des Substrats 100 als einer Keimschicht aufgewachsen ist. In diesem Fall kann wenigstens ein Abschnitt der unteren Halbleiterstruktur LSP eine einkristalline oder polykristalline Struktur haben. Die untere Halbleiterstruktur LSP kann in Kontakt mit einer inneren Oberfläche des Substrats 100 sein. Die untere Halbleiterstruktur LSP kann beispielsweise eine säulenförmige Struktur sein, welche in einen oberen Abschnitt des Substrats 100 eingeführt ist.
Die Rückstandsschicht 115 kann in dem Substrat 100 vorgesehen sein und kann unter der Kanalstruktur CS angeordnet sein. Die Rückstandsschicht 115 kann beispielsweise wenigstens eines von Kohlenstoff und Sauerstoff aufweisen. In beispielhaften Ausführungsformen ist der Hohlraum zwischen der Kanalstruktur CS und der Rückstandsschicht 115 gebildet.
In einer beispielhaften Ausführungsform, in welcher eine Mehrzahl der Kanalstrukturen CS in jedem der Stapel SS vorgesehen ist, kann die Mehrzahl der Kanalstrukturen CS horizontal voneinander in dem Substrat 100 beabstandet sein. Ferner kann eine Mehrzahl der Rückstandsschichten 115 in dem Substrat 100 vorgesehen sein und kann horizontal voneinander beabstandet sein. Jede der Rückstandsschichten 115 kann lokal unter einem entsprechenden einen der Kanalstrukturen CS gebildet sein. Als ein Beispiel können die Rückstandsschichten jeweils unter den Kanalstrukturen CS platziert sein. Ähnlich kann eine Mehrzahl der Hohlräume im Substrat 100 gebildet sein und kann horizontal voneinander beabstandet sein. Jeder der Hohlräume 118 kann zwischen einem entsprechenden Paar der Kanalstrukturen CS und den Rückstandsschichten 115 zwischenliegend angeordnet sein. Als ein Beispiel kann jeder der Hohlräume 118 zwischen einer entsprechenden einen der Kanalstrukturen CS und einer entsprechenden einen der Rückstandsschichten 115 zwischenliegend angeordnet sein.
Wie in den 2 und 3 gezeigt ist, sind in einer beispielhaften Ausführungsform die Gateelektroden (beispielsweise Gateelektroden 150L und 150U) auf dem Substrat 100 in einer Richtung senkrecht zu einer oberen Oberfläche des Substrats 100 geschichtet. Die Kanalstruktur CS tritt durch die Gateelektroden hindurch und ist mit dem Substrat 100 verbunden (beispielsweise elektrisch verbunden). Der Hohlraum 118 ist in dem Substrat angeordnet und unter der Kanalstruktur CS angeordnet. Ferner weist in einer beispielhaften Ausführungsform eine 3D-Halbleitervorrichtung eine Mehrzahl von Kanalstrukturen CS und eine Mehrzahl von Hohlräumen 118 auf. Die Kanalstrukturen CS sind voneinander in einer Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats 100 beabstandet, die Hohlräume 118 sind voneinander in der Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats 100 beabstandet und jeder der Hohlräume 118 ist unter einer entsprechenden einen der Kanalstrukturen CS angeordnet, wie in den 2 und 3 gezeigt ist.
Wie in den 4, 5A und 5B gezeigt ist, ist in einer beispielhaften Ausführungsform die Rückstandsschicht 115 lokal in dem Substrat 100 unter der unteren Halbleiterstruktur LSP vorgesehen. Der Hohlraum 118 ist zwischen der unteren Halbleiterstruktur LSP und der Rückstandsschicht 115 gebildet. Die untere Halbleiterstruktur LSP hat eine untere Oberfläche LSP_L, welche niedriger ist als die obere Oberfläche des Substrats 100 und welche einen Abschnitt einer Innenoberfläche des Hohlraums 118 bildet. In beispielhaften Ausführungsformen hat die untere Oberfläche LSP_L der unteren Halbleiterstruktur LSP eine gekrümmte Form. In beispielhaften Ausführungsformen hat die Rückstandsschicht 115 eine obere Oberfläche 115 U, welche die innere Oberfläche des Hohlraums 118 zusammen mit der unteren Oberfläche LSP L der unteren Halbleiterstruktur LSP konstituiert/bildet. Der Hohlraum 118 kann durch die untere Oberfläche LSP L der unteren Halbleiterstruktur LSP und die obere Oberfläche 115_U der Rückstandsschicht 115 definiert sein. Das heißt, dass der Hohlraum 118 ein leerer Raum sein kann, welcher seine Grenzen durch die untere Halbleiterschicht LSP und die Rückstandsschicht definiert hat. In beispielhaften Ausführungsformen kann die obere Oberfläche 115_U der Rückstandsschicht 115 im Wesentlichen flach sein (beispielsweise exakt flach oder nahezu exakt flach mit einem Messfehler).
In beispielhaften Ausführungsformen sind eine Mehrzahl der unteren Halbleiterstrukturen LSP und eine Mehrzahl der Rückstandsschichten 115 in dem Substrat 100 vorgesehen. Die Mehrzahl der unteren Halbleiterstrukturen LSP sind horizontal voneinander beabstandet und die Mehrzahl der Rückstandsschichten 115 sind ebenso horizontal voneinander beabstandet. Jede der Rückstandsschichten 115 ist lokal unter einer entsprechenden einen der unteren Halbleiterstrukturen LSP gebildet. Als ein Beispiel können die Rückstandsschichten 115 jeweils lokal unter den unteren Halbleiterstrukturen LSP gebildet sein. Eine Mehrzahl der Hohlräume 118 ist in dem Substrat 100 vorgesehen und sind horizontal voneinander beabstandet. Jeder der Hohlräume 118 ist zwischen einem entsprechenden Paar der unteren Halbleiterstrukturen LSP und den Rückstandsschichten 115 zwischenliegend angeordnet. Als ein Beispiel kann jeder der Hohlräume 118 zwischen einer entsprechenden einen der unteren Halbleiterstrukturen LSP und einer entsprechenden einen der Rückstandsschichten 115 zwischenliegend angeordnet sein.
Zurückverweisend auf die 2 und 3 weist in einer beispielhaften Ausführungsform der Stapel SS die untere Gateelektrode 150L benachbart zu der unteren Halbleiterstruktur LSP und die oberen Gateelektroden 150U benachbart zu der oberen Halbleiterstruktur USP auf. In beispielhaften Ausführungsformen dient die untere Gateelektrode 150L als die Gatelektrode des Masseauswahltransistors GST, welcher unter Bezugnahme auf 1 beschrieben ist. Beispielsweise kann in 3D-NAND-Flashspeichervorrichtungen die untere Gateelektrode 150L als die Gateelektrode des Masseauswahltransistors GST zum Steuern der elektrischen Verbindung zwischen den gemeinsamen Sourcebereichen 170 und der unteren Halbleiterstruktur LSP verwendet werden. Einige der oberen Gateelektroden 150U können als die Gateelektroden der Speicherzelltransistoren MCT dienen, welche unter Bezugnahme auf 1 beschrieben sind. Die obere Gateelektrode 150U, welche auf dem obersten Niveau beziehungsweise der obersten Ebene des Stapels SS platziert ist, kann als die Gateelektrode des Strangauswahltransistors SST dienen, welcher unter Bezugnahme auf 1 beschrieben ist. Beispielsweise kann in der 3D-NAND-Flashspeichervorrichtung die obere Gateelektrode 150U als die Gateelektrode des Strangauswahltransistors SST zum Steuern der elektrischen Verbindung zwischen der Bitleitung BL und den Kanalstrukturen CS dienen.
Wenigstens eine der Isolierschichten 110 benachbart zu der unteren Halbleiterstruktur LSP kann in Kontakt (beispielsweise direktem Kontakt) mit einer Seitenoberfläche der unteren Halbleiterstruktur LSP sein. Beispielsweise kann die untere Halbleiterstruktur LSP auf einem solchen Wege vorgesehen sein, dass ein Abschnitt der oberen Oberfläche davon auf einem höheren Niveau platziert ist als die obere Oberfläche der unteren Gateelektrode 150L. Eine dielektrische Gatestruktur 162 kann zwischen der unteren Halbleiterstruktur LSP und der unteren Gateelektrode 150L angeordnet sein. Die dielektrische Gatestruktur 162 kann beispielsweise eine Siliziumoxidschicht aufweisen. In beispielhaften Ausführungsformen ist die dielektrische Gatestruktur 162 durch ein Oxidieren eines Abschnitts der unteren Halbleiterstruktur LSP gebildet.
In einer beispielhaften Ausführungsform ist ein vertikaler Isolator 140 zwischen dem Stapel SS und der oberen Halbleiterstruktur USP zwischenliegend angeordnet. Der vertikale Isolator 140 kann beispielsweise eine röhrenförmige Struktur sein mit einem offenen Oberteil und Boden. Eine untere Oberfläche des vertikalen Isolators 140 kann in Kontakt (beispielsweise direktem Kontakt) mit wenigstens einem Abschnitt der oberen Oberfläche der unteren Halbleiterstruktur LSP sein.
Bezug nehmend auf 6 kann der vertikale Isolator 140 ein Speicherelement oder ein Datenspeicherelement aufweisen. Beispielsweise kann der vertikale Isolator eine Ladungsspeicherschicht CL einer Flashspeichervorrichtung aufweisen. Daten, welche in dem vertikalen Isolator 140 gespeichert sind, können unter Verwendung beispielsweise eines Fowler-Nordheim(FN)-Tunneleffekts geändert werden, welcher durch eine Differenz in der Spannung zwischen der oberen Halbleiterstruktur USP und den oberen Gateelektrode 150U verursacht sein kann. Alternativ kann der vertikale Isolator 140 eine Schicht aufweisen, welche beispielsweise eine phasenveränderliche oder variable Widerstands-Eigenschaft zeigt, welche konfiguriert ist, um Daten darin basierend auf anderen physikalischen Effekten zu speichern.
In beispielhaften Ausführungsformen weist der vertikale Isolator 140 die Ladungsspeicherschicht CL und eine Tunnelisolierschicht TL auf, welche nacheinander folgend geschichtet sind. Die Tunnelisolierschicht TL ist in Kontakt (beispielsweise direktem Kontakt) mit der oberen Halbleiterstruktur USP und die Ladungsspeicherschicht CL ist zwischen der Tunnelisolierschicht TL und den oberen Gateelektroden 150U zwischenliegend angeordnet. In beispielhaften Ausführungsformen weist der vertikale Isolator 140 ferner eine isolierende Sperrschicht BIL auf, welche zwischen der Ladungsspeicherschicht CL und den oberen Gateelektroden 150U zwischenliegend angeordnet ist.
Die Ladungsspeicherschicht CL kann wenigstens eines von beispielsweise einer Siliziumnitridschicht, einer Siliziumoxinitridschicht, einer siliziumreichen Nitridschicht, einer nanokristallinen Siliziumschicht oder einer laminierten Fallenschicht (trap layer) aufweisen. Die Tunnelisolierschicht TL kann beispielsweise ein Material aufweisen, welches eine Bandlücke größer als diejenige der Ladungsspeicherschicht CL hat. Beispielsweise kann die Tunnelisolierschicht TL eine Siliziumoxidschicht sein. Die Isoliersperrschicht BIL kann beispielsweise ein Material aufweisen, welches eine Bandlücke größer als diejenige der Ladungsspeicherschicht CL hat. In beispielhaften Ausführungsformen kann die isolierende Sperrschicht BIL beispielsweise eine Siliziumoxidschicht, eine Siliziumnitridschicht und/oder eine Siliziumoxinitridschicht sein.
In einer beispielhaften Ausführungsform weist der vertikale Isolator 140 eine Deckschicht auf, welche zwischen der oberen Halbleiterstruktur USP und den Isolierschichten 110 zwischenliegend angeordnet ist. Die Deckschicht kann in Kontakt (beispielsweise direktem Kontakt) mit den Isolierschichten 110 sein und kann vertikal in eine Mehrzahl von Segmenten durch die oberen Gateelektroden 150U unterteilt sein. In beispielhaften Ausführungsformen ist die Deckschicht vertikal erstreckt, um Abschnitte aufzuweisen, welche zwischen der oberen Halbleiterstruktur USP und den oberen Gateelektroden 150U zwischenliegend angeordnet sind. Die Deckschicht kann beispielsweise ein isolierendes Material enthalten, welches eine Ätzselektivität hinsichtlich der Ladungsspeicherschicht CL hat, und ist ein unterschiedlicher Typ von Material als die isolierenden Schichten 110. Beispielsweise kann die Deckschicht wenigstens eine einer Siliziumschicht, einer Siliziumoxidschicht, einer Polysiliziumschicht, einer Siliziumkarbidschicht oder einer Siliziumnitridschicht sein, die Deckschicht kann jedoch ausgewählt sein, um ein unterschiedliches Material von den Isolierschichten 110 aufzuweisen. In beispielhaften Ausführungsformen kann die Deckschicht wenigstens eine von beispielsweise dielektrischen High-k-Schichten (beispielsweise Tantaloxid (Ta₂O₅), Titanoxid (TiO₂), Hafniumoxid (HfO₂) und/oder Zirkoniumoxid (ZrO₂)) sein.
Zurückverweisend auf die 2 und 3 sind in einer beispielhaften Ausführungsform horizontale Isolatoren 160 an oberen und unteren Oberflächen jeder der Gateelektroden 150L und 150U angeordnet. Jeder der horizontalen Isolatoren 160 kann ferner einen Abschnitt aufweisen, welcher zwischen der oberen Gateelektrode 150U und dem vertikalen Isolator 140 zwischenliegend angeordnet ist oder zwischen der unteren Gateelektrode 150L und der dielektrischen Gatestruktur 162. Jeder der horizontalen Isolatoren 160 kann eine einzelne Schicht oder eine Mehrzahl von Schichten aufweisen. In beispielhaften Ausführungsformen kann jeder der horizontalen Isolatoren 160 eine isolierende Sperrschicht aufweisen, welche als ein Teil einer Speicherschicht einer Flashspeichervorrichtung vom Ladungsfallentyp verwendet werden kann.
In einer beispielhaften Ausführungsform ist eine leitfähige Kontaktstelle 165 an der oberen Halbleiterstruktur USP angeordnet. Eine obere Oberfläche der leitfähigen Kontaktstelle 165 kann im Wesentlichen koplanar (beispielsweise exakt koplanar oder nahezu exakt koplanar innerhalb eines Messfehlers) mit einer oberen Oberfläche des Stapels SS sein, und eine untere Oberfläche der leitfähigen Kontaktstelle 165 kann in Kontakt (beispielsweise direktem Kontakt) mit der oberen Halbleiterstruktur USP sein. In beispielhaften Ausführungsformen ist der vertikale Isolator 140 zwischen der leitfähigen Kontaktstelle 165 und der Isolierschicht 110 angeordnet. Die leitfähige Kontaktstelle 165 kann beispielsweise ein dotierter Bereich sein oder kann ein leitfähiges Material aufweisen.
Elektrodentrennstrukturen 180 können an beiden Seiten des Stapels SS vorgesehen sein. Die Elektrodentrennstrukturen 180 können vorgesehen sein, um die gemeinsamen Sourcebereiche 170 jeweils zu bedecken.
In einer beispielhaften Ausführungsform ist die Bitleitung BL an und über den Stapel SS angeordnet. Die Bitleitung BL ist an die leitfähige Kontaktstelle 165 durch einen Kontaktstecker PLG gekoppelt und ist vertikal von dem Stapel SS durch eine zwischenliegende Isolierschicht 190 beabstandet.
Die 7 bis 15 sind Querschnittsansichten, aufgenommen entlang einer Linie I-I' der 2, um ein Verfahren zum Herstellen einer dreidimensionalen Speichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts zu veranschaulichen.
Bezug nehmend auf 7 ist in einer beispielhaften Ausführungsform die untere Isolierschicht 105 auf dem Substrat 100 gebildet. Das Substrat 100 kann beispielsweise ein Silizium-Wafer, ein Germanium-Wafer oder ein Silizium-Germanium-Wafer sein. Die untere Isolierschicht 105 kann beispielsweise eine Siliziumoxidschicht sein. Die untere Isolierschicht 105 kann durch beispielsweise einen thermischen Oxidationsvorgang oder einen Abscheidevorgang gebildet werden.
Opferschichten 106 und Isolierschichten 110 sind alternierend und wiederholt auf der unteren Isolierschicht 105 abgeschieden, wodurch eine geschichtete Struktur TS gebildet wird.
In beispielhaften Ausführungsformen sind die Opferschichten 106 gebildet, um im Wesentlichen dieselbe Dicke zu haben. In beispielhaften Ausführungsformen sind die obersten und untersten Schichten der Opferschichten 106 gebildet, um dicker zu sein als die anderen Schichten, welche dazwischen angeordnet sind. In beispielhaften Ausführungsformen sind die Isolierschichten 110 gebildet, um im Wesentlichen dieselbe Dicke zu haben. In bestimmten beispielhaften Ausführungsformen jedoch kann wenigstens eine der Isolierschichten 110 eine Dicke haben unterschiedlich von den anderen Isolierschichten 110. In beispielhaften Ausführungsformen ist die untere Isolierschicht 105 dünner als die Opferschichten 106 und die Isolierschichten 110, welche darauf gebildet sind.
Die Opferschichten 106 und die Isolierschichten 110 können gebildet werden durch beispielsweise einen thermischen chemischen Gasphasenabscheidungs (CVD)-Vorgang, einen plasmaunterstützten CVD-Vorgang, einen physikalischen CVD-Vorgang oder einen Atomlagenabscheidungs (ALD)-Vorgang.
In beispielhaften Ausführungsformen sind die Opferschichten 106 und die Isolierschichten 110 gebildet, um eine Ätzselektivität hinsichtlich zueinander zu haben. Beispielsweise können die Opferschichten 106 wenigstens eine einer Siliziumschicht, einer Siliziumoxidschicht, einer Siliziumkarbidschicht, einer Siliziumoxinitridschicht oder einer Siliziumnitridschicht sein. Die Isolierschichten 110 können ebenso wenigstens eine einer Siliziumschicht, einer Siliziumoxidschicht, einer Siliziumkarbidschicht, einer Siliziumoxinitridschicht oder einer Siliziumnitridschicht sein, aber es ist ein Material, welches unterschiedlich von der Opferschicht 106 ist. Beispielsweise sind in einer beispielhaften Ausführungsform die Opferschichten 106 aus einer Siliziumnitridschicht gebildet, und die Isolierschichten 110 sind aus einer Siliziumoxidschicht gebildet. In beispielhaften Ausführungsformen sind die Opferschichten 106 aus einem leitfähigen Material gebildet und die Isolierschichten 110 sind aus einem isolierenden Material gebildet.
Bezug nehmend auf 8 sind in einer beispielhaften Ausführungsform Durchgangslöcher H gebildet, um die geschichtete Struktur TS zu durchdringen und das Substrat 100 freizulegen. Eine Mehrzahl der Durchgangslöcher H kann in der geschichteten Struktur TS gebildet sein und kann zweidimensional angeordnet sein, wenn in einer Draufsicht betrachtet. In beispielhaften Ausführungsformen sind die Durchgangslöcher H in der ersten Richtung D1 angeordnet. In beispielhaften Ausführungsformen sind die Durchgangslöcher H in einer Zickzackstruktur in der ersten Richtung D1 angeordnet. Zurückverweisend auf die 2 und 3 durchdringt in einer beispielhaften Ausführungsform ein Durchgangsloch H die Gateelektroden (beispielsweise Gateelektroden 150L und 150U) und einen Abschnitt des Substrats, und die Kanalstruktur CS ist in dem Durchgangsloch H angeordnet. Die Rückstandsschicht 115 und der Hohlraum 118 sind in einem unteren Bereich des Durchgangslochs H angeordnet. Eine obere Grenze des Hohlraums 118 ist durch eine untere Oberfläche der unteren Halbleiterstruktur LSP definiert und eine untere Grenze des Hohlraums ist durch eine obere Oberfläche der Rückstandsschicht 115 definiert. Die untere Oberfläche der unteren Halbleiterstruktur LSP kann eine gekrümmte Form haben, und die obere Oberfläche der Rückstandsschicht 115 kann eine im Wesentlichen flache Form (beispielsweise exakt flach oder nahezu exakt flach innerhalb eines Messfehlers wie durch einen Fachmann verstanden wird) haben.
Die Bildung der Durchgangslöcher H kann ein Bilden einer ersten Maskenstruktur, welche eine Mehrzahl von Öffnungen hat, welche Positionen der Durchgangslöcher H definieren, auf der geschichteten Struktur TS aufweisen und dann ein anisotropes Ätzen der geschichteten Struktur TS unter Verwendung der ersten Maskenstruktur als einer Ätzmaske. Die erste Maskenstruktur kann aus einem Material gebildet sein, welches eine Ätzselektivität hinsichtlich der Opferschichten 106 und der Isolierschichten 110 hat. Der Ätzvorgang kann durchgeführt werden, um eine obere Oberfläche des Substrats 100 in einer Über-Ätz-Art und Weise zu ätzen und demnach kann die obere Oberfläche des Substrats 100 teilweise ausgespart werden. Das heißt, dass wenigstens ein Abschnitt des Substrats 100 durch das Durchgangsloch H ausgespart sein kann. In beispielhaften Ausführungsformen kann, wie in 8 gezeigt ist, ein unterer Bereich des Durchgangslochs H, welcher in dem Substrat 100 angeordnet ist, eine Breite haben, welche in einer Richtung weg von der oberen Oberfläche des Substrats 100 (beispielsweise in der dritten Richtung D3) zunimmt.
Nach dem Ätzvorgang kann ein Ätzrückstand an Seiten- und unteren Oberflächen des Durchgangslochs H abgeschieden werden, um die Rückstandsschicht 115 zu bilden. Die Rückstandsschicht 115 kann ferner beispielsweise eine native Oxidschicht aufweisen, welche auf den Seiten- und unteren Oberflächen des Durchgangslochs H gebildet ist. Die Rückstandsschicht 115 kann wenigstens eines von beispielsweise Kohlenstoff und Sauerstoff aufweisen.
Abhängig von Ätzcharakteristiken des anisotropen Ätzvorgangs kann die Rückstandsschicht 115 gebildet sein, um an der unteren Oberfläche des Durchgangslochs H dicker zu sein als an der Seitenoberfläche des Durchgangslochs H. Als ein Beispiel hat in einer beispielhaften Ausführungsform die Rückstandsschicht 115 eine erste Dicke T1 an der Seitenoberfläche des Durchgangslochs H2 und eine zweite Dicke T2 an der unteren Oberfläche des Durchgangslochs H. Die zweite Dicke T2 ist größer als die erste Dicke T1.
Bezug nehmend auf 9 wird ein Reinigungsvorgang durchgeführt, um wenigstens einen Abschnitt der Rückstandsschicht 115 von dem Durchgangsloch H zu entfernen. Der Reinigungsvorgang kann durchgeführt werden unter Verwendung von beispielsweise einem Plasmabehandlungsvorgang, in welche NH₃ oder CL2-Gas verwendet wird, einem Veraschungsvorgang und/oder einem Abtrag-Vorgang (Strip Process).
Der Reinigungsvorgang kann durchgeführt werden, bis die Rückstandsschicht 115 von der Seitenoberfläche des Durchgangslochs H entfernt ist. Demzufolge kann, nachdem der Reinigungsvorgang durchgeführt ist, eine innere Seitenoberfläche des Substrats 100 durch das Durchgangsloch H freigelegt sein. Da die Rückstandsschicht 115 an der unteren Oberfläche des Durchgangslochs H dicker ist als an der Seitenoberfläche des Durchgangslochs H, kann ein Abschnitt der Rückstandsschicht 115 auf der unteren Oberfläche des Durchgangslochs H verbleiben, wenn der Reinigungsvorgang beendet ist. Der verbleibende Abschnitt der Rückstandsschicht 115 kann lokal in dem Durchgangsloch H gegenwärtig sein.
Bezug nehmend auf 10 ist die untere Halbleiterstruktur LSP gebildet, um den unteren Bereich des Durchgangslochs H zu füllen. Die untere Halbleiterstruktur LSP kann beispielsweise durch einen selektiven epitaktischen Wachstums (SEG)-Vorgang gebildet werden, in welchem das Substrat 100, welches durch das Durchgangsloch H freigelegt ist, als eine Keimschicht verwendet wird. In diesem Fall kann das epitaktische Wachstum der unteren Halbleiterstruktur LSP auf der Rückstandsschicht 115 unterdrückt werden. In dem Vorgang des Aufwachsens der unteren Halbleiterstruktur LSP kann nur die innere Seitenoberfläche des Substrats 100, welche durch das Durchgangsloch H freigelegt ist, als eine Keimschicht verwendet werden. Demzufolge kann der Hohlraum 118 zwischen der unteren Halbleiterstruktur LSP und der Rückstandsschicht 115 gebildet werden. Der Hohlraum 118 kann lokal in dem Durchgangsloch H gebildet werden.
In beispielhaften Ausführungsformen kann die untere Halbleiterstruktur LSP gebildet werden, um eine säulenförmige Struktur zu haben, welche in einen oberen Abschnitt des Substrats 100 eingeführt wird. Der Hohlraum 118 kann zwischen der unteren Oberfläche LSP_L der unteren Halbleiterstruktur LSP und der unteren Oberfläche des Durchgangslochs zwischenliegend angeordnet sein. Die untere Oberfläche LSP_L der unteren Halbleiterstruktur LSP kann niedriger sein als die obere Oberfläche des Substrats 100 und kann einen Abschnitt einer inneren Oberfläche des Hohlraums 118 konstituieren/bilden. In beispielhaften Ausführungsformen kann die untere Oberfläche LSP_L der unteren Halbleiterstruktur LSP eine gekrümmte Form haben. Die Rückstandsschicht 115 kann zwischen dem Hohlraum 118 und der unteren Oberfläche des Durchgangslochs zwischenliegend angeordnet sein. Die Rückstandsschicht 115 kann eine obere Oberfläche 115_U haben, welche die innere Oberfläche des Hohlraumes 118 in Verbindung mit der unteren Oberfläche LSP_L der unteren Halbleiterstruktur LSP konstituiert/bildet. Der Hohlraum 118 kann durch die untere Oberfläche LSP L der unteren Halbleiterstruktur LSP und die obere Oberfläche 115 U der Rückstandsschicht 115 definiert sein. Das heißt, dass in beispielhaften Ausführungsformen der Hohlraum 118 ein leerer Raum ist, welcher seine Grenzen durch die untere Halbleiterstruktur LSP und die Rückstandsschicht 115 definiert hat. In beispielhaften Ausführungsformen kann die obere Oberfläche 115_U der Rückstandsschicht 115 im Wesentlichen flach (beispielsweise exakt flach oder nahezu flach innerhalb eines Messfehlers) sein.
Wenn in einer Querschnittsansicht betrachtet, hat in einer beispielhaften Ausführungsform der Hohlraum 118 einen ersten Durchmesser d1, welcher um ungefähr 50 % größer ist als ein zweiter Durchmesser d2 der unteren Oberfläche des Durchgangslochs H. Hier ist der erste Durchmesser d1 der maximale Abstand zwischen inneren Seitenoberflächen des Hohlraums 118, und der zweite Durchmesser d2 ist der maximale Durchmesser der unteren Oberfläche des Durchgangslochs H. Der erste Durchmesser d1 und der zweite Durchmesser d2 können Werte sein, welche in einer Richtung parallel zu der oberen Oberfläche des Substrats 100 gemessen werden.
In einem Vergleichsbeispiel kann in einem Fall, in welchem eine Mehrzahl der Durchgangslöcher H gebildet wird, der Reinigungsvorgang durchgeführt werden, bis die Rückstandsschicht 115 von der inneren Seite und unteren Oberflächen jedes der Durchgangslöcher H entfernt ist. In diesem Fall kann, da in jedem der Durchgangslöcher H die Rückstandsschicht 115 an der unteren Oberfläche dicker ist als an der inneren Seitenoberfläche des Durchgangslochs H, die Rückstandsschicht 115 nicht vollständig von Allem der unteren Oberflächen der Durchgangslöcher H entfernt werden. Das heißt, dass in einem Vergleichsbeispiel ein Abschnitt der Rückstandsschicht 115 auf der unteren Oberfläche wenigstens eines der Durchgangslöcher H verbleiben kann. Das epitaktische Wachstum der unteren Halbleiterstruktur LSP kann auf der Rückstandsschicht 115 unterdrückt werden. Das heißt, dass das epitaktische Wachstum der unteren Halbleiterstruktur LSP auf der unteren Oberfläche wenigstens eines der Durchgangslöcher H unterdrückt werden kann. In diesem Fall können die unteren Halbleiterstrukturen LSP in den Durchgangslöchern H gebildet sein, um Höhen unterschiedlich voneinander zu haben. Das heißt, dass in einem Vergleichsbeispiel eine räumliche Variation in der Höhe der unteren Halbleiterstrukturen LSP vorhanden sein kann. Dies kann zu elektrischen Fehlfunktionen (beispielsweise einem Leckstrom zwischen den unteren Halbleiterstrukturen LSP und Gateelektroden) einer dreidimensionalen Halbleiterspeichervorrichtung führen.
Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts wird der Reinigungsvorgang durchgeführt, bis die Rückstandsschicht 115 von der inneren Seitenoberfläche jedes der Durchgangslöcher H entfernt ist. Das heißt, dass ein Abschnitt der Rückstandsschicht 115 auf der unteren Oberfläche jedes der Durchgangslöcher H verbleiben kann. In diesem Fall wird, gemäß beispielhaften Ausführungsformen nur die innere Seitenoberfläche des Substrats 100, welche durch jedes der Durchgangslöcher H freigelegt ist, als eine Keimschicht zum Aufwachsen der unteren Halbleiterstruktur LSP verwendet. Als ein Ergebnis werden die unteren Halbleiterstrukturen LSP gebildet, um im Wesentlichen dieselbe Höhe wie eine andere zu haben. Demnach verbessern beispielhafte Ausführungsformen des erfinderischen Konzepts die Höheneinheitlichkeit der unteren Halbleiterstrukturen LSP, was zu einer dreidimensionalen Speichervorrichtung führt, welche verbesserte elektrische Charakteristiken hat.
In beispielhaften Ausführungsformen ist die untere Halbleiterstruktur LSP gebildet, um eine Seitenoberfläche wenigstens einer der Opferschichten 106 zu bedecken. Beispielsweise kann eine obere Oberfläche der unteren Halbleiterstruktur LSP zwischen vertikal benachbarten Opferschichten 106 angeordnet sein.
Die untere Halbleiterstruktur LSP kann einen Abschnitt aufweisen, welcher eine einkristalline oder polykristalline Struktur hat. Die untere Halbleiterstruktur LSP kann beispielsweise eine Siliziumschicht aufweisen. Beispielhafte Ausführungsformen des erfinderischen Konzepts sind jedoch nicht darauf beschränkt. Beispielsweise kann gemäß beispielhaften Ausführungsformen wenigstens eine von Kohlenstoffnanostrukturen, organischen Halbleitermaterialien oder Verbindungshalbleitern als die untere Halbleiterstruktur LSP verwendet werden.
In beispielhaften Ausführungsformen ist die untere Halbleiterstruktur LSP gebildet, um denselben Leitfähigkeitstyp zu haben wie das Substrat. In beispielhaften Ausführungsformen wird die untere Halbleiterstruktur LSP in-situ während des SEG-Vorgangs dotiert. Alternativ können Störstellen in die untere Halbleiterstruktur LSP nach der Bildung der unteren Halbleiterstruktur LSP injiziert werden.
Bezug nehmend auf 11 sind der vertikale Isolator 140 und die erste Halbleiterstruktur 120 gebildet, um die innere Seitenoberfläche des Durchgangslochs H, welches mit der unteren Halbleiterstruktur LSP vorgesehen ist, zu bedecken, und um die untere Halbleiterstruktur LSP freizulegen.
Beispielsweise sind in einer beispielhaften Ausführungsform eine vertikale Isolierschicht und eine erste Halbleiterschicht nacheinander folgend in dem Durchgangsloch H, welches mit der unteren Halbleiterstruktur LSP vorgesehen ist, gebildet. Die vertikale Isolierschicht und die erste Halbleiterschicht können gebildet sein, um das Durchgangsloch H teilweise zu füllen. Beispielsweise kann der gesamte Bereich des Durchgangslochs nicht mit der vertikalen Isolierschicht und der ersten Halbleiterschicht gefüllt sein. Zusätzlich kann die vertikale Isolierschicht gebildet sein, um die obere Oberfläche der unteren Halbleiterstruktur LSP, welche durch das Durchgangsloch H freigelegt wird, zu bedecken. Die vertikale Isolierschicht kann eine Mehrzahl von Schichten aufweisen, welche durch beispielsweise einen plasmaunterstützen chemischen Gasphasenabscheidungs (PE-CVD)-Vorgang, einen physikalischen Gasphasenabscheidungsvorgang oder einen Atomlagenabscheidungs (ALD)-Vorgang gebildet sind.
Die vertikale Isolierschicht kann beispielsweise eine Ladungsspeicherschicht aufweisen, welche als ein Speicherelement von Flashspeichervorrichtungen dient. Die Ladungsspeicherschicht kann beispielsweise eine isolierende Fallenschicht (trap insulating layer) oder eine Isolierschicht sein, welche leitfähige Nanodots aufweist. Alternativ kann die vertikale Isolierschicht ein phasenveränderliches Element oder ein Element variablen Widerstands aufweisen.
In beispielhaften Ausführungsformen kann, wie in 6 gezeigt ist, die vertikale Isolierschicht die Sperrisolierschicht BIL, die Ladungsspeicherschicht CL und die Tunnelisolierschicht TL aufweisen, welche nacheinander folgend auf der Seitenoberfläche des Durchgangslochs H geschichtet sind. Die Sperrisolierschicht BIL kann die Seitenoberflächen der Opferschichten 106 und der Isolierschichten 110 bedecken sowie die obere Oberfläche der unteren Halbleiterstruktur LSP, welche durch das Durchgangsloch H freigelegt ist. Die Sperrisolierschicht BIL kann aus beispielsweise einer Siliziumoxidschicht, einer Hafniumoxidschicht oder einer Aluminiumoxidschicht gebildet sein. Die Ladungsspeicherschicht CL kann beispielsweise eine isolierende Fallenschicht oder eine Isolierschicht mit leitfähigen Nanodots aufweisen. In beispielhaften Ausführungsformen kann die Ladungsspeicherschicht CL wenigstens eine von beispielsweise einer Siliziumnitridschicht, einer Siliziumoxinitridschicht, einer siliziumreichen Nitridschicht, einer nanokristallinen Siliziumschicht oder einer laminierten Fallenschicht aufweisen. Die Tunnelisolierschicht TL kann eine von Materialien sein, welches Bandlücken hat, welche größer sind als diejenigen der Ladungsspeicherschicht CL. Beispielsweise kann die Tunnelisolierschicht TL eine Siliziumoxidschicht sein.
Die erste Halbleiterschicht kann auf der vertikalen Isolierschicht gebildet sein. In beispielhaften Ausführungsformen kann die erste Halbleiterschicht beispielsweise ein Halbleitermaterial (beispielsweise eine polykristalline Siliziumschicht, eine einkristalline Siliziumschicht oder eine amorphe Siliziumschicht) sein, welche durch eine von ALD- oder CVD-Techniken gebildet ist.
Die erste Halbleiterschicht und die vertikale Isolierschicht können anisotrop geätzt werden, um die obere Oberfläche der unteren Halbleiterstruktur LSP freizulegen. Demzufolge können die erste Halbleiterstruktur 120 und der vertikale Isolator 140 auf der Seitenoberfläche des Durchgangslochs H gebildet werden. Beispielsweise sind in einer beispielhaften Ausführungsform der vertikale Isolator 140 und die erste Halbleiterstruktur 120 gebildet, um eine zylindrische Struktur mit offenen oberen und unteren Enden zu haben. In beispielhaften Ausführungsformen kann das anisotrope Ätzen der ersten Halbleiterschicht und der vertikalen Isolierschicht in einer Über-Ätz-Art und Weise durchgeführt werden. In diesem Fall können die untere Halbleiterstruktur LSP, welche durch die erste Halbleiterstruktur 120 freigelegt wird, und der vertikale Isolator 140 eine ausgesparte obere Oberfläche haben.
Während des anisotropen Ätzvorgangs kann ein Abschnitt der vertikalen Isolierschicht, welcher unter der ersten Halbleiterstruktur 120 angeordnet ist, nicht geätzt werden. In diesem Fall kann der vertikale Isolator 140 einen Bodenabschnitt aufweisen, welcher zwischen der ersten Halbleiterstruktur 120 und der unteren Halbleiterstruktur LSP zwischenliegend angeordnet ist. Demzufolge kann eine untere Oberfläche des vertikalen Isolators 140 in Kontakt (beispielsweise in direktem Kontakt) mit wenigstens einem Abschnitt der oberen Oberfläche der unteren Halbleiterstruktur LSP sein.
Die obere Oberfläche der geschichteten Struktur TS kann nach dem anisotropen Ätzvorgang der ersten Halbleiterschicht und der vertikalen Isolierschicht freiliegend sein. Demzufolge können der vertikale Isolator 140 und die erste Halbleiterstruktur 120 lokal in jedem der Durchgangslöcher H, welche zweidimensional auf dem Substrat 100 angeordnet sind, gebildet werden.
Bezug nehmend auf 12 sind die zweite Halbleiterstruktur 125 und die isolierende Spaltfüllstruktur 130 auf der resultierenden Struktur vorgesehen, welche den vertikalen Isolator 140 und die erste Halbleiterstruktur 120 hat.
Beispielsweise sind in einer beispielhaften Ausführungsform eine zweite Halbleiterschicht und eine isolierende Spaltfüllschicht nacheinander folgend in dem Durchgangsloch H gebildet, welches mit dem vertikalen Isolator 140 und der ersten Halbleiterstruktur 120 vorgesehen ist. Die zweite Halbleiterschicht kann winkelgetreu in dem Durchgangsloch H gebildet sein und die zweite Halbleiterschicht kann derart gebildet sein, dass sie eine Dicke hat, welche dünn genug ist derart, dass die zweite Halbleiterschicht das Durchgangsloch H nicht vollständig füllt. Die zweite Halbleiterschicht verbindet die untere Halbleiterstruktur LSP mit der ersten Halbleiterstruktur 120. Die zweite Halbleiterschicht kann ein Halbleitermaterial sein wie beispielsweise eine polykristalline Siliziumschicht, eine einkristalline Siliziumschicht oder eine amorphe Siliziumschicht, welche durch eine von beispielsweise ALD- oder CVD-Techniken gebildet ist. Die isolierende Spaltfüllschicht kann gebildet sein, um das Durchgangsloch H, welches mit der zweiten Halbleiterschicht vorgesehen ist, vollständig zu füllen. Die isolierende Spaltfüllschicht kann eine von beispielsweise einer Spin-auf-Glas (SOG)-Isolierschicht und einer Siliziumoxidschicht sein. Danach können die zweite Halbleiterschicht und die isolierende Spaltfüllschicht planarisiert werden, um die obere Oberfläche der geschichteten Struktur TS freizulegen. Demnach können die zweite Halbleiterstruktur 125 und die isolierende Spaltfüllstruktur 130 lokal in dem Durchgangsloch H gebildet werden.
In einer beispielhaften Ausführungsform wird die zweite Halbleiterschicht 125 gebildet, um eine röhrenförmige oder hohlzylindrische Struktur zu haben, welche ein geschlossenes Ende hat. Beispielsweise kann die zweite Halbleiterstruktur 125 wie eine Tasse geformt sein. In beispielhaften Ausführungsformen kann die zweite Halbleiterstruktur 125 gebildet sein, um das Durchgangsloch H zu füllen. Beispielsweise kann die zweite Halbleiterstruktur 125 eine feste Säulenstruktur haben.
Die isolierende Spaltfüllstruktur 130 kann gebildet sein, um das Durchgangsloch H, welches mit der zweiten Halbleiterstruktur 125 vorgesehen ist, zu füllen.
Zusammen bilden die erste und die zweite Halbleiterstruktur 120 und 125 die obere Halbleiterstruktur USP. Die obere Halbleiterstruktur USP ist auf der unteren Halbleiterstruktur LSP gebildet. Die obere Halbleiterstruktur USP und die untere Halbleiterstruktur LSP bilden zusammen eine Kanalstruktur CS.
Bezug nehmend auf 13 ist in einer beispielhaften Ausführungsform die geschichtete Struktur TS strukturiert, um Gräben T zwischen den Kanalstrukturen CS benachbart zueinander zu bilden. In beispielhaften Ausführungsformen sind die Gräben T gebildet, um das Substrat 100 freizulegen.
Die Bildung der Gräben T kann beispielsweise ein Bilden von zweiten Maskenstrukturen auf der geschichteten Struktur TS aufweisen, um Positionen der Gräben T zu definieren, und dann ein anisotropes Ätzen der geschichteten Struktur TS unter Verwendung der zweiten Maskenstrukturen als einer Ätzmaske.
In einer beispielhaften Ausführungsform sind die Gräben T gebildet, um von der oberen und unteren Halbleiterstruktur USP und LSP beabstandet zu sein, und um Seitenoberflächen der Opfer- und Isolierschichten 106 und 110 freizulegen. Wenn in einer Draufsicht betrachtet, kann jeder der Gräben T wie eine Linie oder ein Rechteck gebildet sein. Wenn in einer Querschnittsansicht betrachtet, können die Gräben gebildet sein, um die obere Oberfläche des Substrats 100 freizulegen. Während des Ätzvorgangs kann das Substrat 100 über-ätzt werden, um eine ausgesparte obere Oberfläche zu haben. Eine Breite des Grabens T kann abhängig von einem Abstand von dem Substrat 100 variieren. Beispielsweise kann eine untere Breite des Grabens T kleiner sein als eine obere Breite davon.
Als ein Ergebnis der Bildung der Gräben T kann die geschichtete Struktur TS eine Mehrzahl von gestreckten linienförmigen Abschnitten haben. Eine Mehrzahl der Kanalstrukturen CS kann durch jede der linienförmigen Abschnitte der geschichteten Struktur TS vorgesehen sein.
Bezugnehmend auf 14 werden die Opferschichten 106, welche durch die Gräben T freigelegt werden, entfernt, um untere und obere Aussparungsbereiche R_L und R_U zwischen den Isolierschichten 110 zu bilden.
Beispielsweise können der untere und der obere Bereich R_L und R_U durch ein Entfernen der Opferschichten 106 unter Verwendung eines isotropen Ätzvorgangs gebildet werden. In beispielhaften Ausführungsformen kann der isotrope Ätzvorgang unter Verwendung eines Ätzrezepts durchgeführt werden, welches eine ausreichend hohe Ätzselektivität hinsichtlich der Isolierschichten 110, des vertikalen Isolators 140, der unteren Halbleiterstruktur LSP, der unteren Isolierschicht 105 und des Substrats 100 hat. Beispielsweise kann in einem Fall, in welchem die Opferschichten 106 aus einer Siliziumnitridschicht gebildet sind und die Isolierschichten 110 aus einer Siliziumoxidschicht gebildet sind, der Ätzvorgang unter Verwendung einer Ätzlösung durchgeführt werden, welche Phosphorsäure enthält.
In einer beispielhaften Ausführungsform ist der untere Aussparungsbereich R_L horizontal von den Gräben T zu einem Bereich zwischen den Isolierschichten 110 und der unteren Isolierschicht 105 erstreckt, und die Seitenwand der unteren Halbleiterstruktur LSP ist teilweise durch den unteren Aussparungsbereich R_L freigelegt. Der obere Aussparungsbereich R_U ist horizontal von den Gräben T zu Bereichen zwischen den Isolierschichten 110 erstreckt, und die Seitenwände des vertikalen Isolators 140 sind teilweise durch die oberen Aussparungsbereiche R_U freigelegt. Beispielsweise kann der untere Aussparungsbereich R_L durch vertikal benachbarte Schichten der Isolierschichten 110 und 105 und die Seitenoberfläche der unteren Halbleiterstruktur LSP abgegrenzt sein, und die oberen Aussparungsbereiche R_U können durch vertikal benachbarte Schichten der Isolierschichten 110 und die Seitenoberfläche des vertikalen Isolators 140 abgegrenzt sein.
In einer beispielhaften Ausführungsform hat jeder der unteren und oberen Aussparungsbereiche R_Lund R_U im Wesentlichen dieselbe vertikale Dicke wie eine Dicke einer entsprechenden einen der Opferschichten 106. In beispielhaften Ausführungsformen hat der untere Aussparungsbereich R_L eine vertikale Dicke größer als diejenige des oberen Aussparungsbereichs R_U. Alternativ haben in einer beispielhaften Ausführungsform die unteren und oberen Aussparungsbereiche R_L und R_U im Wesentlichen dieselbe Dicke wie der andere.
Nach der Bildung der Aussparungsbereiche R_U und R_L wird eine dielektrische Gatestruktur 162 in dem unteren Aussparungsbereich R_L gebildet. Die dielektrische Gatestruktur 162 kann beispielsweise durch einen thermischen Oxidationsvorgang gebildet werden. In diesem Fall kann die Seitenoberfläche der unteren Halbleiterstruktur LSP, welche durch den unteren Aussparungsbereich R_L freigelegt ist, teilweise oxidiert werden. Die dielektrische Gatestruktur 162 kann beispielsweise eine Siliziumoxidschicht aufweisen.
Bezug nehmend auf 15 werden in einer beispielhaften Ausführungsform horizontale Isolatoren 160 gebildet, um innere Seitenoberflächen der unteren und oberen Aussparungsbereiche R_L und R_U zu bedecken, und untere und obere Gateelektroden 150L und 150U werden gebildet, um verbleibende Bereiche der unteren und oberen Aussparungsbereiche R_L und R_U zu füllen, welche mit den horizontalen Isolatoren 160 vorgesehen sind.
Die Bildung der horizontalen Isolatoren 160 und der unteren und oberen Gateelektroden 150L und 150U kann ein nacheinander folgendes Bilden einer horizontalen Isolierschicht und einer leitfähigen Schicht in den oberen und unteren Aussparungsbereichen R_L und R_U aufweisen, und dann ein Entfernen der horizontalen Isolierschicht und der leitfähigen Schicht aus den Gräben T, um lokal die horizontalen Isolatoren 160 und die unteren und oberen Gateelektroden 150L und 150U in den unteren und oberen Aussparungsbereichen R_L und R_U zu bilden.
Ähnlich zu der vertikalen Isolierschicht kann die horizontale Isolierschicht eine einzelne Schicht sein oder kann eine Mehrzahl von Schichten aufweisen. In beispielhaften Ausführungsformen kann die horizontale Isolierschicht eine Sperrisolierschicht aufweisen, welche einen Speicherzelltransistor einer Ladungsfallenflashspeichervorrichtung bildet. Wie voranstehend unter Bezugnahme auf 6 beschrieben ist, kann die Sperrisolierschicht eines von Materialien sein, welches Bandlücken hat, welche kleiner sind als diejenigen der Tunnelisolierschicht TL und größer als diejenigen der Speicherladungsschicht CL. Die Sperrisolierschicht kann beispielsweise ein High-k-Dielektrikum sein (beispielsweise Aluminiumoxid und Hafniumoxid).
Die leitfähige Schicht kann gebildet werden, um die unteren und oberen Aussparungsbereiche R_L und R_U zu bilden, welche mit der horizontalen Isolierschicht vorgesehen sind, und um die inneren Oberflächen der Gräben T winkelgetreu zu bedecken. In diesem Fall kann die Bildung der unteren und oberen Gateelektroden 150L und 150U ein Entfernen der leitfähigen Schicht von den Gräben T unter Verwendung eines isotropen Ätzvorgangs aufweisen. In beispielhaften Ausführungsformen kann die leitfähige Schicht gebildet werden, um die Gräben T zu füllen. In diesem Fall können die oberen und unteren Gateelektroden 150L und 150U gebildet werden durch ein Durchführen eines anisotropen Ätzvorgangs, um die leitfähige Schicht von den Gräben T zu entfernen. In beispielhaften Ausführungsformen können die oberen Gateelektroden 150U in den oberen Aussparungsbereichen R_U jeweils gebildet werden, und die untere Gateelektrode 150L kann in dem unteren Aussparungsbereich R_L gebildet werden. Die Bildung der leitfähigen Schicht kann ein nacheinander folgendes Abscheiden einer Sperrmetallschicht und einer Metallschicht aufweisen. Die Sperrmetallschicht kann aufweisen oder gebildet sein aus wenigstens einem von Metallnitriden wie beispielsweise TiN, TaN oder WN, und die Metallschicht kann aufweisen oder gebildet sein aus wenigstens einem von metallischen Materialien wie beispielsweise W, Al, Ti, Ta, Co oder Cu.
In den oberen Aussparungsbereichen R_U können die horizontalen Isolatoren 160 in Kontakt (beispielsweise direktem Kontakt) mit dem vertikalen Isolator 140 sein. In dem unteren Aussparungsbereich R_L können die horizontalen Isolatoren 160 in Kontakt (beispielsweise direktem Kontakt) mit der dielektrischen Gatestruktur 162 sein, welche die untere Halbleiterstruktur LSP bedeckt.
Die Gateelektroden 150L und 150U und die Isolierschichten 110, welche dazwischenliegend angeordnet sind, können den Stapel SS bilden.
Nach der Bildung der unteren und oberen Gateelektroden 150L und 150U können gemeinsame Sourcebereiche 170 in dem Substrat 100 gebildet werden. Die gemeinsamen Sourcebereiche 170 können gebildet werden durch ein Durchführen eines Ionenimplantationsvorgangs auf dem Substrat 100, welches durch die Gräben T freiliegend ist. Die gemeinsamen Sourcebereiche 170 können gebildet werden, um einen Leitfähigkeitstyp zu haben, welcher unterschiedlich von der unteren Halbleiterstruktur LSP ist. Alternativ kann ein Abschnitt des Substrats 100 in Kontakt mit der unteren Halbleiterstruktur LSP gebildet werden, um denselben Leitfähigkeitstyp zu haben wie die untere Halbleiterstruktur LSP. In einer Flashspeichervorrichtung gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts können die gemeinsamen Sourcebereiche 170 miteinander verbunden sein, um in einem Äquipotenzialzustand zu sein. In beispielhaften Ausführungsformen können die gemeinsamen Sourcebereiche 170 elektrisch voneinander getrennt zu sein, um elektrische Potenziale unterschiedlich voneinander zu haben. In beispielhaften Ausführungsformen können die gemeinsamen Sourcebereiche 170 eine Mehrzahl von Sourcegruppen bilden, welche elektrisch voneinander getrennt sind, um elektrische Potenziale unterschiedlich voneinander zu haben, und von welchen jede eine Mehrzahl von gemeinsamen Sourcebereichen 170 aufweist.
Zurückverweisend auf 3 werden in einer beispielhaften Ausführungsform die Elektrodentrennstrukturen 180 auf den gemeinsamen Sourcebereichen 170 gebildet, um die Gräben T zu füllen. Die Elektrodentrennstrukturen 180 können gebildet werden aus wenigstens einem von beispielsweise einer Siliziumoxidschicht, einer Siliziumnitridschicht oder einer Siliziumoxinitridschicht.
Zusätzlich ist in einer beispielhaften Ausführungsform die leitfähige Kontaktstelle 165 gebildet, um mit der ersten und zweiten Halbleiterstruktur 120 und 125 verbunden zu sein. Die leitfähige Kontaktstelle 165 kann durch ein Aussparen oberer Abschnitte der ersten und zweiten Halbleiterstrukturen 120 und 125 und dann ein Füllen der ausgesparten Bereiche mit einem leitfähigen Material gebildet werden. Alternativ kann die leitfähige Kontaktstelle 165 durch ein Dotieren der ersten und zweiten Halbleiterstruktur 120 und 125 mit Störstellen gebildet werden. In diesem Fall kann die leitfähige Kontaktstelle 165 einen unterschiedlichen Leitfähigkeitstyp von demjenigen der ersten und zweiten Halbleiterstrukturen 120 und 125 haben.
Danach kann auf dem Stapel SS der Kontaktstecker PLG gebildet werden, um mit der leitfähigen Kontaktstelle 165 verbunden zu sein, und die Bitleitung BL kann gebildet werden, um mit dem Kontaktstecker PLG verbunden zu sein. Die Bitleitung BL kann elektrisch mit der ersten und zweiten Halbleiterstruktur 120 und 125 durch den Kontaktstecker PLG verbunden sein. Die Bitleitung BL kann gebildet werden, um die oberen und unteren Gateelektroden 150L und 150U oder die Gräben T zu kreuzen. Die Bitleitung BL kann gebildet werden, um von dem Stapel SS durch die zwischenliegende Isolierschicht 190 beabstandet zu sein.
Gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts ist ein Durchgangsloch vorgesehen, um einen Abschnitt eines Substrats zu durchdringen, und eine untere Halbleiterstruktur ist in dem Durchgangsloch vorgesehen. Eine Rückstandsschicht ist lokal in dem Durchgangsloch vorgesehen und unter der unteren Halbleiterstruktur. Ein Hohlraum, welcher durch die untere Halbleiterstruktur und die Rückstandsschicht begrenzt ist, ist in dem Durchgangsloch vorgesehen.
Die untere Halbleiterstruktur kann eine epitaktische Struktur sein, welche unter Verwendung eines Abschnitts des Substrats aufgewachsen ist, welcher durch das Durchgangsloch als eine Keimschicht freigelegt ist. Die Anwesenheit der Rückstandsschicht kann unterdrücken, dass die untere Halbleiterstruktur auf einer unteren Oberfläche des Durchgangslochs aufwächst, und demnach kann nur eine innere Seitenoberfläche des Substrats, welche durch das Durchgangsloch freigelegt ist, als eine Keimschicht zum Aufwachsen der unteren Halbleiterstruktur verwendet werden. Demzufolge können die unteren Halbleiterstrukturen gebildet werden, um im Wesentlichen dieselbe Höhe zu haben. Demnach kann gemäß beispielhaften Ausführungsformen des erfinderischen Konzepts eine Höheneinheitlichkeit der unteren Halbleiterstrukturen verbessert werden, was zu einer dreidimensionalen Speichervorrichtung führt, welche verbesserte elektrische Charakteristiken und eine hohe Zuverlässigkeit hat.
Obwohl entsprechende Draufsichten und/oder perspektivische Ansichten einer Querschnittsansicht oder von einigen Querschnittsansichten nicht gezeigt sein mag, sehen die Querschnittsansicht(en) von Vorrichtungsstrukturen, welche hierin veranschaulicht sind, Unterstützung für eine Mehrzahl von Vorrichtungsstrukturen vor, welche sich entlang zwei unterschiedlichen Richtungen erstrecken, wie in einer Draufsicht veranschaulicht würde, und/oder in drei unterschiedlichen Richtungen, wie in einer perspektivischen Ansicht veranschaulicht würde. Die zwei unterschiedlichen Richtungen können oder können nicht orthogonal zueinander sein. Die drei unterschiedlichen Richtungen können eine dritte Richtung aufweisen, welche orthogonal zu den zwei unterschiedlichen Richtungen sein kann. Die Mehrzahl von Vorrichtungsstrukturen kann in einer gleichen elektronischen Vorrichtung integriert sein. Beispielsweise kann, wenn eine Vorrichtungsstruktur (beispielsweise eine Speicherzellstruktur oder eine Transistorstruktur) in einer Querschnittsansicht veranschaulicht ist, eine elektronische Vorrichtung eine Mehrzahl von den Vorrichtungsstrukturen (beispielsweise Speicherzellstrukturen oder Transistorstrukturen) aufweisen, wie durch eine Draufsicht der elektronischen Vorrichtung veranschaulicht würde. Die Mehrzahl von Vorrichtungsstrukturen kann in einem Array und/oder in einem zweidimensionalen Muster angeordnet sein.
In einer beispielhaften Ausführungsform des erfinderischen Konzepts ist ein dreidimensionales (3D)-Speicherarray vorgesehen. Das 3D-Speicherarray ist monolithisch in einer oder mehreren physikalischen Ebenen von Arrays von Speicherzellen gebildet, welche eine aktive Fläche haben, welche über einem Siliziumsubstrat angeordnet ist, und Schaltkreise, welche mit dem Betrieb dieser Speicherzellen verknüpft sind, unabhängig davon, ob solche zugeordneten Schaltungen über oder innerhalb solch eines Substrats sind. Der Begriff „monolithisch“ bedeutet, dass Schichten von jeder Ebene des Array direkt auf den Schichten jeder darunterliegenden Ebene des Array abgeschieden sind. In einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts weist das Speicherarray vertikale NAND-Stränge auf, welche vertikal orientiert sind derart, dass wenigstens eine Speicherzelle über einer anderen Speicherzelle platziert ist. Die wenigstens eine Speicherzelle kann eine Ladungsfallenschicht aufweisen.nach einer herausragenden Leistungsfähigkeit aufweisen. Die folgenden Patentdokumente beschreiben geeignete Konfigurationen für dreidimensionale Speicherarrays, in welchen das dreidimensionale Speicherarray als eine Mehrzahl von Ebenen konfiguriert ist, mit Wortleitungen und/oder Bitleitungen, welche zwischen den Ebenen gemeinsam verwendet werden: US 7 679 133 B2 ; US 8 553 466 B2 ; US 8 654 587 B2 ; US 8 559 235 B2 ; US 2011 / 0 233 648 A1 .

Claims

Dreidimensionale Halbleitervorrichtung, die Folgendes aufweist: eine Mehrzahl von Gateelektroden (150L, 150U), welche auf einem Substrat (100) in einer Richtung senkrecht zu einer oberen Oberfläche des Substrats (100) geschichtet sind; eine Kanalstruktur (CS), welche durch die Gateelektroden (150L, 150U) hindurchtritt und mit dem Substrat (100) verbunden ist; einen Hohlraum (118), welcher in dem Substrat (100) angeordnet ist und unter der Kanalstruktur (CS) angeordnet ist; und eine Rückstandsschicht (115), welche in dem Substrat (100) angeordnet ist und unter der Kanalstruktur (CS) angeordnet ist, wobei der Hohlraum (118) zwischen der Kanalstruktur (CS) und der Rückstandsschicht (115) angeordnet ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 1, wobei die Kanalstruktur (CS) Folgendes aufweist: eine untere Halbleiterstruktur (LSP), welche teilweise innerhalb des Substrats (100) angeordnet ist; und eine obere Halbleiterstruktur (USP), welche von dem Substrat (100) beabstandet ist, wobei die untere Halbleiterstruktur (LSP) zwischen der oberen Halbleiterstruktur (USP) und dem Substrat (100) angeordnet ist, und der Hohlraum (118) zwischen der unteren Halbleiterstruktur (LSP) und der Rückstandsschicht (115) angeordnet ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 2, wobei der Hohlraum (118) durch eine untere Oberfläche der unteren Halbleiterstruktur (LSP) und eine obere Oberfläche der Rückstandsschicht (115) begrenzt ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 3, wobei die untere Oberfläche der unteren Halbleiterstruktur (LSP) auf einer niedrigeren Ebene angeordnet ist als die obere Oberfläche des Substrats (100).
Dreidimensionale Halbleitervorrichtung nach Anspruch 3, wobei die untere Oberfläche der unteren Halbleiterstruktur (LSP) eine gekrümmte Form hat.
Dreidimensionale Halbleitervorrichtung nach Anspruch 2, wobei die untere Halbleiterstruktur (LSP) eine epitaktische Struktur ist, welche unter Verwendung des Substrats (100) als einer Keimschicht aufgewachsen ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 2, wobei die Rückstandsschicht (115) wenigstens eines von Kohlenstoff und Sauerstoff aufweist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: ein Durchgangsloch (H), welches die Gateelektroden (150L, 150U) und einen Abschnitt des Substrats (100) durchdringt, wobei die Kanalstruktur (CS) in dem Durchgangsloch (H) angeordnet ist, und die Rückstandsschicht (115) und der Hohlraum (118) in einem unteren Bereich des Durchgangslochs (H) angeordnet sind.
Dreidimensionale Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: eine Mehrzahl von Kanalstrukturen (CS), welche die Kanalstruktur (CS) aufweist, und eine Mehrzahl von Hohlräumen (118), welche den Hohlraum (118) aufweist, wobei die Kanalstrukturen (CS) voneinander in einer Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats (100) beabstandet sind, die Hohlräume (118) voneinander in der Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats (100) beabstandet sind und jeder der Hohlräume (118) unter einer entsprechenden einen der Kanalstrukturen (CS) angeordnet ist.
Dreidimensionale Halbleitervorrichtung, die Folgendes aufweist: eine Mehrzahl von Gateelektroden (150L, 150U), welche auf einem Substrat (100) in einer ersten Richtung senkrecht zu einer oberen Oberfläche des Substrats (100) geschichtet sind; eine Kanalstruktur (CS), welche in einem Durchgangsloch (H) angeordnet ist, wobei das Durchgangsloch (H) durch die Gateelektroden (150L, 150U) und wenigstens einen Abschnitt des Substrats (100) hindurchtritt, und die Kanalstruktur (CS) sich in der ersten Richtung erstreckt; und einen Hohlraum (118), welcher in dem Durchgangsloch (H) angeordnet ist und unter der Kanalstruktur (CS) angeordnet ist, wobei die Kanalstruktur (CS) eine untere Halbleiterstruktur (LSP) in Kontakt mit dem Substrat (100) aufweist, und die untere Halbleiterstruktur (LSP) eine untere Oberfläche aufweist, welche einen Abschnitt einer inneren Oberfläche des Hohlraums (118) bildet.
Dreidimensionale Halbleitervorrichtung nach Anspruch 10, wobei die untere Oberfläche der unteren Halbleiterstruktur (LSP) auf einer niedrigeren Ebene angeordnet ist als die obere Oberfläche des Substrats (100).
Dreidimensionale Halbleitervorrichtung nach Anspruch 11, wobei die untere Oberfläche der unteren Halbleiterstruktur (LSP) eine gekrümmte Form hat.
Dreidimensionale Halbleitervorrichtung nach Anspruch 11, wobei der Hohlraum (118) zwischen der unteren Oberfläche der unteren Halbleiterstruktur (LSP) und einer unteren Oberfläche des Durchgangslochs (H) angeordnet ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 13, ferner aufweisend: eine Rückstandsschicht (115), welche in dem Durchgangsloch (H) angeordnet ist und unterhalb der Kanalstruktur (CS) angeordnet ist, wobei die Rückstandsschicht (115) zwischen dem Hohlraum (118) und der unteren Oberfläche des Durchgangslochs (H) angeordnet ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 14, wobei die Rückstandsschicht (115) eine obere Oberfläche aufweist, welche einen anderen Abschnitt der inneren Oberfläche des Hohlraums (118) bildet.
Dreidimensionale Halbleitervorrichtung nach Anspruch 14, wobei die Rückstandsschicht (115) wenigstens eines von Kohlenstoff und Sauerstoff aufweist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 10, wobei die untere Halbleiterstruktur (LSP) eine epitaktische Struktur ist, welche unter Verwendung des Substrats (100) aufgewachsen ist, welches durch die Durchgangslöcher (H) als eine Keimschicht freigelegt ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 10, wobei die Kanalstruktur (CS) ferner Folgendes aufweist: eine obere Halbleiterstruktur (USP), welche von dem Substrat (100) beabstandet ist, wobei die untere Halbleiterstruktur (LSP) zwischen der oberen Halbleiterstruktur (USP) und dem Substrat (100) angeordnet ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 10, ferner aufweisend: eine Mehrzahl von Durchgangslöchern (H), welche das Durchgangsloch (H) aufweist, wobei die Durchgangslöcher (H) voneinander in einer zweiten Richtung im Wesentlichen parallel zu der oberen Oberfläche des Substrats (100) beabstandet sind; eine Mehrzahl von Kanalstrukturen (CS), welche die Kanalstruktur (CS) aufweist, wobei die Kanalstrukturen (CS) in den Durchgangslöchern (H) angeordnet sind; und eine Mehrzahl von Hohlräumen (118), welche den Hohlraum (118) aufweist, wobei die Hohlräume (118) in den Durchgangslöchern (H) unter den Kanalstrukturen (CS) angeordnet sind.
Dreidimensionale Halbleitervorrichtung, die Folgendes aufweist: eine untere Gateelektrode (150L), welche auf einem Substrat (100) angeordnet ist; eine Mehrzahl von oberen Gateelektroden (150U), welche auf dem Substrat (100) angeordnet sind, wobei die untere Gateelektrode (150L) und die oberen Gateelektroden (150U) aufeinander folgend auf dem Substrat (100) in einer Richtung senkrecht zu einer oberen Oberfläche des Substrats (100) geschichtet sind; ein Durchgangsloch (H), welches die untere Gateelektrode (150L), die oberen Gateelektroden (150U) und einen Abschnitt des Substrats (100) durchdringt; eine untere Halbleiterstruktur (LSP), welche in einem unteren Bereich des Durchgangslochs (H) angeordnet ist und teilweise innerhalb des Substrats (100) angeordnet ist; eine Rückstandsschicht (115), welche wenigstens eines von Kohlenstoff und Sauerstoff aufweist, angeordnet in dem unteren Bereich des Durchgangslochs (H) unter der unteren Halbleiterstruktur (LSP) ist; und einen Hohlraum (118), welcher in dem unteren Bereich des Durchgangslochs (H) zwischen der Rückstandsschicht (115) und der unteren Halbleiterstruktur angeordnet ist, wobei eine obere Grenze des Hohlraums (118) durch eine untere Oberfläche der unteren Halbleiterstruktur (LSP) definiert ist, und eine untere Grenze des Hohlraums (118) durch eine obere Oberfläche der Rückstandsschicht (115) definiert ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 20, wobei die untere Oberfläche der unteren Halbleiterstruktur (LSP) eine gekrümmte Form hat, und die obere Oberfläche der Rückstandsschicht (115) im Wesentlichen flach ist.
Dreidimensionale Halbleitervorrichtung nach Anspruch 20, ferner aufweisend: eine obere Halbleiterstruktur (USP), welche von dem Substrat (100) beabstandet ist, wobei die untere Halbleiterstruktur (LSP) zwischen der oberen Halbleiterstruktur (USP) und dem Substrat (100) angeordnet ist, und ein unterer Abschnitt der oberen Halbleiterstruktur (USP) sich in die untere Halbleiterstruktur (LSP) hinein erstreckt.