DE102019219538A1 - Halbleiterbauelement und verfahren zum herstellen desselben - Google Patents

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Abstract

Ein Halbleiterbauelement umfasst eine gestapelte Leitungsstruktur mit einer Bitleitung über einem Substrat, eine aktive Schicht, die auf einer höheren Ebene als die gestapelte Leitungsstruktur und parallel zur Bitleitung angeordnet ist, einen Kondensator, der auf einer höheren Ebene als die aktive Schicht angeordnet ist, einen ersten Anschluss, der sich nach unten erstreckt, um durch die aktive Schicht mit der Bitleitung gekoppelt zu werden, einen zweiten Anschluss, der zwischen der aktiven Schicht und dem Kondensator gebildet wird, und eine Wortleitung, die sich in einer Richtung erstreckt, die sich mit der Bitleitung kreuzt, während sie sich mit der aktiven Schicht kreuzt.

Description

  • HINTERGRUND
  • Gebiet
  • Verschiedene Ausführungsformen der vorliegenden Erfindung betreffen ein Halbleiterbauelement und insbesondere ein Halbleiterbauelement mit vergrabenen bzw. verdeckten Bitleitungen und ein Verfahren zum Herstellen des Halbleiterbauelements.
  • Beschreibung des Stands der Technik
  • In letzter Zeit wird die Größe einer Speicherzelle kontinuierlich verringert, um einen Net-Die einer Speichervorrichtung zu vergrößern.
  • Wenn die Größe der Speicherzelle feiner wird, sollte die parasitäre Kapazität Cb verringert und die Kapazität erhöht werden.
  • Es ist jedoch schwierig, einen Net-Die aufgrund der strukturellen Beschränkung einer Speicherzelle zu vergrößern.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der vorliegenden Erfindung sind auf ein Halbleiterbauelement mit einer hochintegrierten Speicherzelle und ein Verfahren zum Herstellen des Halbleiterbauelements gerichtet.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement: eine gestapelte Leitungsstruktur mit einer Bitleitung, wobei die gestapelte Leitungsstruktur über einem Substrat angeordnet ist; eine aktive Schicht, die auf einer höheren Ebene als die Stapelleitungsstruktur und parallel zur Bitleitung angeordnet ist; einen Kondensator, der auf einem höheren Niveau als die aktive Schicht angeordnet ist; einen ersten Anschluss (Plug), der sich durch die aktive Schicht erstreckt, um mit der Bitleitung gekoppelt zu werden; einen zweiten Anschluss (Plug), der zwischen der aktiven Schicht und dem Kondensator gebildet ist, um die aktive Schicht mit dem Kondensator zu koppeln; und eine Wortleitung, die sich in einer Richtung erstreckt, die sich mit der Bitleitung kreuzt, während sie sich mit der aktiven Schicht kreuzt. Das Halbleiterbauelement kann ferner eine Isolationsschicht aufweisen, die Seitenwände der aktiven Schicht umgibt. Die Isolationsschicht kann eine erste Isolationsschicht, die einen Luftspalt aufweist, der an beiden Seitenwänden der gestapelten Leitungsstruktur angeordnet ist; und eine zweite Isolationsschicht, die auf einem zweiten Paar von Seitenwänden der aktiven Schicht gebildet ist, aufweisen, wobei sich die erste Isolationsschicht derart erstreckt, um ein erstes Paar von Seitenwänden der aktiven Schicht zu bedecken. Die gestapelte Leitungsstruktur umfasst eine Vielzahl von gestapelten Leitungsstrukturen, und die erste Isolationsschicht ist zwischen den gestapelten Leitungsstrukturen angeordnet. Die aktive Schicht umfasst eine Vielzahl von aktiven Schichten, und die zweite Isolationsschicht ist zwischen den aktiven Schichten angeordnet. Der zweite Anschluss umfasst ein Paar von zweiten Anschlüssen, die voneinander beabstandet sind, und die zweiten Anschlüsse stehen direkt mit der aktiven Schicht in Kontakt. Die Wortleitung umfasst ein planares Gate, ein Finnen-Gate, ein vertikales Gate oder ein vergrabenes Gate.
  • Gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements: Vorbereiten einer Vielzahl von gestapelten Leitungsstrukturen, von denen jede eine Bitleitung und eine aktive Schicht vom Leitungstyp über einem Substrat umfasst; Bilden einer Vielzahl von aktiven Schichten vom Inseltyp durch Schneiden der aktiven Schicht vom Leitungstyp; Bilden eines ersten Anschlusses, der über die aktiven Schichten vom Inseltyp mit der Bitleitung gekoppelt ist; Bilden einer Wortleitung über den aktiven Schichten vom Inseltyp; Bilden eines zweiten Anschlusses, der mit beiden Seiten jeder der aktiven Schichten vom Inseltyp gekoppelt ist; und Bilden einer Vielzahl von Kondensatoren, die jeweils mit den zweiten Anschlüssen gekoppelt sind.
  • Diese und andere Merkmale und Vorteile der vorliegenden Erfindung werden für den Fachmann auf dem Gebiet der Erfindung aus der folgenden detaillierten Beschreibung in Verbindung mit den folgenden Zeichnungen ersichtlich.
  • Figurenliste
    • 1A bis 1D stellen ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • 2A bis 13C stellen ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • 14A bis 14D stellen ein Verfahren zum Bilden eines Substratstapels dar.
    • 15 bis 17 zeigen Draufsichten, die Halbleiterbauelemente gemäß anderen Ausführungsformen der vorliegenden Erfindung darstellen.
    • 18A und 18B stellen eine in 17 gezeigte Wortleitung dar.
    • 19A und 19B stellen ein Halbleiterbauelement gemäß einer anderen Ausführungsform der vorliegenden Erfindung dar.
    • 20 zeigt eine perspektivische Ansicht, die ein Halbleiterbauelement gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Verschiedene Ausführungsformen der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beigefügten Zeichnungen ausführlicher beschrieben. Die vorliegende Erfindung kann jedoch in verschiedenen Formen ausgeführt sein und sollte nicht als auf die hierin dargelegten Ausführungsformen beschränkt angesehen werden. Vielmehr werden diese Ausführungsformen bereitgestellt, damit diese Offenbarung gründlich und vollständig ist und dem Fachmann den Umfang der vorliegenden Erfindung vollständig vermittelt. In der gesamten Offenbarung beziehen sich gleiche Bezugszeichen in den verschiedenen Figuren und Ausführungsformen der vorliegenden Erfindung auf gleiche Teile.
  • Es versteht sich, dass die Zeichnungen vereinfachte schematische Darstellungen der beschriebenen Vorrichtungen sind und möglicherweise keine bekannten Details umfassen, um zu vermeiden, dass Merkmale der Erfindung unklar gemacht werden. Auch sind die Zeichnungen nicht unbedingt maßstabsgetreu und in einigen Fällen können die Proportionen übertrieben sein, um die Merkmale der Ausführungsformen klar zu veranschaulichen.
  • Es wird ferner angemerkt, dass, wenn eine erste Schicht als „über“ einer zweiten Schicht oder „über“ einem Substrat bezeichnet wird, sie sich nicht nur auf einen Fall bezieht, in dem die erste Schicht direkt auf der zweiten Schicht oder dem Substrat gebildet ist, sondern auch einen Fall, in dem eine dritte Schicht zwischen der ersten Schicht und der zweiten Schicht oder dem Substrat vorhanden ist. Wenn eine erste Schicht als „auf“ einer zweiten Schicht oder „auf“ einem Substrat bezeichnet wird, bezieht sie sich auf einen Fall, in dem die erste Schicht direkt auf der zweiten Schicht oder dem Substrat gebildet wird.
  • Es sollte auch angemerkt werden, dass in einer Ausführungsform vorhandene Merkmale mit einem oder mehreren Merkmalen einer anderen Ausführungsform verwendet werden können, ohne vom Umfang der Erfindung abzuweichen.
  • In den folgenden Ausführungsformen der vorliegenden Erfindung kann ein Bereich zum Bilden eines Kondensators ausreichend über der Wortleitung sichergestellt werden, indem eine selbstausgerichtete vergrabene Bitleitung verwendet wird.
  • Eine Speicherzelle mit einer vergrabenen Bitleitung kann auch unter Verwendung eines vollständig verarmten Silicon-On-Insulator- (fully-depleted Silicon-On-Insulator - FDSOI) Substrats als eine Basis gebildet werden.
  • Die vorliegende Erfindung ermöglicht es, die Layoutfläche, die zum Bilden einer 1T1C- (1-Transistor-1-Kondensator) Struktur erforderlich ist, weiter zu reduzieren. Die vorliegende Erfindung kann bei der Realisierung einer 4F2-DRAM-Speicherzelle nützlich sein.
  • 1A bis 1D stellen ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar. 1A zeigt eine Draufsicht des Halbleiterbauelements, 1B zeigt eine Querschnittsansicht entlang einer Linie A1-A1' von 1A, 1C zeigt eine Querschnittsansicht entlang einer Linie A2-A2' von 1A, und 1D zeigt eine perspektivische Ansicht entlang einer Linie A3-A3' von 1A.
  • Unter Bezugnahme auf die 1A bis 1D kann das Halbleiterbauelement 100 Teil einer Speicherzellenanordnung bzw. eines Speicherzellenarrays sein. Das Halbleiterbauelement 100 kann eine Vielzahl von Speicherzellen umfassen. Jede Speicherzelle kann eine Bitleitung 103P, einen Transistor mit einer aktiven Schicht 105I, die auf einem höheren Niveau bzw. einer höheren Ebene als die Bitleitung 103P angeordnet ist, und einen Kondensator 109, der auf einem höheren Niveau bzw. einer höheren Ebene als der Transistor angeordnet ist, umfassen. Der Transistor kann die aktive Schicht 1051 und eine Wortleitung 107 umfassen. Ein Paar von Wortleitungen 107, die parallel zueinander verlaufen, kann über der aktiven Schicht 1051 angeordnet sein. Das Paar von Wortleitungen 107 kann die aktive Schicht 1051 schneiden bzw. kreuzen.
  • Eine vergrabene dielektrische Leitung 104P kann zwischen der Bitleitung 103P und der aktiven Schicht 1051 gebildet sein. Das Halbleiterbauelement 100 kann ferner einen Durchgangsanschluss 106, der über die aktive Schicht 105I mit einer Bitleitung 103P verbunden ist, und ein Paar vertikaler Anschlüsse 108 umfassen, die jeweils mit beiden Seiten der aktiven Schicht 1051 verbunden sind. Der Durchgangsanschluss 106 kann sich von einem Niveau oberhalb des Niveaus der oberen Fläche der aktiven Schicht 105I durch die aktive Schicht 105I und durch die vergrabene dielektrische Leitung 104P nach unten erstrecken, um die Bitleitung 103P zu kontaktieren. Die Bodenfläche des Durchgangsanschlusses 106 kann in Kontakt mit der Bitleitung 103P stehen. Die Bodenfläche des Durchgangsanschlusses 106 kann sich auf einem Niveau befinden, das niedriger als die ober Fläche der Bitleitung 103P ist. Der vertikale Anschluss 108 kann sich von einer Oberfläche der aktiven Schicht 1051 nach oben erstrecken.
  • Die Bitleitung 103P kann sich entlang einer ersten Richtung D1 erstrecken, und die Wortleitung 107 kann sich entlang einer zweiten Richtung D2 erstrecken. Die erste und die zweite Richtung D1 und D2 können senkrecht zueinander sein und können eine Ebene definieren, die parallel zu der oberen Fläche des Substrats 101 verläuft. Somit können sich die Bitleitung 103P und die Wortleitung 107 von oben gesehen vertikal kreuzen bzw. schneiden, wobei sie sich jedoch nicht berühren dürfen, da die Wortleitungen 107 auf einem Niveau gebildet sind, das höher als das Niveau der Bitleitungen 103P ist. Die aktive Schicht 1051 kann über der Bitleitung 103P gebildet sein. Die aktive Schicht 1051 und die Bitleitung 103P können sich vertikal in einer dritten Richtung D3 überlappen, die senkrecht zu der Ebene ist, die durch die erste und die zweite Richtung D1 und D2 definiert ist.
  • Der Durchgangsanschluss 106 kann eine gestapelte Struktur eines Metallanschlusses bzw. Metall-Plugs 121 und eines Siliziumanschlusses bzw. Silizium-Plugs 122 sein. Der Siliziumanschluss 122 kann auf dem Metallanschluss 121 gebildet sein. Der Metallanschluss 121 kann aus einem Material auf Metallbasis gebildet sein. Beispielsweise kann der Metallanschluss 121 Titan, Titannitrid, Wolframnitrid, Wolfram, Titansilicid, Wolframsilicid oder eine Kombination davon umfassen. Der Siliziumanschluss 122 kann Polysilizium umfassen. Beispielsweise kann der Siliziumanschluss 122 dotiertes Polysilizium umfassen, das mit einer Verunreinigung vom N-Typ, wie Phosphor und Arsen, dotiert ist. Der Durchgangsanschluss 106 kann in direktem Kontakt mit der aktiven Schicht 1051 und der Bitleitung 103P stehen. Die aktive Schicht 1051 und die Bitleitung 103P können durch den Durchgangsanschluss 106 elektrisch miteinander verbunden sein. Die ober Fläche bzw. Oberseite des Durchgangsanschlusses 106 kann auf einem niedrigeren Niveau als die Wortleitung 107 angeordnet sein. Die obere Fläche des Durchgangsanschlusses 106 kann auf einem Niveau angeordnet sein, das ungefähr gleich oder geringfügig niedriger als das untere Niveau der Wortleitung 107 ist.
  • Eine Pufferleitung 102P kann unter der Bitleitung 103P gebildet sein, und ein Grundsubstrat bzw. Bulk-Substrat 101 kann unter der Pufferleitung 102P gebildet sein. Die Pufferleitung 102P, die Bitleitung 103P und die vergrabene dielektrische Leitung 104P können sequentiell über dem Bulk-Substrat 101 gestapelt sein. In einer Ausführungsform können die Pufferleitung 102P und die vergrabene dielektrische Leitung 104P Siliziumoxid umfassen. Die Bitleitung 103P kann eine Form aufweisen, die zwischen der vergrabenen dielektrischen Leitung 104P und der Pufferleitung 102P vergraben ist. Die Bitleitung 103P und das Bulk-Substrat 101 können durch die Pufferleitung 102P voneinander isoliert sein.
  • Die Pufferleitung 102P, die Bitleitung 103P und die vergrabene Isolationsleitung 104P können die gleiche Form aufweisen. Die Pufferleitung 102P, die Bitleitung 103P und die vergrabene Isolationsleitung 104P können sich in der ersten und der zweiten Richtung D1 und D2 gemeinsam erstrecken. Aus der Perspektive einer Draufsicht können die Pufferleitung 102P, die Bitleitung 103P und die vergrabene dielektrische Leitung 104P eine Leitungsform aufweisen, die sich in der ersten Richtung D1 erstreckt. Die Pufferleitung 102P, die Bitleitung 103P und die vergrabene dielektrische Leitung 104P können dieselbe Breite aufweisen, die als ihre Abmessung bzw. Dimension in der zweiten Richtung D2 definiert ist. Diese Struktur, bei der die Bitleitung 103P zwischen der Pufferleitung 102P und der vergrabenen dielektrischen Leitung 104P angeordnet ist, kann auch als vergrabene Bitleitungsstruktur bezeichnet werden, und die Bitleitung 103P kann als vergrabene Bitleitung bezeichnet werden.
  • Ein Vorsprung 101P, der von dem Bulk-Substrat 101 vorsteht, kann unter der Pufferleitung 102P gebildet sein. Der Vorsprung 101P und das Bulk-Substrat 101 können das gleiche Material aufweisen. Der Vorsprung 101P kann durch teilweises Ätzen des Bulk-Substrats 101 gebildet werden. Der Vorsprung 101P kann die gleiche Form wie die Pufferleitung 102P, die Bitleitung 103P und die vergrabene dielektrische Leitung 104P aufweisen. Der Vorsprung 101P kann eine Form aufweisen, die sich in der ersten Richtung D1 erstreckt. Ein Abstand D11 zwischen den benachbarten Vorsprüngen 101P kann groß genug sein, um die Interferenz zwischen den benachbarten Bitleitungen 103P zu blockieren.
  • Eine erste Isolationsschicht 111 kann zwischen den benachbarten Bitleitungen 103P gebildet sein. Die erste Isolationsschicht 111 kann ein Schutzmaterial 112, ein Isolationsmaterial 113 und einen Luftspalt 114 umfassen. Das Schutzmaterial 112 kann Siliziumoxid umfassen. Das Isolationsmaterial 113 kann ein Material mit niedrigem Dielektrikum umfassen. Das Isolationsmaterial 113 kann Siliziumoxid, Siliziumnitrid oder eine Kombination davon umfassen. Der Luftspalt 114 kann in dem Isolationsmaterial 113 gebildet sein. Der Luftspalt 114 kann die parasitäre Kapazität zwischen den benachbarten Bitleitungen 103P reduzieren. Eine zweite Isolationsschicht 116 kann zwischen den benachbarten aktiven Schichten 1051 gebildet sein.
  • Eine Vielzahl von aktiven Schichten 1051 kann über einer Bitleitung 103P gebildet sein. Die benachbarten aktiven Schichten 105I können voneinander beabstandet sein. Jede aktive Schicht 105I kann eine Inselform aufweisen. Jede aktive Schicht 1051 kann aus der Perspektive einer Draufsicht rechteckig oder elliptisch sein. Die Breiten jeder aktiven Schicht und die Breite der Bitleitung 103P in der zweiten Richtung D2 können gleich sein. Jede aktive Schicht 105I kann einen ersten Source/Drain-Bereich 125, der mit dem Durchgangsanschluss 106 verbunden ist, und einen zweiten Source/Drain-Bereich 126, der mit dem vertikalen Anschluss 108 verbunden ist, umfassen. Die ersten Source/Drain-Bereiche 125 können in direktem Kontakt mit den Durchgangsanschlüssen stehen und die zweiten Source/Drain-Bereiche 126 können in direktem Kontakt mit den vertikalen Anschlüssen 108 stehen. Da die vergrabene dielektrische Leitung 104P zwischen der aktiven Schicht 1051 und der Bitleitung 103P angeordnet ist, kann ein Transistor mit der aktiven Schicht 1051 über der SOI-Substratbasis gebildet werden. Die aktive Schicht 1051 kann auch von der Bitleitung 103P durch die vergrabene dielektrische Leitung 104P, die erste Isolationsschicht 111 und die zweite Isolationsschicht 116 isoliert sein. Die vergrabene dielektrische Leitung 104P kann dicker als die aktive Schicht 1051 sein. Dementsprechend kann der Transistor mit der aktiven Schicht 1051 über der FDSOI- (vollständig verarmtes Silizium auf Oxid) Substratbasis gebildet werden.
  • Die Wortleitungen 107 können sich in der zweiten Richtung D2 erstrecken, die die Bitleitungen 103P und die aktiven Schichten 105I kreuzt. Die Wortleitungen 107 können über entsprechenden aktiven Schichten 1051 gebildet sein. Jede Wortleitung 107 kann über der aktiven Schicht 1051 zwischen dem Durchgangsanschluss 106 und dem vertikalen Anschluss 108 angeordnet sein. Ein Paar Wortleitungen 107 kann über einer aktiven Schicht 1051 zwischen zwei vertikalen Anschlüssen 108 angeordnet sein.
  • Das untere Ende jedes vertikalen Anschlusses 108 kann eine Eckklammerform aufweisen, die eine Eckkante der entsprechenden aktiven Schicht 1051 berührt. Das untere Ende jedes vertikalen Anschlusses 108 kann eine Eckklammerform mit einem horizontalen Abschnitt und einem vertikalen Abschnitt aufweisen. Insbesondere kann die Bodenfläche des horizontalen Abschnitts des unteren Endes jedes vertikalen Anschlusses 108 die obere Fläche bzw. Oberseite der entsprechenden aktiven Schicht 1051 berühren. Der vertikale Abschnitt des unteren Endes jedes vertikalen Anschlusses 108 kann die zweite Isolationsschicht 116 durchdringen, um die vergrabene dielektrische Leitung 104P und die Seitenkante der entsprechenden aktiven Schicht 1051 zu kontaktieren. Das obere Ende des vertikalen Anschlusses 108 kann sich in der ersten Richtung D1 erstrecken, um die entsprechende Wortleitung 107 in der vertikalen Richtung D3 teilweise zu überlappen, ohne die entsprechende Wortleitung 107 zu berühren. Der vertikale Anschluss 108 kann Polysilizium mit einer Verunreinigung vom N-Typ umfassen. Der erste und der zweite Source/Drain-Bereich 125 und 126 können eine Verunreinigung umfassen, die von dem Durchgangsanschluss 106 und dem vertikalen Anschluss 108 diffundiert ist. Wenn beispielsweise der Durchgangsanschluss 106 und der vertikale Anschluss 108 mit einer Verunreinigung dotiertes Polysilizium umfassen, können die Verunreinigungen vom Durchgangsanschluss 106 und dem vertikalen Anschluss 108 durch Tempern oder dergleichen in das Innere der aktiven Schicht 1051 diffundieren.
  • Ein Kondensator 109 kann über jedem vertikalen Anschluss 108 gebildet sein. Der Kondensator 109 kann eine dreidimensionale Struktur aufweisen. Beispielsweise kann der Kondensator 109 eine Säulenform, eine Zylinderform oder eine Kombination davon sein. Da der Durchgangsanschluss 106 nicht zwischen den benachbarten Kondensatoren 109 angeordnet ist, kann der Raum zwischen den Kondensatoren 109 ausreichend eng sein. Daher kann sich ein Teil jedes Kondensators 109 erstrecken, um sich vertikal mit der entsprechenden Wortleitung 107 zu überlappen, indem die Größe des Kondensators 109 in der ersten Richtung D1 vergrößert wird. Infolgedessen kann, da die Fläche jedes Kondensators 109 vergrößert werden kann, seine Kapazität vergrößert werden. In einigen Ausführungsformen der vorliegenden Erfindung kann die Kapazität weiter sichergestellt werden, indem der Kondensator 109 als eine ovale Form gebildet wird.
  • 2A bis 13C stellen ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • 2A zeigt eine Draufsicht, die einen Substratstapel 101L darstellt, 2B zeigt eine Querschnittsansicht entlang einer in 2A gezeigten Linie A1-A1' und 2C zeigt eine Querschnittsansicht entlang einer in 2A gezeigten Linie A2-A2'.
  • Bezugnehmend auf 2A bis 2C kann der Substratstapel 101L mit einem vergrabenen leitenden Material 103 hergestellt werden. Der Substratstapel 101L kann in der Reihenfolge eines Bulk-Substrats 101, eines Puffermaterials 102, eines vergrabenen leitenden Materials 103, eines vergrabenen dielektrischen Materials 104 und eines Halbleitermaterials 105 gestapelt sein. Das Bulk-Substrat bzw. Massensubstrat 101 kann Bulk-Silizium umfassen. Das vergrabene leitende Material 103 kann ein niederohmiges Material umfassen. Beispielsweise kann das vergrabene leitende Material 103 ein Halbleitermaterial, ein Metall, ein Metallnitrid, ein Metallsilizid oder eine Kombination davon umfassen. In einer Ausführungsform der vorliegenden Erfindung kann das vergrabene leitende Material 103 ein Metall, beispielsweise Wolfram, umfassen. In einer anderen Ausführungsform der vorliegenden Erfindung kann das vergrabene leitende Material 103 einen Stapel aus Titannitrid und Wolfram umfassen. In einer weiteren Ausführungsform kann das vergrabene leitende Material 103 einen „TiN/W/TiN“ -Stapel enthalten, in dem ein erstes Titannitrid, Wolfram und ein zweites Titannitrid nacheinander gestapelt sind. Das Halbleitermaterial 105 kann Polysilizium umfassen. Das Puffermaterial 102 und das vergrabene dielektrische Material 104 können ein dielektrisches Material umfassen. Das Puffermaterial 102 und das vergrabene dielektrische Material 104 können Siliziumoxid umfassen.
  • Ein Verfahren zum Bilden des Substratstapels 101L wird später unter Bezugnahme auf die 14A bis 14D beschrieben.
  • 3A zeigt eine Draufsicht, die einen Ätzprozess eines Substratstapels unter Verwendung einer ersten Maske darstellt, 3B zeigt eine Querschnittsansicht entlang der in 3A gezeigten A1-A1' und 3C zeigt eine Querschnittsansicht entlang der in 3A gezeigten Linie A2-A2'.
  • Unter Bezugnahme auf die 3A bis 3C kann eine erste Maske M1 über dem Substratstapel 101L gebildet werden. Die erste Maske M1 kann ein Fotolackmuster umfassen. Die erste Maske M1 kann eine Linien- und Raumform (Raum-Shape) aufweisen. Beispielsweise kann die erste Maske M1 eine Vielzahl von Masken- bzw. Maskierungslinien umfassen, die sich in der ersten Richtung D1 erstrecken. Die Maskenlinien können in der zweiten Richtung D2 voneinander beabstandet gebildet sein. Das untere Halbleitermaterial 105 in dem unteren Abschnitt kann durch den Abstand zwischen den Maskenlinien teilweise freigelegt werden.
  • Ein Teil des Substratstapels 101L kann unter Verwendung der ersten Maske M1 geätzt werden. Das Halbleitermaterial 105, das vergrabene dielektrische Material 104, das vergrabene leitende Material 103 und das Puffermaterial 102 können nacheinander geätzt werden. Nachdem das Puffermaterial 102 geätzt ist, kann die ober Fläche bzw. Oberseite des Bulk-Substrats 101 teilweise ausgespart werden.
  • Infolge des Ätzprozesses, der oben beschrieben wird, können gestapelte Leitungsstrukturen P1 gebildet werden. Die gestapelten Leitungsstrukturen P1 können eine Linienform aufweisen, die sich in der ersten Richtung D1 erstreckt. Erste Gräben T1 können zwischen den gestapelten Leitungsstrukturen P1 definiert sein.
  • Jede der gestapelten Leitungsstrukturen P1 kann in der Reihenfolge einer Pufferleitung 102P, einer vergrabenen leitenden Leitung 103P, einer vergrabenen dielektrischen Leitung 104P und einer Halbleiterleitung 105P gestapelt sein. Die gestapelten Leitungsstrukturen P1 können ferner einen Vorsprung 101P aufweisen, der unter der Pufferleitung 102P durch Aussparung des Bulk-Substrats 101 gebildet ist. Die Pufferleitung 102P, die vergrabene leitende Leitung 103P, die vergrabene dielektrische Leitung 104P und die Halbleiterleitung 105P können jeweils durch Ätzen eines Puffermaterials 102, eines vergrabenen leitenden Materials 103, eines vergrabenen dielektrischen Materials 104 und eines Halbleitermaterials 105 gebildet werden.
  • Im Folgenden kann die vergrabene leitende Leitung 103P einfach als „eine Bitleitung 103P“ bezeichnet werden. Die Halbleiterleitung 105P kann in einem nachfolgenden Prozess herausgeschnitten werden, um aktive Schichten 105I zu bilden. In dieser Hinsicht kann die Halbleiterleitung 105P als „vorläufige aktive Schicht“ bezeichnet werden.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung können die gestapelten Leitungsstrukturen P1 in einer schrägen Richtung strukturiert sein. Infolgedessen können sich die Bitleitung 103P und die Halbleiterleitung 105 in einer diagonalen Richtung erstrecken, die die erste Richtung D1 und die zweite Richtung D2 kreuzt.
  • 4A zeigt eine Draufsicht, die einen Prozess zum Bilden eines Lückenfüllmaterials darstellt, 4B zeigt eine Querschnittsansicht entlang der in 4A gezeigten Linie A1-A1' und 4C zeigt eine Querschnittsansicht entlang der in 4A gezeigten Linie A2-A2'.
  • Unter Bezugnahme auf die 4A bis 4C kann die erste Maske M1 entfernt werden.
  • Anschließend kann ein Lückenfüllmaterial 111' gebildet werden. Das Lückenfüllmaterial 111' kann die ersten Gräben T1 zwischen den gestapelten Leitungsstrukturen P1 füllen und die oberen Abschnitte der gestapelten Leitungsstrukturen P1 bedecken. Das Lückenfüllmaterial 111' kann ein dielektrisches Material umfassen.
  • Das Lückenfüllmaterial 111' kann ein Schutzmaterial 112, ein Isolationsmaterial 113 und einen Luftspalt 114 umfassen.
  • Das Schutzmaterial 112 kann konform gebildet sein, um sowohl Seitenwände als auch obere Flächen der gestapelten Leitungsstrukturen P1 zu beschichten. Das Schutzmaterial 112 kann auch die freiliegende obere Fläche des Substrats 101 bedecken, die nicht von den gestapelten Leitungsstrukturen P1 bedeckt ist. Das Schutzmaterial 112 kann ULTO (ultra-low temperature oxide) umfassen. Beispielsweise kann das Schutzmaterial 112 ein Siliziumoxid umfassen. Das Schutzmaterial 112 kann durch einen Oxidationsprozess gebildet werden.
  • Ein Isolationsmaterial 113 kann auf dem Schutzmaterial 112 gebildet sein. Das Isolationsmaterial 113 kann die benachbarten gestapelten Leitungsstrukturen P1 voneinander isolieren. Das Isolationsmaterial 113 kann Siliziumoxid, Siliziumnitrid oder eine Kombination davon umfassen. In dieser Ausführungsform der vorliegenden Erfindung kann das Isolationsmaterial 113 aus Siliziumnitrid gebildet sein.
  • Das Isolationsmaterial 113 kann die ersten Gräben T1 zwischen den gestapelten Leitungsstrukturen P1 einschließlich des Schutzmaterials 112 füllen. Das Isolationsmaterial 113 kann einen Luftspalt 114 umfassen. Der Luftspalt 114 kann die parasitäre Kapazität zwischen den benachbarten gestapelten Leitungsstrukturen P1 reduzieren. In einer anderen Ausführungsform kann das Isolationsmaterial 113 derart gebildet sein, dass es einen Überhang im oberen Abschnitt der gestapelten Leitungsstrukturen P1 aufweist, und der Luftspalt 114 kann leicht durch den Überhang gebildet werden. Wenn das Isolationsmaterial 113 derart gebildet ist, dass es einen Überhang aufweist, kann der Luftspalt 114 so eingestellt werden, dass er zwischen den benachbarten Bitleitungen 103P angeordnet ist. Der Überhang kann durch nicht konforme Abscheidung des Isolationsmaterials gebildet werden.
  • Das Schutzmaterial 112 und das Isolationsmaterial 113 können den oberen Abschnitt der Halbleiterleitung 105P bedecken.
  • 5A zeigt eine Draufsicht, die einen Schneid- bzw. Trennprozess unter Verwendung einer zweiten Maske darstellt, 5B zeigt eine Querschnittsansicht entlang der in 5A gezeigten Linie A1-A1' und 5C zeigt eine Querschnittsansicht entlang der in 5A gezeigten Linie A2-A2'.
  • Unter Bezugnahme auf 5A bis 5C kann eine zweite Maske M2 über dem Isolationsmaterial 113 gebildet werden. Die zweite Maske M2 kann sich in der zweiten Richtung D2 über die gestapelten Leitungsstrukturen P1 erstrecken. Die zweite Maske M2 kann eine größere Breite als die gestapelten Leitungsstrukturen P1 aufweisen. Die zweite Maske M2 kann als Schnittmaske fungieren. Die zweite Maske M2 kann ein Fotolackmuster umfassen.
  • Der Schneidprozess kann unter Verwendung der zweiten Maske M2 durchgeführt werden. Beispielsweise kann die Halbleiterleitung 105P unter Verwendung der zweiten Maske M2 als Ätzbarriere geschnitten werden. Eine Vielzahl von aktiven Schichten 105I, die voneinander getrennt sind, kann durch Schneiden bzw. Trennen der Halbleiterleitung 105P gebildet werden. Die aktiven Schichten 105I können ein inseltypisches Muster aufweisen und ein regelmäßiges Array bilden. Der Schneidprozess kann durch einen Trockenätzprozess durchgeführt werden.
  • Vor dem Schneiden der Halbleiterleitung 105P können das Isolationsmaterial 113 und das Schutzmaterial 112 unter Verwendung der zweiten Maske M2 als Ätzbarriere geätzt werden.
  • Nach dem Schneidprozess der Halbleiterleitung 105P zum Bilden der aktiven Schichten 105I kann ein zweiter Graben T2 zwischen den benachbarten aktiven Schichten 1051 gebildet werden und die Bodenfläche des zweiten Grabens T2 kann die vergrabene dielektrische Leitung 104P freilegen.
  • Die aktiven Schichten 105I können sich vertikal mit der Bitleitung 103P überlappen. Die vergrabene dielektrische Leitung 104P kann zwischen den aktiven Schichten 1051 und der Bitleitung 103P angeordnet sein, und die vergrabene dielektrische Leitung 104P kann die aktiven Schichten 1051 und die Bitleitung 103P elektrisch voneinander isolieren.
  • Nach dem Schneidprozess zum Bilden der aktiven Schichten 105I können Teile der vergrabenen dielektrischen Leitung 104P freigelegt werden, und die vergrabene dielektrische Leitung 104P kann über der Bitleitung 103P ungeschnitten bleiben.
  • 6A zeigt eine Draufsicht, die einen Prozess zum Bilden einer zweiten Isolationsschicht darstellt, 6B zeigt eine Querschnittsansicht entlang der in 6A gezeigten Linie A1-A1' und 6C zeigt eine Querschnittsansicht entlang der in 6A gezeigten Linie A2-A2'.
  • Unter Bezugnahme auf die 6A bis 6C kann, nachdem die zweite Maske M2 entfernt worden ist, ein Isolationsoxid 116', das den zweiten Graben T2 füllt, über den aktiven Schichten 1051 gebildet werden. Das Isolationsoxid 116' kann den zweiten Graben T2 zwischen den benachbarten aktiven Schichten 105I lückenfüllen (gap-fill), und ein Teil des Isolationsoxids 116' kann die oberen Flächen der aktiven Schichten 1051 bedecken. Das Isolationsoxid 116' kann Siliziumoxid umfassen.
  • Anschließend kann das Isolationsoxid 116' planarisiert werden. Dementsprechend kann das Isolationsoxid 116 in dem zweiten Graben T2 zwischen den benachbarten aktiven Schichten 1051 verbleiben. Im Folgenden kann das Isolationsoxid 116 als eine zweite Isolationsschicht 116 bezeichnet werden. Die zweite Isolationsschicht 116 kann dazu dienen, die benachbarten aktiven Schichten 1051 voneinander elektrisch zu isolieren.
  • Die Planarisierung des Isolationsoxids 116' kann derart durchgeführt werden, dass die oberen Flächen der aktiven Schichten 1051 freigelegt werden und Teile des Schutzmaterials 112 und des Isolationsmaterials 113 des Lückenfüllmaterials 111' entfernt werden können. Daher kann das Lückenfüllmaterial 111, dessen Oberfläche das gleiche Niveau wie die oberen Flächen der aktiven Schichten 1051 aufweist, verbleiben. Im Folgenden kann das Lückenfüllmaterial 111 als erste Isolationsschicht 111 bezeichnet werden.
  • Die zweite Isolationsschicht 116 kann sowohl aus der Perspektive der A1-A1'-Richtung als auch aus der Perspektive der A2-A2'-Richtung zwischen den benachbarten aktiven Schichten 1051 verbleiben.
  • Die Bodenfläche der zweiten Isolationsschicht 116 kann in Kontakt mit der vergrabenen dielektrischen Leitung 104P stehen. Die obere Fläche der zweiten Isolationsschicht 116 und die obere Fläche der aktiven Schichten 105I können auf dem gleichen Niveau angeordnet sein. Die erste Isolationsschicht 111 und die zweite Isolationsschicht 116 können miteinander gekoppelt sein.
  • Die benachbarten aktiven Schichten 105I können durch die erste Isolationsschicht 111 und die zweite Isolationsschicht 116 voneinander isoliert sein. Die aktiven Schichten 105I können eine Inselform aufweisen, die durch die erste Isolationsschicht 111 und die zweite Isolationsschicht 116 isoliert ist. Die aktiven Schichten 105I können sich senkrecht zur Bitleitung 103P überlappen. Eine Vielzahl von aktiven Schichten 1051 kann über einer Bitleitung 103P entlang der ersten Richtung D1 angeordnet sein und durch die zweite Isolationsschicht 116 voneinander isoliert sein. Die aktive Schicht 1051 kann über jeder Bitleitung 103P entlang der zweiten Richtung D2 angeordnet sein, und die benachbarten aktiven Schichten 1051 in der zweiten Richtung D2 können durch die erste Isolationsschicht 111 voneinander isoliert sein.
  • FIG. 7A zeigt eine Draufsicht, die einen Gate-Strukturbildungsprozess darstellt, 7B zeigt eine Querschnittsansicht entlang der in 7A gezeigten Linie A1-A1' und 7C zeigt eine Querschnittsansicht entlang der in 7A gezeigten Linie A2-A2'.
  • Unter Bezugnahme auf die 7A bis 7C kann eine Gate-Struktur WL, die eine Wortleitung 107 umfasst, über der aktiven Schicht 1051 gebildet werden. Die Gate-Struktur WL kann einen Stapel einer dielektrischen Gate-Schicht 117, einer Wortleitung 107 und einer Gate-Deckschicht 118 umfassen.
  • Die obere Fläche der aktiven Schicht 1051 kann oxidiert werden, um die dielektrische Gate-Schicht 117 zu bilden. Die Wortleitung 107 und die Gate-Deckschicht 118 können gebildet werden, indem ein leitendes bzw. leitfähiges Material der Wortleitung und ein Gate-Abdeckmaterial gestapelt werden und dann das leitende Material der Wortleitung und das Gate-Abdeckmaterial unter Verwendung einer Gate-Maske (nicht gezeigt) geätzt werden. Die Wortleitung 107 kann Polysilicium, Metall, Metallnitrid, Metallsilizid oder eine Kombination davon umfassen. Die Gate- Gate-Deckschicht 118 kann Siliziumoxid, Siliziumnitrid oder eine Kombination davon umfassen.
  • Die Wortleitung 107 kann sich in der zweiten Richtung D2 erstrecken, die sich mit der Bitleitung 103P kreuzt. Ein Paar von Wortleitungen 107 kann über einer aktiven Schicht 1051 angeordnet sein. Ein Paar von Wortleitungen 107 kann sich mit einer Vielzahl von aktiven Schichten 1051 kreuzen, die in der zweiten Richtung D2 angeordnet sind. Die Wortleitung 107 kann eine planare Form aufweisen, die über der aktiven Schicht 1051 angeordnet ist. Beispielsweise kann ein planarer Kanal in der aktiven Schicht 105I durch die Wortleitung 107 gebildet werden.
  • 8A zeigt eine Draufsicht, die einen ersten Kontaktlochbildungsprozess zeigt, 8B zeigt eine Querschnittsansicht entlang der in 8A gezeigten Linie A1-A1' und FIG. 8C zeigt eine Querschnittsansicht entlang der in 8A gezeigten Linie A2-A2'.
  • Unter Bezugnahme auf die 8A bis 8C kann ein dielektrisches Zwischenschichtmaterial 119 über und zwischen der Gate-Struktur WL gebildet sein. Eine dritte Maske M3 kann über dem dielektrischen Zwischenschichtmaterial 119 gebildet werden. Die dritte Maske M3 kann ein Fotolackmuster umfassen. Die dritte Maske M3 kann eine Öffnung aufweisen, die dem ersten Kontaktloch 120 entspricht. Die Öffnung kann kreisförmig sein.
  • Das dielektrische Zwischenschichtmaterial 119 zwischen den Gate-Strukturen WL kann unter Verwendung der dritten Maske M3 geätzt werden. Infolgedessen kann ein erstes Kontaktloch 120 entsprechend jeder der aktiven Schichten 1051 gebildet werden.
  • Anschließend kann das erste Kontaktloch 120 verlängert werden. Das erste Kontaktloch 120 kann durch Ätzen der aktiven Schicht 1051 und der vergrabenen dielektrischen Leitung 104P zwischen den Gate-Strukturen erweitert werden. Infolgedessen kann das erste Kontaktloch 120 die obere Fläche der Bitleitung 103P freilegen.
  • Jedes erste Kontaktloch 120 kann seine entsprechende aktive Schicht 1051 durchdringen. Jedes erste Kontaktloch 120 kann den mittleren Abschnitt seiner entsprechenden aktiven Schicht 1051 durchdringen.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die dritte Maske M3 eine linienförmige Öffnung aufweisen. In diesem Fall kann ein Ätzprozess zum Bilden des ersten Kontaktlochs 120 durchgeführt werden, indem er mit den Seitenwänden der Gate-Struktur WL und der ersten Isolationsschicht 111 selbstausgerichtet wird. Mit anderen Worten kann das dielektrische Zwischenschichtmaterial 119 in Form einer Linie durch die linienförmige Öffnung der dritten Maske M3 geätzt werden, und die durch das Ätzen des dielektrischen Zwischenschichtmaterials 119 freigelegte aktive Schicht 1051 kann durch Selbstausrichtung mit den Seitenwänden der ersten Isolationsschicht 111 geätzt werden. Die dritte Maske M3 kann eine umgekehrte Form der Gate-Maske zum Bilden der Gate-Struktur WL aufweisen.
  • 9A zeigt eine Draufsicht, die einen Durchgangsanschluss-Bildungsprozess darstellt, 9B zeigt eine Querschnittsansicht entlang der in 9A gezeigten Linie A1- A1' und 9C zeigt eine Querschnittsansicht entlang der in 9A gezeigten Linie A2- A2'.
  • Unter Bezugnahme auf die 9A bis 9C kann der Durchgangsanschluss 106 das erste Kontaktloch 120 füllen. Der Durchgangsanschluss 106 kann einen Metallanschluss 121 und einen Siliziumanschluss 122 umfassen. Der Metallanschluss 121 kann einen Stapel aus Titan, Titannitrid und Wolfram umfassen. Titan und Titannitrid können als Barrieremetalle dienen, und Wolfram kann als Anschluss dienen. Der Siliziumanschluss 122 kann dotiertes Polysilizium umfassen. Der Metallanschluss 121 kann durch Abscheiden eines Metallmaterials und Durchführen eines Rückätzprozesses gebildet werden. Der Siliziumanschluss 122 kann durch Abscheiden von Polysilizium und Durchführen eines Rückätzprozesses gebildet werden. Der Siliziumanschluss 122 kann dotiertes Polysilizium sein, das mit einer hochkonzentrierten Verunreinigung vom N-Typ dotiert ist. Der Siliziumanschluss 122 kann die aktive Schicht 1051 direkt kontaktieren. Infolgedessen kann die Verunreinigung durch den nachfolgenden Glühprozess vom Siliziumanschluss 122 in das Innere der aktiven Schicht 1051 diffundieren.
  • Der Durchgangsanschluss 106 kann elektrisch mit der Bitleitung 103P verbunden sein.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann ein Schutzabstandshalter (Schutz-Spacer) an einer Seitenwand des ersten Kontaktlochs 120 gebildet sein, bevor der Metallanschluss 121 gebildet wird. Der Schutzabstandshalter kann durch Abscheiden von Siliziumnitrid und Durchführen eines Rückätzprozesses gebildet werden. Der Schutzabstandshalter kann an der Seitenwand des ersten Kontaktlochs 120 gebildet werden, während die Oberfläche der Bitleitung 103P freigelegt wird. Der obere Abschnitt des Schutzabstandshalters kann in einer Höhe angeordnet sein, die die Seite der aktiven Schicht 1051 freilegt, wodurch eine elektrische Verbindung zwischen dem Durchgangsanschluss 106 und der aktiven Schicht 1051 hergestellt wird. Wenn der Schutzabstandshalter gebildet wird, können mindestens der Siliziumanschluss 122 und die aktive Schicht 1051 in direktem Kontakt miteinander stehen.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann der Siliziumanschluss 122 des Durchgangsanschlusses 106 eine erhöhte Source/Drain- (raised source drain - RSD) Struktur umfassen. Beispielsweise kann der Siliziumanschluss 122 durch Ausführen eines epitaktischen Wachstums von Silizium unter Verwendung der aktiven Schicht 105I als Keim gebildet werden, und mit einer Verunreinigung dotiertes Polysilizium kann durch den epitaktischen Wachstumsprozess gebildet werden. In diesem Fall kann die Oberseite bzw. obere Fläche des Siliziumanschlusses 122 auf einem höheren Niveau als die aktive Schicht 1051 angeordnet sein.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann das Metallsilizid auf der Seitenfläche der aktiven Schicht 1051 gebildet werden, die durch das erste Kontaktloch 120 freigelegt ist. Infolgedessen kann der Verlust der kritischen Dimension (critical dimension - CD) der aktiven Schicht 1051 kompensiert werden.
  • 10A zeigt eine Draufsicht, die einen Anschlussabdeckschicht-Bildungsbildungsprozess darstellt, 10B zeigt eine Querschnittsansicht entlang der in 10A gezeigten Linie A1-A1' und 10C zeigt eine Querschnittsansicht entlang der in 9A gezeigten Linie A2-A2'.
  • Unter Bezugnahme auf die 10A bis 10C kann eine Anschlussdeckschicht 123 über dem Durchgangsanschluss 106 gebildet sein. Die Anschlussdeckschicht 123 kann gebildet werden, indem ein Anschlussabdeckmaterial über dem Durchgangsanschluss 106 abgeschieden und ein Planarisierungsprozess durchgeführt werden. Die Planarisierung des Anschlussabdeckmaterials kann durchgeführt werden, bis die obere Fläche der Gate-Struktur WL (d.h., eine Gate-Deckschicht) freigelegt ist. Infolgedessen kann das dielektrische Zwischenschichtmaterial 119 auch planarisiert werden. Die Anschlussdeckschicht 123 kann Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen. Die Anschlussdeckschicht 123 kann dazu beitragen, einen Ätzrand sicherzustellen, der zum Bilden eines nachfolgenden Kondensators erforderlich ist.
  • Wie oben beschrieben, kann ein Stapel des Durchgangsanschlusses 106 und der Anschlussdeckschicht 123 das erste Kontaktloch 120 füllen. Die Anschlussdeckschicht 123 kann den Durchgangsanschluss 106 vor dem nachfolgenden Prozess schützen.
  • 11A zeigt eine Draufsicht, die einen zweiten Kontaktlochbildungsprozess darstellt, 11B zeigt eine Querschnittsansicht entlang der in 11A gezeigten Linie A1-A1' und 11C zeigt eine Querschnittsansicht entlang der in 11A gezeigten Linie A2-A2'.
  • Unter Bezugnahme auf die 11A bis 11C kann eine vierte Maske M4 gebildet werden. Die vierte Maske M4 kann ein Fotolackmuster umfassen. Das dielektrische Zwischenschichtmaterial 119 zwischen den Gate-Strukturen kann unter Verwendung der vierten Maske M4 geätzt werden. Nachdem das dielektrische Zwischenschichtmaterial 119 geätzt worden ist, können Teile der ersten und zweiten Isolationsschicht 111 und 116 geätzt werden. Infolgedessen kann ein zweites Kontaktloch 124 gebildet werden. Das zweite Kontaktloch 124 kann beide Seiten der aktiven Schicht 1051 freilegen. Das zweite Kontaktloch 124 kann obere Flächen und Kanten beider Seiten der aktiven Schicht 1051 freilegen. Aus der Perspektive einer Draufsicht kann das zweite Kontaktloch 124 eine rechteckige oder ellipsenförmige Form aufweisen. Die Bodenfläche des zweiten Kontaktlochs 124 kann die obere Fläche bzw. Oberseite der vergrabenen dielektrischen Leitung 104P freilegen.
  • Das obere Ende des zweiten Kontaktlochs 124 kann sich derart erstrecken, um sich vertikal mit der Gate-Struktur WL zu überlappen. Beispielsweise kann ein Teil der Gate-Deckschicht 118 geätzt werden, wenn das dielektrische Zwischenschichtmaterial 119 unter Verwendung der vierten Maske M4 geätzt wird. Obwohl ein Teil der Gate-Deckschicht 118 geätzt ist, kann die Wortleitung 107 nicht freigelegt werden. Das zweite Kontaktloch 124 kann eine Form aufweisen, bei der ein oberer Abschnitt davon breiter als ein unterer Abschnitt davon ist.
  • 12A zeigt eine Draufsicht, die einen vertikalen Anschlussbildungsprozess darstellt, 12B zeigt eine Querschnittsansicht entlang der in 12A gezeigten Linie A1-A1' und 12C zeigt eine Querschnittsansicht entlang der in 12A gezeigten Linie A2-A2'.
  • Unter Bezugnahme auf die 12A bis 12C kann der vertikale Anschluss 108 das zweite Kontaktloch 124 füllen. Der vertikale Anschluss 108 kann durch Abscheiden eines leitenden Materials und Durchführen eines Rückätzprozesses gebildet werden. Der vertikale Anschluss 108 kann dotiertes Polysilicium, Metall, ein Metallnitrid, ein Metallsilizid oder eine Kombination davon umfassen. Der vertikale Anschluss 108 kann dotiertes Polysilicium umfassen, das mit einer hochkonzentrierten Verunreinigung vom N-Typ dotiert ist.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann der vertikale Anschluss 108 eine erhöhte Source/Drain- (raised source drain - RSD) Struktur umfassen. Zum Beispiel kann das epitaktische Wachstum von Silizium durchgeführt werden, indem die aktive Schicht 105I als Keim verwendet wird, um den vertikalen Anschluss 108 zu bilden, und mit einer Verunreinigung dotiertes Polysilicium kann durch das epitaktische Wachstum gebildet werden.
  • Anschließend kann ein Glühprozess durchgeführt werden. Durch den Glühprozess kann die Verunreinigung von dem Siliziumanschluss 122 und von dem vertikalen Anschluss 108 in die aktive Schicht 1051 diffundiert werden.
  • Beispielsweise kann die Verunreinigung vom N-Typ aus dem Siliziumanschluss 122 diffundiert werden, um einen ersten Verunreinigungsbereich 125 zu bilden. Die Verunreinigung vom N-Typ kann auch vom vertikalen Anschluss 108 in das Innere beider Seiten der aktiven Schicht 1051 diffundiert werden, um einen zweiten Verunreinigungsbereich 126 zu bilden.
  • Der erste Verunreinigungsbereich 125 und der zweite Verunreinigungsbereich 126 können als Source/Drain-Bereiche bezeichnet werden. Der erste Verunreinigungsbereich 125 und die Bitleitung 103P können durch den Durchgangsanschluss 106 elektrisch verbunden sein.
  • Der erste Verunreinigungsbereich 125, der zweite Verunreinigungsbereich 126, die aktive Schicht 1051 und die Wortleitung 107 können einen Transistor bilden. Die Wortleitung 107 kann eine planare Gate-Struktur aufweisen. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die Wortleitung 107 eine Finnen-Gate-Struktur oder eine vertikale Gate-Struktur aufweisen.
  • Die Dicke der aktiven Schicht 1051 kann derart gebildet sein, dass sie kleiner als ungefähr 10 nm ist, um eine FDSOI-MOSFET-Struktur zu bilden.
  • 13A zeigt eine Draufsicht, die einen Kondensatorbildungsprozess darstellt, 13B zeigt eine Querschnittsansicht entlang der in 13A gezeigten Linie A1-A1' und 13C zeigt eine Querschnittsansicht entlang der in 13A gezeigten Linie A2-A2'.
  • Über jedem vertikalen Anschluss 108 kann ein Kondensator 109 gebildet sein. Der Kondensator 109 und der zweite Verunreinigungsbereich 126 können durch den vertikalen Anschluss 108 elektrisch verbunden sein. Der Kondensator 109 kann eine dreidimensionale Struktur sein, die eine säulenförmige Struktur, eine zylindrische Struktur oder eine Kombination davon umfasst. Da der Durchgangsanschluss 106 nicht in dem Raum zwischen den benachbarten Kondensatoren 109 angeordnet ist, kann der Raum zwischen den Kondensatoren 109 ausreichend verengt werden. Demzufolge kann die Größe des Kondensators 109 erhöht werden, so dass sich ein Teil des Kondensators 109 derart erstrecken kann, um sich vertikal mit der Wortleitung 107 zu überlappen. Infolgedessen kann die Kapazität erhöht werden, da die Fläche des Kondensators 109 weiter sichergestellt werden kann.
  • Da die Bitleitung 103P derart gebildet ist, dass sie auf einem niedrigeren Niveau als der Kondensator 109 vergraben ist, kann der Kondensator 109 leicht angeordnet werden. Daher kann der Integrationsgrad von Speicherzellen erhöht werden.
  • 14A bis 14D stellen ein Verfahren zum Bilden des Substratstapels 101L dar.
  • Unter Bezugnahme auf 14A können ein erstes Substrat 10A und ein zweites Substrat 10B hergestellt werden.
  • Das erste Substrat 10A kann ein erstes Bulk-Silizium 11, ein erstes dielektrisches Material 12 und ein leitendes Material 13 umfassen. Das erste Isoliermaterial 12 kann über einer oberen Fläche des ersten Bulk-Siliziums 11 gebildet sein. Das leitende Material 13 kann über der oberen Fläche des ersten dielektrischen Materials 12 gebildet sein. Das erste dielektrische Material 12 kann direkt mit dem ersten Bulk-Silizium 11 in Kontakt kommen, und das leitende Material 13 kann direkt mit dem ersten dielektrischen Material 12 in Kontakt kommen.
  • Das erste dielektrische Material 12 kann über dem ersten Bulk-Silizium 11 abgeschieden werden. Das erste dielektrische Material 12 kann durch chemische Gasphasenabscheidung, Atomlagenabscheidung oder dergleichen abgeschieden werden. Das erste dielektrische Material 12 kann ein Oxid umfassen, beispielsweise Siliziumoxid. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann das erste dielektrische Material 12 ein natives Oxid sein, das das erste Bulk-Silizium 11 der Luft aussetzt.
  • Das leitende Material 13 kann über dem ersten dielektrischen Material 12 abgeschieden werden. Das leitende Material 13 kann durch chemische Gasphasenabscheidung, Atomlagenabscheidung oder dergleichen abgeschieden werden. Das leitende Material 13 kann ein Material auf Metallbasis umfassen. Das leitende Material 13 kann ein Metall, ein Metallnitrid, ein Metallsilizid oder eine Kombination davon umfassen. Beispielsweise kann das leitende Material 13 Barrieremetallschichten 13A und 13C und eine Metallschicht 13B umfassen. Die Barrieremetallschichten 13A und 13C können eine untere Barrieremetallschicht 13A und eine obere Barrieremetallschicht 13C umfassen. Die Barrieremetallschichten 13A und 13C können einen Stapel (Ti/TiN) aus Titan und Titannitrid umfassen. Die Metallschicht 13B kann zwischen der unteren Barrieremetallschicht 13A und der oberen Barrieremetallschicht 13C angeordnet sein. Die Metallschicht 13B kann Wolfram umfassen. Das leitende Material 13 kann ein Stapel aus Ti/TiN und Wolfram (Ti/TiN/W/Ti/TiN) sein.
  • Das erste Substrat 10A kann ferner ein erstes Verbindungsmaterial (Bonding-Material) 14 umfassen. Das erste Verbindungsmaterial 14 kann über der oberen Fläche des leitenden Materials 13 gebildet sein. Das erste Verbindungsmaterial 14 kann ein dielektrisches Material umfassen. Das erste Verbindungsmaterial 14 kann Siliziumoxid umfassen. Das erste Verbindungsmaterial 14 kann dicker als das erste dielektrische Material 12 sein.
  • Wie oben beschrieben, kann das erste Substrat 10A einen sequentiellen Stapel umfassen, in dem das erste Bulk-Silizium 11, das erste dielektrische Material 12, das leitende Material 13 und das erste Verbindungsmaterial 14 in der genannten Reihenfolge gestapelt sind.
  • Das zweite Substrat 10B kann ein zweites Bulk-Silizium 21 und ein zweites Verbindungsmaterial 22 umfassen. Wasserstoffionen 21H können in die Oberfläche des zweiten Bulk-Siliziums 21 implantiert werden. Das zweite Verbindungsmaterial 22 kann über der oberen Fläche des zweiten Bulk-Siliziums 21 gebildet sein. Das zweite Verbindungsmaterial 22 kann ein dielektrisches Material umfassen. Das zweite Verbindungsmaterial 22 kann Siliziumoxid umfassen. Die Wasserstoffionen 21H können eine starke Bindungskraft zwischen dem ersten Substrat 10A und dem zweiten Substrat 10B aufrechterhalten.
  • Unter Bezugnahme auf 14B können das erste Substrat 10A und das zweite Substrat 10B durch einen Substrat-Substrat-Bindungsprozess 30 miteinander verbunden sein.
  • Das erste Verbindungsmaterial 14 des ersten Substrats 10A kann mit dem zweiten Verbindungsmaterial 22 des zweiten Substrats 10B verbunden sein.
  • Dementsprechend kann, wie in 14C gezeigt, ein anfänglicher Substratstapel 10M' gebildet werden. Der anfängliche Substratstapel 10M' kann eine Bindungsstruktur zwischen dem ersten Substrat 10A und dem zweiten Substrat 10B aufweisen. Der Stapel des ersten Verbindungsmaterials 14 und des zweiten Verbindungsmaterials 22, die miteinander verbunden sind, kann einfach als vergrabenes dielektrisches Material 31 bezeichnet werden.
  • Die oberste Fläche des anfänglichen Substratstapels 10M kann der Rückseite des zweiten Substrats 10B entsprechen. Die Rückseite des zweiten Substrats 10B kann die Rückseite des zweiten Bulk-Siliziums 21 sein.
  • Unter Bezugnahme auf 14D kann ein Glühprozess durchgeführt werden. Der Glühprozess kann bei ungefähr 600 °C durchgeführt werden.
  • Anschließend kann die Rückseite des zweiten Substrats 10B planarisiert 32 werden. Infolge der Planarisierung 32 kann die Rückseite des zweiten Bulk-Siliziums 21 planarisiert werden. Das planarisierte zweite Bulk-Silizium 21 kann eine Dicke von ungefähr 25 bis 50 nm aufweisen. Es kann ein chemischmechanisches Polier- (Chemical Mechanical Polishong - CMP) Verfahren kann durchgeführt werden, um die Rückseite des zweiten Bulk-Siliziums 21 zu planarisieren 32. Die Planarisierung 32 kann die Wasserstoffionen 21H nicht freilegen.
  • Nach dem oben beschriebenen Planarisierungsprozess 32 kann ein dünner Substratstapel 10M gebildet werden. Der Substratstapel 10M kann dünner als der anfängliche Substratstapel 10M' sein.
  • Der Substratstapel 10M kann das erste Bulk-Silizium 11 und das zweite Bulk-Silizium 21 umfassen, und das leitende Material 13 kann zwischen dem ersten Bulk-Silizium 11 und dem zweiten Bulk-Silizium 21 gebildet sein.
  • Das leitende Material 13 kann durch das vergrabene dielektrische Material 31 von dem zweiten Bulk-Silizium 21 isoliert sein. Das leitende Material 13 kann durch das Puffermaterial 12 von dem ersten Bulk-Silizium 11 isoliert sein. Das leitende Material 13 kann eine Form aufweisen, die zwischen dem ersten Bulk-Silizium 11 und dem zweiten Bulk-Silizium 21 vergraben ist.
  • Das zweite Bulk-Silizium 21, das die oberste Schicht des Substratstapels 10M ist, kann extrem dünn gebildet sein. Das zweite Bulk-Silizium 21 kann eine Dicke von ungefähr 10 nm oder weniger aufweisen. Die geringe Dicke kann den Floating-Body-Effekt unterdrücken.
  • Die Dicke des vergrabenen dielektrischen Materials 31 kann ungefähr 25 nm oder weniger betragen.
  • Der Substratstapel 10M kann dem Substratstapel 101L von 2A entsprechen. Das erste Bulk-Silizium 11 des Substratstapels 10M kann einem Bulk-Material 101 von 2A entsprechen. Das zweite Bulk-Silizium 21 des Substratstapels 10M kann einem in 2A gezeigten Halbleitermaterial 105 entsprechen. Das leitende Material 13 des Substratstapels 10M kann dem leitenden Material 103 von 2A entsprechen. Das Puffermaterial 12 des Substratstapels 10M kann dem Puffermaterial 102 von 2A entsprechen. Das vergrabene dielektrische Material 31 des Substratstapels 10M kann dem vergrabenen dielektrischen Material 104 von 2A entsprechen.
  • 15 zeigt eine Draufsicht, die ein Halbleiterbauelement gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.
  • Unter Bezugnahme auf 15 ist das Halbleiterbauelement 200 ein Teil einer Speicherzelle, und das Halbleiterbauelement 200 kann eine Bitleitung 103P, eine aktive Schicht 205I, die vertikal von der Bitleitung 103P isoliert ist, einen Durchgangsanschluss 106, der mit der Bitleitung 103P gekoppelt ist, indem er die aktive Schicht 2051 durchdringt, ein Paar von Wortleitungen 107, die über der aktiven Schicht 1051 parallel zueinander verlaufen, ein Paar vertikaler Anschlüsse 108, die jeweils mit beiden Seiten der aktiven Schicht 2051 verbunden sind, und Kondensatoren 109, die über den vertikalen Anschlüssen 108 miteinander gekoppelt sind, umfassen.
  • Die in 1A gezeigte aktive Schicht 1051 kann in einer regelmäßigen Anordnung angeordnet sein, und die in 15 gezeigte aktive Schicht 2051 kann in einer Zick-Zack-Anordnung angeordnet sein. Dementsprechend können der Durchgangsanschluss 106, der vertikale Anschluss 108 und der Kondensator 109 auch in einer Zickzackanordnung angeordnet sein.
  • Außerdem können einige der Wortleitungen 107 zwischen den benachbarten aktiven Schichten 2051 verlaufen.
  • Die Halbleiterbauelemente 100 und 200 gemäß den obigen Ausführungsformen der vorliegenden Erfindung können auf die Speicherzellen eines 4F2-DRAM angewendet werden.
  • Die Transistoren der Halbleiterbauelemente 100 und 200 können planare Gate-Transistoren sein.
  • Gemäß anderen Ausführungsformen der vorliegenden Erfindung können die Transistoren der Halbleiterbauelemente 100 und 200 einen vertikalen Gate-Transistor oder einen FinFET umfassen.
  • 16 zeigt eine Querschnittsansicht, die ein Halbleiterbauelement gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.
  • Unter Bezugnahme auf 16 kann ein Halbleiterbauelement 300 ein Teil einer Speicherzelle sein, und das Halbleiterbauelement 300 kann eine horizontale aktive Schicht 305I und eine aktive Schicht 305V vom Säulentyp umfassen, die sich vertikal von beiden Enden der horizontalen aktiven Schicht 3051 erstreckt. Eine Wortleitung 307V kann sich senkrecht zur horizontalen aktiven Schicht 305I entlang der Seitenwand der aktiven Schicht 305V vom Säulentyp erstrecken. Die Wortleitung 307V darf die horizontale aktive Schicht 305I und die aktive Schicht 305V vom Säulentyp nicht berühren. Ein vertikaler Kanal kann in der vertikalen aktiven Schicht 305V durch die Wortleitung 307V definiert sein.
  • Die aktive Schicht 305V vom Säulentyp kann durch epitaktisches Wachstum von der Seite der horizontalen aktiven Schicht 3051 gebildet werden. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung können die aktive Schicht 305V vom Säulentyp und die horizontale aktive Schicht 3051 gebildet werden, indem die Dicke der anfänglichen aktiven Schicht erhöht und dann die anfängliche aktive Schicht geätzt wird.
  • Die Wortleitung 307V, die oben beschrieben wird, kann ein vertikales Gate sein.
  • 17 zeigt ein perspektivisches Diagramm, das ein Halbleiterbauelement gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.
  • Unter Bezugnahme auf 17 kann das Halbleiterbauelement 400 ein Teil einer Speicherzelle sein, und die anderen Bestandteile mit Ausnahme der Wortleitungen 407F können denen des in 1A gezeigten Halbleiterbauelements 100 ähnlich sein.
  • Die Wortleitungen 407F können eine Form aufweisen, die sich mit einer aktiven Finnenschicht 405F kreuzt. Beispielsweise können benachbarte aktive Finnenschichten 405F um einen vorbestimmten Abstand voneinander beabstandet sein, und die Wortleitungen 407F können in den oberen Abschnitten der benachbarten aktiven Finnenschichten 405F gebildet sein.
  • Eine vergrabene dielektrische Leitung 104P kann unterhalb der aktiven Finnenschicht 405F gebildet werden, und eine Bitleitung 103P kann unterhalb der vergrabenen dielektrischen Leitung 104P gebildet werden. Eine Pufferleitung 102P kann unterhalb der Bitleitung 103P gebildet sein, und ein Bulk-Substrat 101 kann unterhalb der Pufferleitung 102P gebildet sein. Die Pufferleitung 102P, die Bitleitung 103P und die vergrabene dielektrische Leitung 104P können nacheinander über das Bulk-Substrat 101 gestapelt werden. Die Pufferleitung 102P und die vergrabene dielektrische Leitung 104P können Siliziumoxid umfassen. Die Bitleitung 103P kann eine Form aufweisen, die zwischen der vergrabenen dielektrischen Leitung 104P und der Pufferleitung 102P vergraben ist. Die Bitleitung 103P und das Bulk-Substrat 101 können durch das Puffermaterial 102P voneinander isoliert sein.
  • 18A und 18B stellen eine in 17 gezeigte Wortleitung dar.
  • 18A zeigt eine perspektivische Ansicht und 18B zeigt eine Querschnittsansicht entlang einer in 18A gezeigten Linie B-B'.
  • Unter Bezugnahme auf die 18A und 18B kann eine Isolationsschicht 401 mit einer Aussparung R' zwischen den benachbarten aktiven Schichten 1051 gebildet sein, und die Aussparung R' der Isolationsschicht 401 kann derart eingelassen bzw. vertieft sein, dass sie niedriger als die obere Fläche bzw. Oberseite der vergrabenen dielektrischen Leitung 104P ist. Die obere Fläche und beide Seitenwände der aktiven Finnenschicht 405F können durch die Aussparung R' der Isolationsschicht 401 freigelegt werden. Die Isolationsschicht 401 kann Siliziumnitrid umfassen. Die Isolationsschicht 401 kann die benachbarten Bitleitungen 103P voneinander isolieren. Die Isolationsschicht 401 kann der ersten Isolationsschicht 111 der oben beschriebenen Ausführungsformen der vorliegenden Erfindung entsprechen. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die Isolationsschicht 401 einen Luftspalt (nicht gezeigt) im Inneren umfassen.
  • Um die Aussparung R' der Isolationsschicht 401 zu bilden, kann ein Teil der ersten Isolationsschicht 111 nach einem Schneidvorgang der aktiven Schicht 105I der 5A bis 5C selektiv auf eine vorbestimmte Tiefe zurückgesetzt werden. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann nach dem Bilden der zweiten Isolationsschicht 116 der 6A bis 6C ein Teil der ersten Isolationsschicht 111 selektiv bis zu einer vorbestimmten Tiefe ausgespart werden.
  • Die Wortleitungen 407F können derart gebildet sein, dass sie den Aussparungsabschnitt R' der Isolationsschicht 401 und die aktive Lamellenschicht 405F kreuzen. Die dielektrische Gate-Schicht 117F kann auf der oberen Fläche und den Seitenwänden der aktiven Finnenschicht 405F gebildet sein. Die dielektrische Gate-Schicht 117F kann durch selektives Oxidieren der Oberfläche der aktiven Finnenschicht 405F gebildet werden. Ein Teil einer Wortleitung 407F kann eine Seitenwand einer vergrabenen dielektrischen Leitung 104P berühren. Zwischen den benachbarten Wortleitungen 407F kann ein Durchgangsanschluss 106 gebildet sein, der die aktive Finnenschicht 405F durchdringt.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann eine leitende Schicht 402 weiter über der Wortleitung 407F gebildet werden. Die leitende Schicht 402 kann sich zwischen den benachbarten aktiven Finnenschichten 405F über der Wortleitung 407F füllen.
  • Wie oben beschrieben, kann die Wortleitung 407F ein Finnen-Gate sein.
  • 19A und 19B stellen ein Halbleiterbauelement 500 gemäß einer anderen Ausführungsform der vorliegenden Erfindung dar. 19A zeigt eine perspektivische Ansicht des Halbleiterbauelements 500 und 19B zeigt eine Querschnittsansicht entlang der in 19A gezeigten Linie B-B' .
  • Unter Bezugnahme auf die 19A und 19B kann das Halbleiterbauelement 500 ein Teil einer Speicherzelle sein, und die anderen Bestandteile des Halbleiterbauelements 500 mit Ausnahme der Wortleitungen 507D können denen des in 1A gezeigten Halbleiterbauelements 100 ähnlich sein.
  • Die Wortleitungen 507D können eine Form aufweisen, die sich mit einer aktiven Finnenschicht 505F kreuzt. Beispielsweise können die benachbarten aktiven Finnenschichten 505F um einen vorbestimmten Abstand voneinander beabstandet sein, und die Wortleitungen 507D können in den oberen Abschnitten der benachbarten aktiven Finnenschichten 505F gebildet sein.
  • Eine Wortleitung 507D kann ein Finnen-Gate sein und kann einen vertikalen Abschnitt 507S und einen Leitungsabschnitt 507L umfassen. Der vertikale Abschnitt 507S kann an beiden Seitenwänden der aktiven Lamellenschicht 505F gebildet sein. Die vertikalen Abschnitte 507S, die in der ersten Richtung D1 nebeneinander angeordnet sind, können voneinander getrennt sein. Die vertikalen Abschnitte 507S, die in der zweiten Richtung D2 nebeneinander angeordnet sind, können durch den Leitungsabschnitt 507L elektrisch miteinander verbunden sein. Der Leitungsabschnitt 507L kann sich in der zweiten Richtung D2 entlang erstrecken. Ein vertikaler Kanal kann in der aktiven Finnenschicht 505F durch den vertikalen Abschnitt 507S gebildet werden.
  • Um den vertikalen Abschnitt 507S zu bilden, kann die erste Isolationsschicht 111 bis zu einer vorbestimmten Tiefe ausgespart bzw. vertieft sein. Die vergrabene dielektrische Leitung 104P kann auch bis zu einer vorbestimmten Tiefe vertieft sein. Da die erste Isolationsschicht 111 und die vergrabene dielektrische Linie 104P vertieft sind, kann die aktive Finnenschicht 505F definiert werden. Eine dielektrische Gate-Schicht 117F kann an beiden Seitenwänden und der oberen Fläche der aktiven Lamellenschicht 505F gebildet sein.
  • 20 zeigt eine perspektivische Ansicht, die ein Halbleiterbauelement 600 gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.
  • Unter Bezugnahme auf 20 kann das Halbleiterbauelement 600 ein Teil einer Speicherzelle sein, und die anderen Bestandteile des Halbleiterbauelements 600 mit Ausnahme der Wortleitungen 601 und einer aktiven Finnenschicht 605F können denen des in 1A gezeigten Halbleiterbauelements 100 ähnlich sein.
  • Ein Gate-Graben (nicht mit einem Bezugszeichen versehen), der sich in der zweiten Richtung D2 erstreckt, kann in der aktiven Finnenschicht 605F gebildet sein. Die Wortleitungen 601 können in dem Gate-Graben vergraben sein. Die oberen Flächen der Finnenschicht 601 können sich auf der gleichen Höhe wie die obere Fläche der aktiven Finnenschicht 605F befinden. Die Wortleitungen 601 können als „vergrabene Wortleitungen“ bezeichnet werden. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann ein Aussparungsprozess der ersten Isolationsschicht 111 durchgeführt werden, bevor die Wortleitungen 601 gebildet werden, so dass die aktive Finnenschicht 605F eine Sattelfinnenstruktur aufweist.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung können die Wortleitungen 601 in der inselförmigen aktiven Schicht 105I der oben beschriebenen anderen Ausführungsformen als der aktiven Finnenschicht 605F vergraben sein. In diesem Fall kann der Aussparungsprozess der ersten Isolationsschicht 111 weggelassen werden.
  • Wie oben beschrieben, können die Wortleitungen 601 vergrabene Gates sein.
  • Gemäß den Ausführungsformen der vorliegenden Erfindung kann der Layoutbereich bzw. die Layoutfläche einer Speicherzelle durch Bilden von Bitleitungen unter Transistoren und Kondensatoren reduziert werden.
  • Gemäß den Ausführungsformen der vorliegenden Erfindung können Prozessgrenzen zum Bilden von Kondensatoren durch Verwendung von selbstausgerichteten vergrabenen Bitleitungen sichergestellt werden.
  • Gemäß den Ausführungsformen der vorliegenden Erfindung kann die Kapazität durch Erhöhen der Größe des Kondensators weiter sichergestellt werden.
  • Während die vorliegende Erfindung in Bezug auf spezifische Ausführungsformen beschrieben worden ist, ist es für den Fachmann offensichtlich, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne von der Lehre und dem Umfang der Erfindung abzuweichen, wie dies in den folgenden Ansprüchen festgelegt ist.

Claims (29)

  1. Halbleiterbauelement, aufweisend: eine gestapelte Leitungsstruktur mit einer Bitleitung, wobei die gestapelte Leitungsstruktur über einem Substrat angeordnet ist; eine aktive Schicht, die auf einer höheren Ebene als die Stapelleitungsstruktur und parallel zur Bitleitung angeordnet ist; einen Kondensator, der auf einem höheren Niveau als die aktive Schicht angeordnet ist; einen ersten Anschluss, der sich durch die aktive Schicht erstreckt, um mit der Bitleitung gekoppelt zu werden; einen zweiten Anschluss, der zwischen der aktiven Schicht und dem Kondensator gebildet ist, um die aktive Schicht mit dem Kondensator zu koppeln; und eine Wortleitung, die sich in einer Richtung erstreckt, die sich mit der und der aktiven Schicht kreuzt.
  2. Halbleiterbauelement nach Anspruch 1, wobei die gestapelte Leitungsstruktur umfasst: eine vergrabene dielektrische Leitung, die zwischen der Bitleitung und der aktiven Schicht gebildet ist; eine Pufferleitung, die zwischen der Bitleitung und dem Substrat gebildet ist; und ein Vorsprung, der unterhalb der Pufferleitung angeordnet ist, um aus dem Substrat hervorzustehen.
  3. Halbleiterbauelement nach Anspruch 2, wobei der erste Anschluss über die vergrabene dielektrische Leitung mit der Bitleitung verbunden ist.
  4. Halbleiterbauelement nach Anspruch 1, wobei sich ein unterer Abschnitt des zweiten Anschlusses erstreckt, um eine Seitenkante der aktiven Schicht abzudecken.
  5. Halbleiterbauelement nach Anspruch 1, wobei sich ein oberer Abschnitt des zweiten Anschlusses erstreckt, um sich vertikal mit der Wortleitung zu überlappen.
  6. Halbleiterbauelement nach Anspruch 1, wobei eine obere Fläche des ersten Anschlusses auf einer niedrigeren Ebene als die Wortleitung angeordnet ist.
  7. Halbleiterbauelement nach Anspruch 1, wobei die Bitleitung ein Material auf Metallbasis umfasst.
  8. Halbleiterbauelement nach Anspruch 1, wobei der erste Anschluss einen mit der Bitleitung gekoppelten Metallanschluss und einen mit einer Verunreinigung des Metallanschlusses dotierten Polysiliciumanschluss umfasst.
  9. Halbleiterbauelement nach Anspruch 1, wobei sowohl der erste Anschluss als auch der zweite Anschluss Polysilizium umfasst, das mit einer Verunreinigung dotiert ist.
  10. Halbleiterbauelement nach Anspruch 9, wobei die aktive Schicht einen ersten Source/Drain-Bereich, der mit dem ersten Anschluss gekoppelt ist, und einen zweiten Source/Drain-Bereich, der mit dem zweiten Anschlussgekoppelt ist, umfasst, und wobei der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich mit der Verunreinigung dotiert sind, die von dem mit der Verunreinigung dotierten Polysilicium diffundiert wird.
  11. Halbleiterbauelement nach Anspruch 1, wobei die Wortleitung ein Paar von Wortleitungen umfasst, die parallel zueinander verlaufen, und das Paar von Wortleitungen über der aktiven Schicht angeordnet ist.
  12. Halbleiterbauelement nach Anspruch 1, wobei die Wortleitung auf einem höheren Niveau als die Bitleitung und die aktive Schicht angeordnet ist.
  13. Halbleiterbauelement nach Anspruch 1, wobei die aktive Schicht vertikal mit der Bitleitung überlappt.
  14. Halbleiterbauelement nach Anspruch 1, ferner aufweisend: eine Isolationsschicht, die Seitenwände der aktiven Schicht umgibt.
  15. Halbleiterbauelement nach Anspruch 14, wobei die Isolationsschicht umfasst: eine erste Isolationsschicht mit einem Luftspalt, der an beiden Seitenwänden der gestapelten Leitungsstruktur angeordnet ist; und eine zweite Isolationsschicht, die auf einem zweiten Paar von Seitenwänden der aktiven Schicht gebildet ist, wobei sich die erste Isolationsschicht derart erstreckt, um ein erstes Paar von Seitenwänden der aktiven Schicht zu bedecken.
  16. Halbleiterbauelement nach Anspruch 15, wobei die gestapelte Leitungsstruktur eine Vielzahl von gestapelten Leitungsstrukturen umfasst und die erste Isolationsschicht zwischen den gestapelten Leitungsstrukturen angeordnet ist.
  17. Halbleiterbauelement nach Anspruch 15, wobei die aktive Schicht eine Vielzahl von aktiven Schichten umfasst und die zweite Isolationsschicht zwischen den aktiven Schichten angeordnet ist.
  18. Halbleiterbauelement nach Anspruch 1, wobei der zweite Anschluss ein Paar von zweiten Anschlüssen umfasst, die voneinander beabstandet sind, und die zweiten Anschlüsse direkt mit der aktiven Schicht in Kontakt stehen.
  19. Halbleiterbauelement nach Anspruch 1, wobei die Wortleitung ein planares Gate, ein Finnen-Gate, ein vertikales Gate oder ein vergrabenes Gate umfasst.
  20. Verfahren zum Herstellen eines Halbleiterbauelements, aufweisend: Vorbereiten einer Vielzahl von gestapelten Leitungsstrukturen, von denen jede eine Bitleitung und eine aktive Schicht vom Leitungstyp über einem Substrat umfasst; Bilden einer Vielzahl von aktiven Schichten vom Inseltyp durch Schneiden der aktiven Schicht vom Leitungstyp; Bilden eines ersten Anschlusses, der über die aktiven Schichten vom Inseltyp mit der Bitleitung gekoppelt ist; Bilden einer Wortleitung über den aktiven Schichten vom Inseltyp; Bilden eines zweiten Anschlusses, der mit beiden Seiten jeder der aktiven Schichten vom Inseltyp gekoppelt ist; und Bilden einer Vielzahl von Kondensatoren, die jeweils mit den zweiten Anschlüssen gekoppelt sind.
  21. Verfahren nach Anspruch 20, wobei das Herstellen der Vielzahl der gestapelten Leitungsstrukturen, von denen jede die Bitleitung und die aktive Schicht vom Leitungstyp über dem Substrat umfasst, umfasst: Herstellen eines ersten Substrats, das ein leitendes Material und eine erste Bindungsschicht umfasst; Herstellen eines zweiten Substrats, das eine vorläufige aktive Schicht und eine zweite Bindungsschicht umfasst; Bilden eines anfänglichen Substratstapels durch Verbinden der ersten Bindungsschicht des ersten Substrats und der zweiten Bindungsschicht des zweiten Substrats; und Bilden der Bitleitung und der aktiven Schicht vom Leitungstyp durch Strukturieren der vorläufigen aktiven Schicht und des leitenden Materials des anfänglichen Substratstapels in einer Linienform.
  22. Verfahren nach Anspruch 21, wobei die erste Bindungsschicht und die zweite Bindungsschicht ein dielektrisches Material umfassen.
  23. Verfahren nach Anspruch 20, wobei die Bitleitung ein Material auf Metallbasis umfasst.
  24. Verfahren nach Anspruch 20, wobei die aktive Schicht vom Leitungstyp ein Material auf Siliziumbasis umfasst.
  25. Verfahren nach Anspruch 20, wobei das Bilden des ersten Anschlusses, der über die aktiven Schichten vom Inseltyp mit der Bitleitung gekoppelt ist, umfasst: Bilden eines Kontaktlochs, das die Bitleitung durch die aktive Schicht vom Inseltyp freilegt; Bilden eines Metallanschlusses in dem Kontaktloch; und Bilden eines Siliziumanschlusses, der mit einer Verunreinigung über dem Metallanschluss dotiert ist.
  26. Verfahren nach Anspruch 20, wobei sowohl der erste Anschluss als auch der zweite Anschluss Polysilicium umfasst, das mit einer Verunreinigung dotiert ist.
  27. Verfahren nach Anspruch 26, ferner aufweisend: Durchführen eines Glühprozesses zum Diffundieren der Verunreinigung in die aktive Schicht nach dem Bilden des zweiten Anschlusses, der mit beiden Seiten jeder der aktiven Schichten vom Inseltyp gekoppelt ist, wobei die Diffusion der Verunreinigung einen ersten Source/Drain-Bereich, der mit dem ersten Anschluss gekoppelt ist, und einen zweiten Source/Drain-Bereich, der mit dem zweiten Anschluss gekoppelt ist, bildet.
  28. Verfahren nach Anspruch 20, ferner aufweisend: Bilden einer ersten Isolationsschicht, die einen Luftspalt umfasst, der zwischen den gestapelten Leitungsstrukturen angeordnet ist, nach Herstellen der Vielzahl der gestapelten Leitungsstrukturen, von denen jede die Bitleitung und die aktive Schicht vom Leitungstyp über dem Substrat umfasst.
  29. Verfahren nach Anspruch 28, ferner aufweisend: Bilden einer zweiten Isolationsschicht, die zwischen den aktiven Schichten vom Inseltyp angeordnet ist, nach dem Bilden der Vielzahl von aktiven Schichten vom Inseltyp durch Schneiden der aktiven Leitungsschicht.
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