DE102011001527B4 - Flachgrabenisolationsbereich mit vergrabenem Kondensator und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Halbleiterchip (10, 20, 30, 40, 50), aufweisend:
ein Substrat (16), das eine Oberfläche aufweist;
einen Transistor (17, 23, 33, 43, 53) und einen Substratkontakt (18, 27, 37, 47, 57), die auf dem Substrat (16) gebildet ist;
einen Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61), der in der Oberfläche gebildet und mindestens teilweise zwischen dem Transistor (17, 23, 33, 43, 53) und dem Substratkontakt (18, 27, 37, 47, 57) angeordnet ist;
mindestens einen Kondensator (12, 22, 32, 42, 52), der mindestens teilweise in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben ist; und
einen Flachgrabenisolator (STI), der in der Oberfläche angeordnet ist, wobei der Substratkontakt (18, 27, 37, 47, 57) zwischen dem Flachgrabenisolator (STI) und dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) angeordnet ist.

Description

  • Die vorliegende Erfindung betrifft Halbleiterchips und Verfahren zum Vergraben mindestens eines Kondensators in einem Halbleiterchip.
  • Integrierte Schaltungen (ICs) sind miniaturisierte elektronische Schaltungen, die typischerweise Halbleiterbauelemente sowie andere Komponenten aufweisen und in der gesamten Welt der Elektronik vielfältig angewandt werden. Die in ICs verwendeten Halbleiterbauelemente weisen eine Anzahl von elektrischen Komponenten auf, die nebeneinander angeordnet sind. Halbleiterbauelemente werden typischerweise durch sequentielles Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und halbleitfähigen Schichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Schichten unter Verwendung von Lithographie zur Bildung von Schaltungskomponenten und Elementen darauf, wodurch integrierte Schaltungen gebildet werden, hergestellt.
  • Um das Lecken von elektrischem Strom zwischen Regionen des Halbleitersubstrats, einschließlich aktiver Transistorregionen, Substratkontaktregionen usw., zu verhindern, werden Halbleiterbauelemente so entworfen, dass sie Bereiche der Flachgrabenisolation (STI) aufweisen. Diese Flachgrabenisolations- bzw. STI-Bereiche verhindern das Lecken von elektrischem Strom zwischen den Regionen. STI-Bereiche sind typischerweise über das gesamte Halbleiterbauelement verteilt und trennen die Regionen voneinander.
  • STI-Bereiche, im Folgenden auch als Flachgrabenisolations-Bereiche bezeichnet, können durch Verwendung einer Reihe verschiedener Techniken gebildet werden, die in der Technik wohlbekannt sind, wie Grabendefinition und -ätzung, gegebenenfalls Auskleiden des Grabens mit einer Diffusionsbarriere und Füllen des Grabens mit einem Grabendielektrikum, wie etwa einem Oxid. Verschiedene Oxide und Nitride werden häufig als das STI-Dielektrikummaterial verwendet. Gewöhnlich enthalten STI-Bereiche keine elektrischen Komponenten und werden für den Hauptzweck des Trennens von aktiven Transistorregionen verwendet.
  • 1 zeigt einen Querschnitt eines Halbleiterchips 1, der herkömmliche STI-Bereiche 2 aufweist. Wie in 1 gezeigt, isoliert der STI-Bereich 2 aktive Transistorregionen 3 und 4 voneinander. Zum Beispiel isoliert der STI-Bereich 2 die aktiven Transistorregionen 3 und 4, um das Lecken von elektrischem Strom zwischen den zwei aktiven Transistorregionen 3 und 4 zu verhindern. Eine der aktiven Transistorregionen 3 und 4 kann auch eine Substratkontaktregion sein. Folglich werden die Leistungsfähigkeiten der aktiven Transistorregionen 3 und 4 durch das Lecken von elektrischem Strom nicht beeinflusst.
  • 2 zeigt eine Draufsicht eines Semicustom-Blocks 60, wie etwa des Semicustom-Blocks M1580 von Infineon (™) mit dem in 1 gezeigten Halbleiterchip 1. Semicustom-Blöcke bestehen aus vordefinierten Standardzellen. Der Block 60 weist eine Anzahl von aktiven Komponenten auf, wie den Halbleiterchip 1, andere aktive Transistorregionen (z.B. FETs) und eine Anzahl von passiven Komponenten. Der Block 60 weist ferner eine Anzahl von STI-Bereichen 61 auf, die zwischen den aktiven Transistorregionen 62 und 63 angeordnet sind, um das Lecken von elektrischem Strom zwischen den zwei aktiven Transistorregionen 62 und 63 zu verhindern. Wie in Block 60 gezeigt, enthalten die STI-Bereiche 61 keinerlei elektrische Komponenten.
  • Zusätzlich benutzen Halbleiter oft Pufferkondensatoren (die auch als CAPs bezeichnet werden), um die Integrität der elektrischen Komponenten zu schützen. Diese CAPs, die spezielle Kapazitätszellen, KapazitätsMakros und MIM-CAPs (Metall-Isolator-Metall) aufweisen können, werden benutzt, um Spannungsspitzen zu unterdrücken, die ansonsten andere Teile in der Schaltung beschädigen könnten. Folglich stabilisieren diese CAPs die interne VDD-Spannungsversorgung des Chips und die internen Chip-Vorspannungsknoten. Außerdem können flächenneutrale parasitäre Kondensatoren - wie etwa ein Sperrschichtkondensator zwischen der n-Wanne und dem p-Substrat - auch benutzt werden.
  • Pufferkondensatoren verwenden jedoch häufig 10% bis 20% des verfügbaren Chipplatzes oder sogar mehr für spezifische Chips. Ferner tragen die flächenneutralen parasitären Kondensatoren nur relativ wenig zu der Gesamtkapazität bei, die erforderlich ist, und sind außerdem aufgrund der häufig bei ihrem Entwurf verwendeten Hochwiderstandsleitungen relativ ineffizient.
  • Folglich ist es notwendig, existierenden Halbleiterchipplatz effizienter zu nutzen, um Pufferkondensatoren unterzubringen, insbesondere angesichts der signifikanten Betonung der Miniaturisierung von ICs. Ferner ist es notwendig, Gesamtplatz über den gesamten Halbleiterchip hinweg zu sparen. Außerdem ist es notwendig, eine ausreichende Menge von Pufferkondensatoren über den gesamten Halbleiterchip hinweg zu verteilen, um die Gesamtkapazität zu erzielen, die zum Schutz der elektrischen Komponenten vor Spannungsspitzen und anderen elektrischen Störungen erforderlich ist. Zusätzlich besteht eine Notwendigkeit, die Pufferkondensatoren gleichmäßig über den gesamten Halbleiterchip hinweg zu verteilen.
  • Aus dem Dokument US 2005 / 0 139 887 A1 sind ein Halbleiterchip und ein Herstellungsverfahren für einen Kondensator bekannt.
  • Aus dem Dokument US 2008 / 0 142 861 Al ist eine Struktur bekannt, die ein erstes dotiertes Gebiet, ein zweites dotiertes Gebiet, ein drittes dotiertes Gebiet und eine erste flache Grabenisolationsstruktur umfasst, die innerhalb eines Substrats ausgebildet ist.
  • Aus dem Dokument US 2004 / 0 232 461 A1 ist ein Verfahren zum Bilden einer Anordnung von DRAM-Speicherzellen bekannt, die durch eine flache Grabenisolation (STI) voneinander isoliert sind, innerhalb einer Doppelmuldenformation, wobei jede Zelle einen MOSFET-Zugriffstransistor und einen Speichergrabenkondensator aufweist.
  • Gemäß dem Dokument US 6 509 232 B1 werden STI-Strukturen für eine Flash-Speichervorrichtung gebildet, die innerhalb eines Halbleitersubstrats hergestellt ist, das aus einem Kernbereich mit einer darin hergestellten Matrix von Kern-Flash-Speicherzellen besteht und aus einem Peripheriebereich mit darin hergestellten Logikschaltungen besteht.
  • Aspekte der vorliegenden Erfindung lösen diese Probleme im Stand der Technik durch Verbergen von Pufferkondensatoren in dem existierenden, aber ansonsten unbenutzten Bereich der STI (Flachgrabenisolation) des Halbleiterchips, der im Allgemeinen über den gesamten Chip hinweg verteilt ist. Folglich wird der Chipplatz effizienter benutzt und dadurch die Chipleistungsfähigkeit verbessert. Da die STI-Bereiche bzw. Flachgrabenisolations-Bereiche über den gesamten Halbleiterchip hinweg verteilt sind, können ferner die Pufferkondensatoren ähnlich über den gesamten Chip hinweg verteilt werden, wodurch ein ausreichend hoher Wert der Kapazität zum Schutz der elektrischen Komponenten erzielt wird. Darüber hinaus kann die Pufferkapazität gleichmäßig über den gesamten Chip hinweg verteilt werden. Das Ergebnis ist eine kleinere Chipfläche und größere Effektivität der Verwendung der entsprechenden Kapazität. Die kleinere Chipfläche führt außerdem zu geringeren Kosten pro Chip.
  • Gemäß der Erfindung werden bereitgestellt: ein Halbleiterchip mit den Merkmalen des Anspruchs 1, ein Halbleiterchip mit den Merkmalen des Anspruchs 27, ein Teil einer anwendungsspezifischen integrierten Schaltung (ASIC) mit den Merkmalen des Anspruchs 26 und ein Verfahren zum Vergraben mindestens eines Kondensators in einem Halbleiterchip mit den Merkmalen des Anspruchs 20. Der Halbleiterchip und das Verfahren werden mit den Merkmalen der jeweiligen Unteransprüche weiter ausgestaltet.
  • Gemäß einer Ausführungsform der Erfindung weist ein Halbleiterchip ein Substrat auf mit einer Oberfläche, einen Transistor und einen Substratkontakt, der auf dem Substrat gebildet ist, einen Flachgrabenisolations-Bereich, der in der Oberfläche gebildet und mindestens teilweise zwischen der Transistor und dem Substratkontakt angeordnet ist, mindestens einen Kondensator, der mindestens teilweise in dem Flachgrabenisolations-Bereich vergraben ist, und einen Flachgrabenisolator (STI), der in der Oberfläche angeordnet ist, wobei der Substratkontakt zwischen dem Flachgrabenisolator (STI) und dem Flachgrabenisolations-Bereich angeordnet ist.
  • Gemäß einem Aspekt weist der mindestens eine Kondensator mehrere Kondensatoren auf, die so angeordnet sind, dass die Kondensatoren vollständig in dem Flachgrabenisolations-Bereich vergraben werden, Platten der Kondensatoren in einer zu der oberen Oberfläche des Substrats senkrechten Richtung angeordnet sind und die Kondensatoren in einer Leitung-zu-Leitung-Konfiguration miteinander verbunden sind.
  • Gemäß einem anderen Aspekt weist der mindestens eine Kondensator Platten auf, die im Wesentlichen parallel zu der Oberfläche und zueinander sind und durch einen Isolator getrennt werden, und nur eine der Platten ist in dem Flachgrabenisolations-Bereich vergraben.
  • Gemäß einem weiteren Aspekt weist der mindestens eine Kondensator Platten auf, die im Wesentlichen parallel zu der Oberfläche und zueinander sind, durch einen Isolator getrennt werden und vollständig in dem Flachgrabenisolations-Bereich vergraben sind.
  • Gemäß einem weiteren Aspekt weist der Halbleiterchip ein p-Substrat auf, und eine ferner von der Oberfläche angeordnete untere Platte der Kondensatorplatten ist mindestens teilweise über dem p-Substrat angeordnet und ist über eine Elektrode mit einer Massenspannung VSS (GND) oder weniger als einem Potential des p-Substrats verbunden.
  • Gemäß einem anderen Aspekt weist der Halbleiterchip eine n-Wanne auf, und eine von der Oberfläche am weitesten entfernt angeordnete untere Platte der Kondensatorplatten ist mindestens teilweise über der n-Wanne angeordnet und ist über eine Elektrode mit einem positiven Potential VDD oder mehr als einem Potential der n-Wanne verbunden.
  • Gemäß einem anderen Aspekt weist der Halbleiterchip eine n-Wanne und ein p-Substrat auf, und eine von der Oberfläche am weitesten entfernt angeordnete untere Platte der Kondensatorplatten ist mindestens teilweise über sowohl der n-Wanne als auch dem p-Substrat angeordnet.
  • Gemäß einem anderen Aspekt weist der mindestens eine Kondensator mehrere Kondensatoren auf, die so angeordnet sind, dass jeder der Kondensatoren vollständig in dem Flachgrabenisolations-Bereich vergraben ist, Platten jedes der Kondensatoren durch einen Isolator getrennt werden und in einer zu der Oberfläche des Substrats und einander parallelen Richtung angeordnet sind und die Kondensatoren in einer gestapelten Konfiguration von einem oberen Teil des Flachgrabenisolations-Bereichs zu einem unteren Teil des Flachgrabenisolations-Bereichs dergestalt miteinander verbunden sind, dass die Platten jedes Kondensators zu der Oberfläche parallel sind.
  • Gemäß einem weiteren Aspekt weist der mindestens eine Kondensator mehrere Kondensatoren auf, die so angeordnet sind, dass die Kondensatoren vollständig in dem Flachgrabenisolations-Bereich vergraben sind, Platten jedes der Kondensatoren durch einen Isolator getrennt werden und in einer zu der Oberfläche des Substrats senkrechten Richtung angeordnet sind und die Kondensatoren in einer vertikalen gestapelten Konfiguration von einer Seitenwand des Flachgrabenisolations-Bereichs zu einer anderen Seitenwand des Flachgrabenisolations-Bereichs dergestalt miteinander verbunden sind, dass die Platten jedes Kondensators zu der Oberfläche senkrecht sind.
  • Gemäß einem anderen Aspekt weist der mindestens eine Kondensator ein Paar von Platten auf, die einander zugewandt sind, und eine der Platten ist mindestens teilweise in dem Flachgrabenisolations-Bereich vergraben.
  • Gemäß einem anderen Aspekt reicht eine Tiefe des Flachgrabenisolations-Bereichs aus, um den mindestens einen Kondensator zu vergraben.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung weist ein zwischen einer aktiven Transistorregion und einer Substratkontaktregion eines Halbleiterchips angeordneter Flachgrabenisolations-(STI-) Bereich einen in eine Oberfläche eines Substrats des Halbleiterchips gebildeten Isolationsgraben auf, wobei der Isolationsgraben Seitenwände aufweist, die sich in das Substrat erstrecken, und mindestens einen Pufferkondensator, der mindestens teilweise zwischen den Seitenwänden in dem Flachgrabenisolations-Bereich vergraben ist.
  • Gemäß einem Aspekt weist der mindestens eine Kondensator mehrere Kondensatoren auf, die so angeordnet sind, dass die Kondensatoren vollständig in dem Flachgrabenisolations-Bereich vergraben sind, Platten der Kondensatoren in einer zu der Oberfläche des Substrats senkrechten Richtung angeordnet sind und die Kondensatoren in einer Leitung-zu-Leitung-Konfiguration miteinander verbunden sind.
  • Gemäß einem anderen Aspekt weist der mindestens eine Kondensator Platten auf, die im Wesentlichen zu der Oberfläche und zueinander parallel sind und durch einen Isolator getrennt werden, und nur eine der Platten ist in dem Flachgrabenisolations-Bereich vergraben.
  • Gemäß einem weiteren Aspekt weist der mindestens eine Kondensator Platten auf, die im Wesentlichen zu der Oberfläche und zueinander parallel sind, durch einen Isolator getrennt werden und vollständig in dem Flachgrabenisolations-Bereich vergraben sind.
  • Gemäß einem weiteren Aspekt weist der mindestens eine Kondensator mehrere Kondensatoren auf, die so angeordnet sind, dass jeder der Kondensatoren vollständig in dem Flachgrabenisolations-Bereich vergraben ist, Platten jedes der Kondensatoren durch einen Isolator getrennt werden und in einer zu der Oberfläche des Substrats und einander parallelen Richtung angeordnet sind, und die Kondensatoren in einer gestapelten Konfiguration von einem oberen Teil des Flachgrabenisolations-Bereichs zu einem unteren Teil des Flachgrabenisolations-Bereichs dergestalt miteinander verbunden sind, dass die Platten jedes Kondensators zu der Oberfläche parallel sind.
  • Gemäß einem anderen Aspekt weist der mindestens eine Kondensator mehrere Kondensatoren auf, die so angeordnet sind, dass die Kondensatoren vollständig in dem Flachgrabenisolations-Bereich vergraben sind, Platten jedes der Kondensatoren durch einen Isolator getrennt werden und in einer zu der Oberfläche des Substrats senkrechten Richtung angeordnet sind und die Kondensatoren in einer vertikalen gestapelten Konfiguration von einer Seitenwand des Flachgrabenisolations-Bereichs zu einer anderen Seitenwand des Flachgrabenisolations-Bereichs dergestalt miteinander verbunden sind, dass die Platten jedes Kondensators zu der Oberfläche senkrecht sind.
  • Gemäß einem weiteren Aspekt weist der Flachgrabenisolations-Bereich ferner ein dielektrisches Material auf.
  • Gemäß einem weiteren Aspekt sind die Seitenwände im Wesentlichen zu der Oberfläche senkrecht.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Vergraben mindestens eines Kondensators in einem Halbleiterchip das Bilden eines Flachgrabenisolations- (STI-) Bereichs in einer Oberfläche des Halbleiterchips zwischen einer aktiven Transistorregion und einer Substratkontaktregion des Halbleiterchips und das mindestens teilweise Vergraben des mindestens einen Kondensators in dem Flachgrabenisolations-Bereich auf.
  • Gemäß einem Aspekt weist das mindestens teilweise Vergraben des mindestens einen Kondensators auf: vollständiges Vergraben mehrerer des mindestens einen Kondensators, wobei jeder der Kondensatoren zwei Platten aufweist, die durch einen Isolator getrennt werden, in dem Flachgrabenisolations-Bereich, dergestalt, dass die Platten der Kondensatoren in einer zu der Oberfläche senkrechten Richtung angeordnet sind und die Kondensatoren in einer Leitung-zu-Leitung-Konfiguration miteinander verbunden sind.
  • Das mindestens teilweise Vergraben des mindestens einen Kondensators kann aufweisen: teilweises Vergraben des mindestens einen Kondensators in dem Flachgrabenisolations-Bereich, dergestalt, dass die zwei Platten im Wesentlichen zu der Oberfläche parallel sind und nur eine der Platten in dem Flachgrabenisolations-Bereich vergraben ist, vollständiges Vergraben des mindestens einen Kondensators in dem Flachgrabenisolations-Bereich, dergestalt, dass die zwei Platten im Wesentlichen zu der Oberfläche in dem Flachgrabenisolations-Bereich parallel sind.
  • Alternative kann das mindestens teilweise Vergraben des mindestens einen Kondensators aufweisen: vollständiges Vergraben des mindestens einen Kondensators in dem Flachgrabenisolations-Bereich dergestalt, dass die zwei Platten zu der Oberfläche in dem Flachgrabenisolations-Bereich parallel sind.
  • Gemäß einer weiteren Alternative kann das mindestens teilweise Vergraben des mindestens einen Kondensators aufweisen: vollständiges Vergraben der mehreren des mindestens einen Kondensators in dem Flachgrabenisolations-Bereich, dergestalt, dass die Kondensatoren in einer gestapelten Konfiguration von einem oberen Teil des Flachgrabenisolations-Bereichs zu einem unteren Teil des Flachgrabenisolations-Bereichs miteinander verbunden sind, wobei die Platten jedes Kondensators zu der Oberfläche und einander parallel sind.
  • Gemäß noch einer weiteren Alternative kann das mindestens teilweise Vergraben des mindestens einen Kondensators aufweisen: vollständiges Vergraben der mehreren des mindestens einen Kondensators in dem Flachgrabenisolations-Bereich dergestalt, dass die Kondensatoren in einer vertikalen gestapelten Konfiguration von einer Seitenwand des Flachgrabenisolations-Bereichs zu einer anderen Seitenwand des Flachgrabenisolations-Bereichs miteinander verbunden sind, wobei die Platten jedes Kondensators zu der Oberfläche senkrecht und zueinander parallel sind.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist ein Teil einer anwendungsspezifischen integrierten Schaltung (ASIC) einen Block zum Unterbringen mindestens eines Halbleiterchips und den Halbleiterchip gemäß einer Ausführungsform der vorliegenden Erfindung, in dem Block untergebracht, auf.
  • Diese und andere Aufgaben, Merkmale und Vorteile von Aspekten der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung von beispielhaften Ausführungsformen dieser ersichtlich, die in Verbindung mit den beigefügten Zeichnungen zu lesen ist. Es zeigen:
    • 1 eine Querschnittsansicht eines Halbleiterchips, der herkömmliche Flachgrabenisolations- (STI-) Bereiche aufweist.
    • 2 eine Draufsicht eines Semicustom-Blocks, der den Halbleiterchip von 1 aufweist.
    • 3 eine Querschnittsansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
    • 4 eine Querschnittsansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
    • 5a eine Querschnittsansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
    • 5b eine Variante der dritten Ausführungsform, wobei die untere Elektrode in der n-Wanne platziert wird.
    • 6 eine Querschnittsansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
    • 7 eine Querschnittsansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
    • 8 einen Semicustom-Block mit den Pufferkondensatoren von 5a und 5b, die vollständig darin vergraben sind, gemäß einer Ausführungsform der Erfindung.
    • 9 ein Verfahren zum Vergraben eines Pufferkondensators in einem STI-Bereich gemäß einer Ausführungsform der Erfindung.
  • 3 zeigt eine Querschnittsansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer ersten Ausführungsform. Wie in 3 gezeigt, weist ein Halbleiterchip 10 einen Flachgrabenisolations- (STI-) Bereich 11 auf, der darin vergrabene Pufferkondensatoren 12 aufweist, wobei die Pufferkondensatoren 12 in einer vergrabenen Leitung-zu-Leitung-Konfiguration angeordnet sind, bei der die Pufferkondensatoren 12 über Leitungen auf serielle Weise verbunden sind. Bei dieser Ausführungsform trennt der STI-Bereich 11 die aktive Transistorregion 17 und die Substratkontaktregion 18 voneinander, um zu verhindern, dass das Lecken von elektrischem Strom die Leistungsfähigkeit beeinträchtigt.
  • Der Halbleiterchip 10 weist ferner eine Metallschicht 19 (M1) zum Übertragen von elektrischem Strom auf. Zusätzlich weist der Halbleiterchip 10 Gateelektrodenstapel (GC) 19a auf. Die Gateelektrodenstapel 19a können durch Hinzufügen einer dünnen Schicht aus Gateoxid auf die Siliziumoberfläche 14, Hinzufügen einer leitenden Schicht aus Polysilizium über dem Gateoxid und dann Hinzufügen einer zweiten leitenden Schicht, die ein hitzebeständiges Metall (z.B. Wolfram) aufweist, über der Polysiliziumschicht entworfen werden. Die Verwendung von Metallschichten und Gateelektrodenstapeln ist in der Technik wohlbekannt und eine ausführliche Beschreibung davon wird weggelassen.
  • Der Halbleiterchip 10 kann von verschiedener Art sein und kann aus verschiedenen Fachleuten bekannten Materialien gebildet werden. Der Halbleiterchip 10 kann verschiedene Arten von aktiven Transistorregionen aufweisen, wie etwa verschiedene Arten von Feldeffekttransistoren (FET) und verwandter Technologie (darunter zum Beispiel MOSFET, CMOS, DEPFET, DGMOSFET, DNAFET, FREDFET, HEMT, IBGT, ISFET, JFET, MESFET, MODFET, NOMFET und OFET), obwohl auch andere Arten von Transistoren, wie etwa Bipolartransistoren (BJT) in der Technik wohlbekannt sind und gemäß Aspekten der vorliegenden Erfindung verwendet werden können. Der Halbleiterchip 10 weist ein Substrat 16 auf, das typischerweise aus Silizium besteht. Ein Teil des Substrats 16 weist die aktive Transistorregion 17 auf, die bei dieser Ausführungsform ein negativ dotierter Teil (n-Typ) ist, der typischerweise durch Hinzufügen der chemischen Elemente Arsen, Phosphor oder Antimon zu Silizium gebildet wird. Ein anderer Teil des Substrats 16 weist die aktive Substratkontaktregion 18 auf, die bei dieser Ausführungsform ein positiv dotierter Teil 18 (p-Typ) ist, der typischerweise durch Hinzufügen der chemischen Elemente Bor, Gallium und Aluminium zu Silizium gebildet wird. Es versteht sich jedoch, dass die Substratkontaktregion 18 nicht darauf beschränkt ist, ein positiver dotierter Teil 18 (p-Typ) zu sein, und stattdessen ein n-Wannenteil des Substrats 16 sein kann. Obwohl 3-7 die Substratkontaktregion 18 als den positiv dotierten Teil 18 (p-Typ) darstellen, versteht sich somit, dass die Substratkontaktregion 18 nicht darauf beschränkt ist und stattdessen ein negativ dotierter n-Wannenteil oder andere Teile des Substrats sein kann.
  • Die Bildung und Verwendung von Halbleitern ist in der Technik wohlbekannt, und eine ausführliche Beschreibung davon wird weggelassen.
  • Die STI-Bereiche 11 können durch Verwendung einer Reihe verschiedener Techniken gebildet werden, wie etwa Grabendefinition und -ätzung, gegebenenfalls Auskleiden des Grabens mit einer Diffusionsbarriere und Füllen des Grabens mit einem Graben-Dielektrikummaterial wie einem Oxid oder einem Nitrid. Ferner versteht sich, dass auch andere Techniken verwendet werden können, um die STI-Bereiche 11 zu erzeugen, und solche Techniken sind Fachleuten bekannt. Gemäß einem Aspekt der vorliegenden Erfindung weist jeder der STI-Bereiche 11 einen unter der Oberfläche 14 des ersten Halbleiterchips 10 gebildeten Bereich (Graben) auf, der von dem offenen Bereich über dem STI-Bereich 11 verschieden ist. Es versteht sich jedoch, dass der STI-Bereich 11 im Allgemeinen gemäß anderen Aspekten als der Bereich sowohl über als auch unter oder einer Kombination der Bereiche über und unter der Oberfläche 14 bezeichnet werden kann. Der STI-Bereich 11 kann ein dedizierter Teil des verfügbaren STI-Platzes in dem Substrat 16 sein oder kann den gesamten verfügbaren STI-Platz in dem Substrat 16 aufweisen. In 3 wird der STI-Bereich 11 definiert durch eine obere Oberfläche 14a, die an die Oberfläche 14 des Substrats angrenzt, zwei Seitenwände 14b und 14c, die im Wesentlichen zu der oberen Oberfläche 14a senkrecht sind, und eine untere Oberfläche 14d. Die beiden Seitenwände 14b und 14c definieren eine Länge von der oberen Oberfläche 14a zu der unteren Oberfläche 14d. Der STI-Bereich 11 in 3 wird mit einem dielektrischen Material, wie etwa einem Oxid oder einem Nitrid, gefüllt und wird zwischen der aktiven Transistorregion 17 und der Substratkontaktregion 18 angeordnet. Es versteht sich jedoch, dass die beiden Seitenwände 14b und 14c nicht darauf beschränkt sind, im Wesentlichen senkrecht zu der oberen Oberfläche 14a zu sein, und stattdessen in verschiedenen Winkeln zu der oberen Oberfläche 14a gebildet, in verschiedenen Formen (z.B. flaschenförmiger STI-Bereich) gebildet werden können usw.
  • Die Pufferkondensatoren 12 unterdrücken Spannungsspitzen, die elektrische Komponenten in dem Halbleiterchip 10 wie in der Technik bekannt beschädigen könnten. Die Pufferkondensatoren 12 können von verschiedener Art sein, zum Beispiel spezielle Kapazitätszellen, Kapazitätsmakros und/oder MIM-CAPs (Metall-Isolator-Metall). Es versteht sich jedoch, dass auch verschiedene andere Arten von Pufferkondensatoren 12 verwendet werden können. Obwohl der Ausdruck „Pufferkondensator“ in der gesamten Beschreibung verwendet wird, können ferner die in den nachfolgend beschriebenen Ausführungsformen verwendeten „Pufferkondensatoren“ als eine beliebige Art von Kondensator realisiert sein. Die Verwendung des Ausdrucks „Pufferkondensator“ soll somit auf keinerlei Weise den Schutzumfang der nachfolgend beschriebenen Ausführungsformen auf Pufferkondensatoren beschränken.
  • Wie unten in 3 gezeigt, worin eine Explosionsansicht des STI-Bereichs 11 gezeigt ist, befinden sich eine Anzahl n (C1...Cn) von ersten Pufferkondensatoren 12 in dem STI-Bereich 11, wobei n 1 oder mehr ist. Wie in der Ausführungsform gezeigt, werden die Pufferkondensatoren 12 in einer vergrabenen Leitung-zu-Leitung-Konfiguration (STI BLL CAP) angeordnet, wobei die Pufferkondensatoren 12 durch Leitungen 13 realisiert werden, die zu einer Oberfläche 14 der Oberseite des Halbleiterchips 10 parallel, d.h. horizontal sind, und die Platten der Pufferkondensatoren 12 sind senkrecht, d.h. vertikal zu der Oberfläche 14. Die Leitungen 13, die die Pufferkondensatoren 12 realisieren, werden typischerweise aus Poly gebildet. Die Kapazität von Leitung zu Leitung zwischen zwei benachbarten horizontalen Leitungen 13 wird verwendet, um die Pufferkapazität zu erzeugen. Zum Beispiel wird die Kapazität von Leitung zu Leitung zwischen zwei benachbarten horizontalen Poly-Leitungen 13 verwendet, um die Pufferkapazität zu erzeugen. Die parallelen Leitungen 13 bilden die Kapazität, wobei eine Leitung 13 einer der Platten entspricht, eine andere Leitung einer anderen der Platten entspricht usw. Bei dieser Ausführungsform sind die Pufferkondensatoren 12 und die Leitungen 13 vollständig in dem STI-Bereich 11 vergraben, so dass sich die Pufferkondensatoren 12 und die Leitungen 13 unter einer Oberfläche 14 des Halbleiterchips 10 befinden. Es versteht sich, dass stattdessen auch andere Arten von Leitungen verwendet werden können, um die Pufferkapazität zu erzeugen, und es versteht sich ferner, dass die Leitungen nicht horizontal angeordnet sein müssen, sondern stattdessen in verschiedenen Winkeln relativ zu der Oberfläche 14 angeordnet werden können. Die Verbindung über den Kontakt (CA) und M1 (Metall 1) ist in der Technik wohlbekannt, und eine ausführliche Beschreibung davon wird weggelassen.
  • Als Ergebnis des Vergrabens der Pufferkondensatoren 12 in dem STI-Bereich 11 wird der Chipplatz des Halbleiterchips 10 effizienter genutzt, wodurch die Chipleistungsfähigkeit verbessert wird. Das heißt, statt dass die Pufferkondensatoren 12 außerhalb des STI-Bereichs 11 angeordnet sind, befinden sie sich in dem STI-Bereich 11, wodurch Platz und Ressourcen gespart werden. Ferner können die Pufferkondensatoren 12 über den gesamten Halbleiterchip 10 hinweg verteilt werden (gleichmäßig oder nicht), wodurch ein ausreichend hoher Wert der Kapazität zum Schutz der elektrischen Komponenten erzielt wird. Es versteht sich jedoch, dass die Pufferkondensatoren 12 nicht über den gesamten Halbleiterchip 10 hinweg verteilt oder gleichmäßig verteilt werden müssen.
  • 4 zeigt eine Querschnittansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer zweiten Ausführungsform. Wie in 4 gezeigt, weist ein Halbleiterchip 20 einen Flachgrabenisolations- (STI-) Bereich 21 auf, in dem ein Pufferkondensator 22 teilweise vergraben ist (was auch als „halb vergraben“ bezeichnet wird) (STI SB CAP). Der Pufferkondensator 22 weist eine untere Platte 24 und eine obere Platte 25 auf, die durch einen Isolator 28 getrennt werden. Der STI-Bereich 21 trennt die aktive Transistorregion 23 von der Substratkontaktregion 27, um zu verhindern, dass das Lecken von elektrischem Strom die Leistungsfähigkeit beeinträchtigt, ähnlich wie bei der ersten Ausführungsform.
  • Der Halbleiterchip 20 und der STI-Bereich 21 der zweiten Ausführungsform können unter Verwendung derselben Materialien und Entwürfe wie der Halbleiterchip 10 und der STI-Bereich 11 der in 2 gezeigten ersten Ausführungsform gebildet oder können anders gebildet werden.
  • Wie unten in 4 gezeigt, worin eine Explosionsansicht des STI-Bereichs 21 gezeigt ist, verwendet der zweite Pufferkondensator 22 den klassischen Parallelplatten-Kondensatorentwurf zweier elektrisch leitender Platten 24 und 25, die durch einen Isolator 28, wie etwa ein Oxid, voneinander getrennt werden und horizontal übereinander angeordnet sind, wobei nur die untere Platte 24 des Pufferkondensators 22 in dem STI-Bereich 21 vergraben ist. Die obere Platte 25 des Pufferkondensators 22 steht außerhalb einer Oberfläche 26 des Halbleiterchips 20 vor und befindet sich auf derselben Ebene wie das Transistor-Poly-Gate der verwendeten aktiven Transistorregion 23. Die obere und untere Platte 24 und 25 des Pufferkondensators 22 sind so angeordnet, dass sie im Wesentlichen zu der Oberfläche 26 parallel sind, obwohl sie nicht auf eine solche Ausführungsform beschränkt sind. Es versteht sich, dass die Position der oberen Platte 25 und der unteren Platte 24 relativ zu der Oberfläche 26 nach oben oder nach unten verschoben werden können.
  • 5a zeigt eine Querschnittsansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer dritten Ausführungsform. Wie in 5a gezeigt, weist ein Halbleiterchip 30 einen Flachgrabenisolations- (STI-) Bereich 31 auf, in dem ein Pufferkondensator 32 vollständig vergraben ist (STI B CAP). Der Pufferkondensator 32 weist eine untere Platte 34 und eine obere Platte 35 auf, die durch einen Isolator 38 getrennt werden. Der STI-Bereich 31 trennt die aktive Transistorregion 33 und die Substratkontaktregion 37 voneinander, um zu verhindern, dass das Lecken von elektrischem Strom die Leistungsfähigkeit beeinträchtigt.
  • Wie unten in 5a gezeigt, worin eine Explosionsansicht des dritten STI-Bereichs 31 gezeigt ist, verwendet diese dritte Ausführungsform auch einen klassischen Parallelplatten-Kondensatorentwurf von zwei elektrisch leitenden Platten 34 und 35, die durch einen Isolator 38 voneinander getrennt werden und horizontal übereinander angeordnet sind. Die Platten 34 und 35 sind von herkömmlicher Architektur zu unterscheiden, da sie vollständig in dem STI-Bereich 31 vergraben sind. Dementsprechend ist die Gesamthöhe des Poly-Stapels des Pufferkondensators 32 kleiner oder gleich der Tiefe des STI-Bereichs 31 in dem Halbleiterchip 30. In 5a ist die untere (dem p-Substrat nächste) Platte 34 aus dem folgenden Grund über die Elektrode 39 mit VSS (GND) oder weniger als einem p-Substratpotential verbunden. Bei einem p-Substrat ist das Substrat gewöhnlich selbst mit GND verbunden. Wenn z.B. die untere Platte 34 mit VDD-Potential verbunden ist, könnte sich das p-Substrat in Inversion befinden, weil die untere Platte 34 über dem p-Substrat als Transistorgate wirkt, wobei das untere Gate (die untere Platte 34) im Vergleich zu dem p-Substrat positiv ist. Um das p-Substrat nicht zu invertieren, wird deshalb empfohlen, die untere Platte 34 mit VSS (GND) (demselben Potential wie das p-Substrat) oder weniger als dem p-Substratpotential zu verbinden.
  • 5b zeigt eine Variante der dritten Ausführungsform, wobei die untere Elektrode 39 in der n-Wanne 37a platziert wird. In 5b ist die untere Platte 39a aus dem folgenden Grund über die Elektrode 39 mit einem positiven Potential (VDD) oder höher als einem Potential der n-Wanne verbunden. Bei dieser Variante ist die untere Platte 39a des Kondensators über einer n-Wanne angeordnet. Um eine Invertierung der Oberfläche der n-Wanne zu verhindern, ist die untere Platte 39a vorzugsweise mit demselben Potential der n-Wanne, in diesem Fall VDD-Potential, oder einem größeren Potential als das n-Wannenpotential verbunden. Ferner sind im Allgemeinen Aspekte der vorliegenden Erfindung nicht auf das Verbinden der unteren Platten des Kondensators mit demselben Potential wie das darunterliegende Potential des Substrats oder der n-Wanne beschränkt, sondern können auch Kondensatoren mit einer gemeinsamen unteren Platte aufweisen, die über dem p-Substrat und/oder der n-Wanne angeordnet sind und ein beliebiges Potential aufweisen. Zum Beispiel zeigt 5b beide Fälle - eine untere Platte, die über einem p-Substrat angeordnet und mit VSS (GND) verbunden ist, und die untere Platte 39a (links der anderen unteren Platte), die über der n-Wanne angeordnet und über die Elektrode 39 mit dem positiven Potential VDD verbunden ist. Die Verbindung wird in beiden Fällen über CA (Kontakt) zu M1 (Metall 1) ermöglicht.
  • 6 zeigt eine Querschnittsansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer vierten Ausführungsform. Wie in 6 gezeigt, weist ein Halbleiterchip 40 einen Flachgrabenisolations- (STI-) Bereich 41 auf, in dem mehrere Pufferkondensatoren 42 vergraben sind. Jeder der Pufferkondensatoren 42 weist eine untere Platte 44 und eine obere Platte 45 auf, die durch einen Isolator 48 getrennt werden. Der STI-Bereich 41 trennt die aktive Transistorregion 43 und die Substratkontaktregion 47 voneinander, um zu verhindern, dass Lecken von elektrischem Strom die Leistungsfähigkeit beeinträchtigt.
  • Wie unten in 6 gezeigt, worin eine Explosionsansicht des STI-Bereichs 41 gezeigt ist, ist diese vierte Ausführungsform der dritten Ausführungsform ähnlich, verwendet aber mehrere vergrabene Schichten von Pufferkondensatoren 42. Der STI-Bereich 41 weist eine Anzahl n von Pufferkondensatoren 42 auf, wobei n zwei oder mehr ist. Die Platten der Pufferkondensatoren 42 sind so angeordnet, dass sie im Wesentlichen zu einer Oberfläche 46 des Halbleiterchips 40 parallel sind. Als Ergebnis wird die Tiefe des STI-Bereichs 41 typischerweise größer als die Tiefe des STI-Bereichs 31 sein, um die vergrößerte Höhe des gesamten Poly-Stapels (mehrere Schichten) von Pufferkondensatoren 42 unterzubringen. Daher ist der STI-Bereich 41 im Vergleich zu dem STI-Bereich 31 ein relativ „tiefer“ Graben. Ein Vorteil von tiefen STI-Bereichen besteht darin, dass tiefe STI-Bereiche bessere Isolation vor Lecken von elektrischem Strom gewährleisten. Wie in 6 gezeigt, ist ein oberster der Pufferkondensatoren 48 unter den mehreren Pufferkondensatoren 48 so angeordnet, dass die obere Platte an die obere Oberfläche 46 angrenzt und die übrigen Pufferkondensatoren 48 unter dem oberen Pufferkondensator 48 in dem STI-Bereich 41 gestapelt sind. Die Varianten hinsichtlich des p-Substrats und der n-Wanne wie in der dritten Ausführungsform beschrieben können auch für diese vierte Ausführungsform gelten.
  • 7 zeigt eine Querschnittsansicht eines Halbleiterchips, der STI-Bereiche mit vergrabenen Pufferkondensatoren aufweist, gemäß einer fünften Ausführungsform. Wie in 7 gezeigt, weist ein Halbleiterchip 50 einen Flachgrabenisolations- (STI-) Bereich 51 auf, in dem Pufferkondensatoren 52 vergraben sind. Jeder der Pufferkondensatoren 52 weist eine erste Platte 54 und eine zweite Platte 55, die durch einen Isolator 58 getrennt werden. Der STI-Bereich 51 trennt die aktive Transistorregion 53 von der Substratkontaktregion 57 voneinander, um zu verhindern, dass Lecken von elektrischem Strom die Leistungsfähigkeit beeinträchtigt.
  • Wie unten in 7 gezeigt, worin eine Explosionsansicht des STI-Bereichs 51 gezeigt ist, verwendet diese fünfte Ausführungsform auch den klassischen Parallelplatten-Kondensatorentwurf zweier elektrisch leitender Platten 54 und 55, die durch einen Isolator 58 voneinander getrennt werden. Bei dieser fünften Ausführungsform sind die leitenden Platten 54 und 55 der Pufferkondensatoren 52 senkrecht, d.h. vertikal zu einer Oberfläche 56 angeordnet. Die Pufferkondensatoren 52 sind in einer vertikalen gestapelten Konfiguration miteinander verbunden, dergestalt, dass die Platten 54 und 55 in einer zu der oberen Oberfläche 56 parallelen Richtung gestapelt sind und sich jede Platte der Pufferkondensatoren von der Oberfläche 56 aus nach unten zu einem unteren Teil des STI-Bereichs 51 erstreckt. Die Pufferkondensatoren 52 sind vollständig in dem STI-Bereich 51 vergraben. Tiefe, Breite und andere Dimensionen dieses STI-Bereichs 51 können gegebenenfalls von der spezifizierten STI-Tiefe abweichen, um je nach Wunsch größere oder kleinere Kapazität des Bereichs zu erhalten. Die vertikal angeordneten Kondensatorplatten des STI-Bereichs 51 kommen durch Folgendes in Kontakt: a) Verbindung mit den Transistor-Poly-Gates 59, d.h. den Gate-Elektrodenstapeln (GC) an jedem Ende des Stapels von Pufferkondensatoren 52 oder b) direkte Verbindung durch Kontakte CA. Es ist anzumerken, dass diese fünfte Ausführungsform auch einen „Mehrfach“-Kondensatoransatz verwendet, wobei mehr als ein Kondensator in dem STI-Bereich 51 vergraben wird, obwohl sie nicht darauf beschränkt ist.
  • 8 zeigt einen Semicustom-Block 60 mit dem Pufferkondensator 32 von 5a und insbesondere 5b, der vollständig darin vergraben ist, gemäß einer Ausführungsform der Erfindung. Wie in 8 gezeigt, ist der Pufferkondensator 32 über einen wesentlichen Teil des Semicustom-Blocks 60 hinweg verteilt, wodurch ein ausreichend hoher Wert der Kapazität zum Schutz der elektrischen Komponenten in dem Block 60 erzielt wird. 8 zeigt nur einen Teil des Semicustom-Blocks 60 mit Pufferkondensatoren gefüllt, um einen Aspekt der Erfindung hervorzuheben und den Kontrast zwischen Teilen des Semicustom-Blocks 60 mit den Pufferkondensatoren im Vergleich mit Teilen des Semicustom-Blocks 60 ohne die Pufferkondensatoren (2) zu zeigen. In der Praxis wird der Semicustom-Block 60 vorzugsweise, aber nicht unbedingt, vollständig mit Pufferkondensatoren gefüllt. Obwohl der Pufferkondensator 32 in 8 gezeigt ist, versteht sich, dass jeder der verschiedenen Pufferkondensatoren 12, 22, 32, 42 und 52 aus den verschiedenen Ausführungsformen jeweils in dem Block 60 verwendet werden kann, um dieselben oder ähnliche Ergebnisse zu erzielen. Darüber hinaus können über den gesamten Block 60 hinweg Kombinationen der verschiedenen Ausführungsformen verwendet werden. Zum Beispiel können die Pufferkondensatoren 12 (3) und 22 (4) in verschiedenen Teilen des STI-Bereichs 61 vergraben werden. Ferner ist die Platzierung der STI-Pufferkondensatoren nicht darauf beschränkt, nur in Semicustom-Blocks platziert zu werden. Stattdessen können die STI-Pufferkondensatoren an einem beliebigen Ort und/oder überall auf einem Chip platziert werden, wo ein STI-Bereich gebildet ist. Somit können die STI-Pufferkondensatoren über die gesamte STI hinweg über den gesamten Chip verteilt werden.
  • 9 zeigt ein Verfahren zum Vergraben eines Kondensators in einem STI-Bereich gemäß einer Ausführungsform der Erfindung.
  • Im Schritt S100 wird ein Flachgrabenisolations- (STI-) Bereich in einem Halbleitersubstrat, wie etwa dem Halbleitersubstrat 16 von 3, gebildet. Der STI-Bereich kann durch Verwendung einer Reihe verschiedener Techniken gebildet werden, wie etwa Grabendefinition und -ätzung, gegebenenfalls Auskleiden des Grabens mit einer Diffusionsbarriere und Füllen des Grabens mit einem Grabendielektrikum, wie etwa einem Oxid. Verschiedene Oxide und Nitride werden häufig als das STI-Dielektrikummaterial verwendet. Außerdem kann als Alternative ein „tiefer“ STI-Bereich gebildet werden, wie etwa die in 6 und 7 gezeigten tiefen STI-Bereiche 41 und 51.
  • Im Schritt S200 wird mindestens ein Kondensator mindestens teilweise in dem STI-Bereich vergraben. Der Kondensator, der ein Pufferkondensator sein kann, aber nicht darauf beschränkt ist, kann auf eine beliebige Anzahl von Weisen in den STI-Bereichen vergraben werden, darunter die mit Bezug auf die in 3-7 gezeigten obenbeschriebenen Ausführungsformen gezeigten und beschriebenen. Zum Beispiel können die Pufferkondensatoren 13 wie in 3 gezeigt in einer Leitung-zu-Leitung-Konfiguration in dem STI-Bereich vergraben werden. Als Alternative können die Pufferkondensatoren 22 zum Beispiel wie in 4 gezeigt in dem STI-Bereich halb vergraben werden. Darüber hinaus können Kombinationen der verschiedenen Ausführungsformen verwendet werden. Es versteht sich jedoch, dass Schritt S200 nicht darauf beschränkt ist, den Pufferkondensator gemäß den obenbeschriebenen fünf Ausführungsformen zu vergraben, und er kann stattdessen durch Vergraben von Pufferkondensatoren auf eine beliebige Anzahl von anderen Weisen ausgeführt werden. Als Ergebnis dieses Verfahren wird der Platz in dem Halbleitersubstrat effizienter benutzt, wodurch die Chipleistungsfähigkeit verbessert wird. Da die STI-Bereiche über das gesamte Halbleitersubstrat hinweg verteilt sind, kann das Verfahren zusätzlich verwendet werden, um Pufferkapazität über das gesamte Halbleitersubstrat hinweg zu erzielen, wenn dies erwünscht ist. Darüber hinaus kann die Pufferkapazität gleichmäßig über das Halbleitersubstrat verteilt werden, wenn dies erwünscht ist.

Claims (33)

  1. Halbleiterchip (10, 20, 30, 40, 50), aufweisend: ein Substrat (16), das eine Oberfläche aufweist; einen Transistor (17, 23, 33, 43, 53) und einen Substratkontakt (18, 27, 37, 47, 57), die auf dem Substrat (16) gebildet ist; einen Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61), der in der Oberfläche gebildet und mindestens teilweise zwischen dem Transistor (17, 23, 33, 43, 53) und dem Substratkontakt (18, 27, 37, 47, 57) angeordnet ist; mindestens einen Kondensator (12, 22, 32, 42, 52), der mindestens teilweise in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben ist; und einen Flachgrabenisolator (STI), der in der Oberfläche angeordnet ist, wobei der Substratkontakt (18, 27, 37, 47, 57) zwischen dem Flachgrabenisolator (STI) und dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) angeordnet ist.
  2. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 1, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) mehrere Kondensatoren (12, 22, 32, 42, 52) aufweist, die so angeordnet sind, dass die Kondensatoren (12, 22, 32, 42, 52) vollständig in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben sind, Platten der Kondensatoren (12, 22, 32, 42, 52) in einer zu der Oberfläche des Substrats (16) senkrechten Richtung angeordnet sind und die Kondensatoren (12, 22, 32, 42, 52) in einer Leitung-zu-Leitung-Konfiguration miteinander verbunden sind.
  3. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 1, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) Platten aufweist, die zu der Oberfläche und zueinander parallel sind und durch einen Isolator getrennt werden, und nur eine der Platten in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben ist.
  4. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 1, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) Platten aufweist, die zu der Oberfläche und zueinander parallel sind, durch einen Isolator getrennt werden und vollständig in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben sind.
  5. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 4, wobei der Halbleiterchip ein p-Substrat (16) aufweist und eine von der Oberfläche am weitesten entfernt angeordnete Platte der Kondensatorplatten mindestens teilweise über dem p-Substrat (16) angeordnet und über eine Elektrode mit einer Massenspannung VSS (GND) oder weniger als einem Potential des p-Substrats (16) verbunden ist.
  6. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 4, wobei der Halbleiterchip eine n-Wanne aufweist und eine von der Oberfläche am weitesten entfernt angeordnete Platte der Kondensatorplatten mindestens teilweise über der n-Wanne angeordnet und über eine Elektrode mit einem positiven Potential VDD oder mehr als einem Potential der n-Wanne verbunden ist.
  7. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 4, wobei der Halbleiterchip (10, 20, 30, 40, 50) eine n-Wanne und ein p-Substrat (16) aufweist und eine von der Oberfläche am weitesten entfernt angeordnete Platte der Kondensatorplatten mindestens teilweise sowohl über der n-Wanne als auch dem p-Substrat (16) angeordnet ist.
  8. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 1, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) mehrere Kondensatoren (12, 22, 32, 42, 52) aufweist, die so angeordnet sind, dass jeder der Kondensatoren (12, 22, 32, 42, 52) vollständig in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben ist, Platten jedes der Kondensatoren (12, 22, 32, 42, 52) durch einen Isolator getrennt werden und in einer zu der Oberfläche des Substrats (16) und einander parallelen Richtung angeordnet sind und die Kondensatoren in einer gestapelten Konfiguration von einem oberen Teil des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) zu einem unteren Teil des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) dergestalt miteinander verbunden sind, dass die Platten jedes Kondensators (12, 22, 32, 42, 52) zu der Oberfläche parallel sind.
  9. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 1, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) mehrere Kondensatoren (12, 22, 32, 42, 52) aufweist, die so angeordnet sind, dass die Kondensatoren (12, 22, 32, 42, 52) vollständig in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben sind, Platten jedes der Kondensatoren (12, 22, 32, 42, 52) durch einen Isolator getrennt werden und in einer zu der Oberfläche des Substrats (16) senkrechten Richtung angeordnet sind und die Kondensatoren (12, 22, 32, 42, 52) in einer vertikalen gestapelten Konfiguration von einer Seitenwand des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) zu einer anderen Seitenwand des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) dergestalt miteinander verbunden sind, dass die Platten jedes Kondensators (12, 22, 32, 42, 52) zu der Oberfläche senkrecht sind.
  10. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 1, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) ein Paar von Platten aufweist, die in Bezug auf die Oberfläche des Substrats (16) horizontal übereinander angeordnet sind, und eine der Platten mindestens teilweise in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben ist.
  11. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 1, wobei eine Tiefe des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) ausreicht, um den mindestens einen Kondensator (12, 22, 32, 42, 52) zu vergraben.
  12. Halbleiterchip (10, 20, 30, 40, 50), aufweisend: einen Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61), der zwischen einem Transistor (17, 23, 33, 43, 53) und einem Substratkontakt (18, 27, 37, 47, 57) angeordnet ist; einen Isolationsgraben, der in eine Oberfläche eines Substrats (16) des Halbleiterchips (10, 20, 30, 40, 50) gebildet wird, wobei der Isolationsgraben Seitenwände aufweist, die sich in das Substrat (16) erstrecken; mindestens einen Kondensator (12, 22, 32, 42, 52), der mindestens teilweise in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) zwischen den Seitenwänden vergraben ist; und einen Flachgrabenisolator (STI), der in der Oberfläche angeordnet ist, wobei der Flachgrabenisolator (STI), entlang einer Richtung senkrecht zu der Oberfläche, flacher ist als der Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61).
  13. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 12, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) mehrere Kondensatoren (12, 22, 32, 42, 52) aufweist, die so angeordnet sind, dass die Kondensatoren (12, 22, 32, 42, 52) vollständig in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben sind, Platten der Kondensatoren (12, 22, 32, 42, 52) in einer zu der Oberfläche des Substrats (16) senkrechten Richtung angeordnet sind und die Kondensatoren (12, 22, 32, 42, 52) in einer Leitung-zu-Leitung-Konfiguration miteinander verbunden sind.
  14. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 12, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) Platten aufweist, die zu der Oberfläche und zueinander parallel sind und durch einen Isolator getrennt werden, und nur eine der Platten in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben ist.
  15. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 12, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) Platten aufweist, die zu der Oberfläche und zueinander parallel sind, durch einen Isolator getrennt werden und vollständig in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben sind.
  16. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 12, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) mehrere Kondensatoren (12, 22, 32, 42, 52) aufweist, die so angeordnet sind, dass jeder der Kondensatoren (12, 22, 32, 42, 52) vollständig in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben ist, Platten jedes der Kondensatoren (12, 22, 32, 42, 52) durch einen Isolator getrennt werden und in einer zu der Oberfläche des Substrats (16) und einander parallelen Richtung angeordnet sind und die Kondensatoren (12, 22, 32, 42, 52) in einer gestapelten Konfiguration von einem oberen Teil des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) zu einem unteren Teil des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) dergestalt miteinander verbunden sind, dass die Platten jedes Kondensators (12, 22, 32, 42, 52) zu der Oberfläche parallel sind.
  17. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 12, wobei der mindestens eine Kondensator (12, 22, 32, 42, 52) mehrere Kondensatoren (12, 22, 32, 42, 52) aufweist, die so angeordnet sind, dass die Kondensatoren (12, 22, 32, 42, 52) vollständig in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben sind, Platten jedes der Kondensatoren (12, 22, 32, 42, 52) durch einen Isolator getrennt werden und in einer zu der Oberfläche des Substrats (16) senkrechten Richtung angeordnet sind und die Kondensatoren (12, 22, 32, 42, 52) in einer vertikalen gestapelten Konfiguration von einer Seitenwand des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) zu einer anderen Seitenwand des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) dergestalt miteinander verbunden sind, dass die Platten jedes Kondensators (12, 22, 32, 42, 52) zu der Oberfläche senkrecht sind.
  18. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 12, der ferner ein dielektrisches Material in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) aufweist.
  19. Halbleiterchip (10, 20, 30, 40, 50) nach Anspruch 12, wobei die Seitenwände zu der Oberfläche senkrecht sind.
  20. Verfahren zum Vergraben mindestens eines Kondensators (12, 22, 32, 42, 52) in einem Halbleiterchip (10, 20, 30, 40, 50), mit den folgenden Schritten: Bilden (S100) eines Flachgrabenisolations-Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) in einer Oberfläche des Halbleiterchips (10, 20, 30, 40, 50) zwischen einem Transistor (17, 23, 33, 43, 53) und einem Substratkontakt (18, 27, 37, 47, 57) des Halbleiterchips (10, 20, 30, 40, 50); mindestens teilweises Vergraben (S200) des mindestens einen Kondensators (12, 22, 32, 42, 52) in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61); und Bilden eines Flachgrabenisolators (STI) in der Oberfläche, wobei die Substratkontakt (18, 27, 37, 47, 57) zwischen dem Flachgrabenisolator (STI) und dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) angeordnet ist.
  21. Verfahren nach Anspruch 20, wobei das mindestens teilweise Vergraben des mindestens einen Kondensators (12, 22, 32, 42, 52) aufweist: vollständiges Vergraben mehrerer des mindestens einen Kondensators (12, 22, 32, 42, 52), wobei jeder der Kondensatoren (12, 22, 32, 42, 52) zwei Platten aufweist, die durch einen Isolator getrennt werden, in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61), dergestalt, dass die Platten der Kondensatoren (12, 22, 32, 42, 52) in einer zu der Oberfläche senkrechten Richtung angeordnet sind und die Kondensatoren (12, 22, 32, 42, 52) in einer Leitung-zu-Leitung-Konfiguration miteinander verbunden sind.
  22. Verfahren nach Anspruch 20, wobei das mindestens teilweise Vergraben des mindestens einen Kondensators (12, 22, 32, 42, 52) aufweist: teilweises Vergraben des mindestens einen Kondensators (12, 22, 32, 42, 52) in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61), dergestalt, dass die zwei Platten zu der Oberfläche parallel sind und nur eine der Platten in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) vergraben ist; vollständiges Vergraben des mindestens einen Kondensators (12, 22, 32, 42, 52) in dem Flachgrabenisolations-Bereich, dergestalt, dass die zwei Platten zu der Oberfläche in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) parallel sind.
  23. Verfahren nach Anspruch 20, wobei das mindestens teilweise Vergraben des mindestens einen Kondensators (12, 22, 32, 42, 52) aufweist: vollständiges Vergraben des mindestens einen Kondensators (12, 22, 32, 42, 52) in dem Flachgrabenisolations-Bereich, dergestalt, dass die zwei Platten zu der Oberfläche in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61) parallel sind.
  24. Verfahren nach Anspruch 20, wobei das mindestens teilweise Vergraben des mindestens einen Kondensators (12, 22, 32, 42, 52) aufweist: vollständiges Vergraben der mehreren des mindestens einen Kondensators (12, 22, 32, 42, 52) in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61), dergestalt, dass die Kondensatoren (12, 22, 32, 42, 52) in einer gestapelten Konfiguration von einem oberen Teil des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) zu einem unteren Teil des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) miteinander verbunden sind, wobei die Platten jedes Kondensators (12, 22, 32, 42, 52) zu der Oberfläche und einander parallel sind.
  25. Verfahren nach Anspruch 20, wobei das mindestens teilweise Vergraben des mindestens einen Kondensators (12, 22, 32, 42, 52) aufweist: vollständiges Vergraben der mehreren des mindestens einen Kondensators (12, 22, 32, 42, 52) in dem Flachgrabenisolations-Bereich (11, 21, 31, 41, 51, 61), dergestalt, dass die Kondensatoren (12, 22, 32, 42, 52) in einer vertikalen gestapelten Konfiguration von einer Seitenwand des Flachgrabenisolations-Bereichs zu einer anderen Seitenwand des Flachgrabenisolations-Bereichs (11, 21, 31, 41, 51, 61) miteinander verbunden sind, wobei die Platten jedes Kondensators (12, 22, 32, 42, 52) zu der Oberfläche senkrecht und zueinander parallel sind.
  26. Teil einer anwendungsspezifischen integrierten Schaltung (ASIC), aufweisend: einen Block zum Unterbringen mindestens eines Halbleiterchips (10, 20, 30, 40, 50); und den Halbleiterchip (10, 20, 30, 40, 50) von Anspruch 1, in dem Block untergebracht.
  27. Halbleiterchip (10, 20, 30, 40, 50), aufweisend: eine Wannenregion (37a), die in einem Substrat (16) angeordnet ist, wobei die Wannenregion (37a) einen ersten Dotierungstyp hat; einen ersten Transistor, der in der Wannenregion (37a) angeordnet ist; einen zweiten Transistor, der in einer Region des Substrats (16) angeordnet ist, welche einen zweiten Dotierungstyp hat und neben der Wannenregion (37a) angeordnet ist, wobei der zweite Dotierungstyp gegensätzlich zu dem ersten Dotierungstyp ist; einen ersten Flachgrabenisolations-Bereich, der zwischen dem ersten und dem zweiten Transistor angeordnet ist; und einen ersten Kondensator und einen zweiten Kondensator, welche in dem Flachgrabenisolations-Bereich angeordnet sind, wobei der erste Kondensator eine untere Elektrode (39a) und eine obere Elektrode (32) aufweist, wobei der zweite Kondensator eine untere Elektrode und eine obere Elektrode aufweist, wobei der erste Kondensator direkt über der Wannenregion (37a) angeordnet ist, und wobei der zweite Kondensator über der Region des Substrats (16) mit dem zweiten Dotierungstyp und lateral neben der Wannenregion (37a) angeordnet ist.
  28. Halbleiterchip nach Anspruch 27, wobei die untere Elektrode (39a) des ersten Kondensators und die untere Elektrode des zweiten Kondensators in derselben Ebene angeordnet sind.
  29. Halbleiterchip nach Anspruch 27, wobei die untere Elektrode (39a) des ersten Kondensators an den ersten Transistor gekoppelt ist.
  30. Halbleiterchip nach Anspruch 29, wobei die untere Elektrode des zweiten Kondensators an den zweiten Transistor gekoppelt ist.
  31. Halbleiterchip nach Anspruch 27, wobei die untere Elektrode (39a) des ersten Kondensators an ein anderes Potenzial gekoppelt ist, als die untere Elektrode des zweiten Kondensators.
  32. Halbleiterchip nach Anspruch 27, wobei die untere Elektrode (39a) des ersten Kondensators an das gleiche Potenzial gekoppelt ist, wie die obere Elektrode des zweiten Kondensators.
  33. Halbleiterchip nach Anspruch 27, außerdem aufweisend: einen zweiten Flachgrabenisolations-Bereich, der in der Wannenregion (37a) angeordnet ist; einen dritten Kondensator, welcher innerhalb des zweiten Flachgrabenisolations-Bereichs angeordnet ist; einen dritten Flachgrabenisolations-Bereich, der in der Region des Substrats (16) mit dem zweiten Dotierungstyp angeordnet ist; und einen vierten Kondensator, der innerhalb des dritten Flachgrabenisolations-Bereichs angeordnet ist.
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