KR102642279B1 - 새로운 커패시터 구조 및 이를 형성하는 방법 - Google Patents
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Abstract
커패시터가 제공된다. 이 커패시터는 대향하는 제1 주 표면 및 제2 주 표면을 갖는 기판을 포함한다. 커패시터는 또한 기판에 형성되고 기판의 제1 주 표면으로부터 제2 주 표면까지 연장되는 적어도 2개의 전도성 플레이트를 포함한다. 커패시터는 적어도 2개의 전도성 플레이트 중 2개의 인접한 전도성 플레이트 사이에 형성되고 제1 주 표면으로부터 제2 주 표면으로 연장되는 적어도 하나의 절연 구조체를 더 포함한다.
Description
커패시터는 집적 회로에서 널리 사용된다. 커패시터는 전기 에너지를 저장 및 방출할 수 있으며 집적 회로에서 전압 부스터 또는 전력 안정기로 기능한다. 현재의 3차원(3D) NAND 기술에서는 3D-NAND 메모리 셀의 동작 중에 고전압을 제공하기 위해 전압 부스터 역할을 하는 복수의 커패시터가 적용될 수 있다.
딥 서브 마이크론 CMOS를 위한 커패시터 구조는 얇은 유전체 층에 의해 분리된 2개의 평행한 평평한 플레이트로 구성될 수 있다. 이 플레이트는 금속 또는 폴리실리콘과 같은 전도성 재료의 층으로 형성된다. 커패시터 구조는 일반적으로 기저 유전체 층에 의해 기판으로부터 격리된다. 이러한 구조에서 높은 커패시턴스 밀도를 달성하려면, 추가 플레이트를 도입하기 위해 추가 칩 영역이 필요하다. 집적 회로에서 3D-NAND 장치의 임계 치수를 축소하여 더 큰 저장 용량을 달성함에 따라, 커패시터 구조는 더 작은 치수와 더 높은 커패시턴스 밀도를 요구하는 스케일링 요구사항을 충족할 수 없다.
본 발명의 개념은 새로운 커패시터 구조에 관한 것으로, 보다 상세하게는 플레이트가 기판의 상단 표면에서 기판의 반대편의 하단 표면으로 연장되는 수직형 커패시터 구조에 관한 것이다. 또한, 플레이트는 스케일링 요구사항을 충족하기 위해 감소된 칩 영역에서 높은 커패시턴스 밀도를 달성하기 위해 기판에 동심으로(concentrically) 배치된다.
3D NAND 기술이 고밀도 및 고용량으로, 특히 64L에서 128L 아키텍처로 이동함에 따라, 장치 수, 금속 라인 수는 크게 증가했으며 칩 면적은 기본적으로 변하지 않았다. 따라서, 커패시터 및 본드 패드와 같은 다른 전자 부품을 도입할 수 있는 공간이 점점 더 작아지고 있다. 금속 산화물 실리콘(MOS)/금속 산화물 금속(MOM) 커패시터는 일반적으로 큰 실리콘 면적을 필요로 한다. 또한, MOS 커패시터 영역이 크면 TDDB(Time-dependent Dielectric Breakdown) 고장률이 증가할 수 있다. 따라서, 너무 많은 공간을 차지하지 않고 회로 요구사항(예컨대, 높은 커패시턴스 밀도)을 충족하려면 새로운 커패시터 구조가 필요하다.
본 개시에서, 새로운 커패시터 구조가 도입된다. 본 개시의 양상에 따르면, 집적 회로(IC) 칩이 제공된다. 이 IC 칩은 대향하는 제1 주 표면 및 제2 주 표면을 갖는 기판을 포함한다. 기판의 제1 주 표면의 제1 위치에 복수의 트랜지스터가 형성되고 기판의 제2 위치에 커패시터가 형성된다. 커패시터는 기판에 형성되고 기판의 제1 주 표면에서 제2 주 표면으로 연장되는 제1 전도성 플레이트와, 기판에 형성되고 제1 주 표면에서 제2 주 표면으로 연장되는 제2 전도성 플레이트와, 제1 전도성 플레이트와 제2 전도성 플레이트 사이에 형성되고 제1 주 표면으로부터 제2 주 표면으로 연장되는 절연 구조체체를 더 포함한다.
일부 실시예에서, 제1 전도성 플레이트, 제2 전도성 플레이트 및 절연 구조체체는 (링 형상과 같이) 폐쇄형(closed-shaped)이고 절연 구조체체가 제1 플레이트와 제2 플레이트 사이에 배치되도록 기판에서 동심으로 배열된다. 예를 들어, 제1 전도성 플레이트, 제2 전도성 플레이트 및 절연 구조체체는 기판에 동심으로 배열될 수 있으며 정사각형 프로파일, 원형 프로파일, 삼각형 프로파일, 직사각형 프로파일, 타원형 프로파일, 다이아몬드 프로파일, 사다리꼴 프로파일, 오각형 프로파일, 육각형 프로파일, 평행 사변형 프로파일 또는 별 프로파일을 가질 수 있다.
일 실시예에서, 제1 전도성 플레이트 및 제2 전도성 플레이트는 도핑된 실리콘 또는 금속으로 제조된다. 제1 전도성 플레이트는 제1 극성과 전기적으로 결합될 수 있고, 제2 전도성 플레이트는 제2 극성과 전기적으로 결합될 수 있다.
본 개시의 커패시터 구조는 기판의 제1 주 표면 위에 형성된 유전체 층 및 절연 층에 형성된 복수의 콘택트(contacts)를 더 포함할 수 있다. 복수의 콘택트는 제1 및 제2 전도성 플레이트 내로 연장될 수 있고 제1 및 제2 전도성 플레이트와 전기적으로 결합될 수 있다.
본 개시의 다른 양상에 따르면, 커패시터 구조를 제조하는 방법이 제공된다. 개시된 방법에서, 도핑된 영역이 기판에서 제1 주 표면으로부터 형성된다. 절연 층은 기판의 도핑된 영역 위에 형성된다. 절연 층에는 복수의 콘택트가 형성된다. 복수의 콘택트는 도핑된 영역으로 더 연장된다. 이어서, 기판의 일부가 기판의 제2 주 표면으로부터 제거된다. 패터닝된 마스크가 형성된 제2 주 표면으로부터 기판을 에칭함으로써 기판의 도핑된 영역에 복수의 트렌치 및 전도성 라인이 생성된다. 트렌치는 기판을 통과하여 절연 층을 노출하고, 전도성 라인은 트렌치에 의해 서로 이격되며, 콘택트는 전도성 라인과 직접 접촉한다. 복수의 트렌치는 이어서 유전체 재료로 채워진다.
본 개시의 또 다른 양상에 따르면, 반도체 장치가 제공된다. 이 반도체 장치는 대향하는 제1 주 표면 및 제2 주 표면을 갖는 기판을 포함할 수 있다. 메모리 셀 영역은 기판의 제1 주 표면에 형성되고, 커패시터 구조가 메모리 셀 영역에 인접하게 형성된다. 커패시터 구조는 제1 주 표면에서 제2 주 표면으로 연장되는 기판 내의 제1 전도성 플레이트와, 제1 주 표면에서 제2 주 표면으로 연장되는 기판 내의 제2 전도성 플레이트와, 제1 전도성 플레이트와 제2 전도성 플레이트 사이에 배치되고 제1 주 표면으로부터 제2 주 표면으로 연장되는 절연 구조체체를 포함한다.
일부 실시예에서, 본 개시에 개시된 반도체 장치의 메모리 셀 영역은 DRAM 메모리 셀, NAND 메모리 셀, 3차원 NAND 메모리 셀, 상 변화 메모리 셀, 또는 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 포함한다.
본 개시에 따르면, 수직형 커패시터 구조가 기판에 형성될 수 있다. 커패시터 구조는 실리콘-유전체-실리콘 구성을 갖되 커패시터 구조의 플레이트는 기판의 일부로 구성된다. 커패시터 구조는 실리콘 기판의 예비 영역에 형성될 수 있다. 커패시터 구조의 플레이트는 기판의 상단 표면에서 하단 표면으로 확장되며 높은 커패시턴스 밀도를 제공하는 동심원 프로파일을 가진다. 커패시터 구조의 플레이트는 기판의 상단 표면에서 하단 표면으로 연장되는 절연 구조체체에 의해 이격된다. 절연 구조체체는 커패시터 구조와 인접한 활성 메모리 셀을 전기 간섭으로부터 더 분리한다. 본 개시의 커패시터 구조는 높은 커패시턴스 밀도를 제공하고, 더 적은 칩 면적을 차지하며, 전기적 고장을 방지하고, 스케일링 요구사항을 충족한다.
본 개시의 양상은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 당업계의 표준 관행에 따르면, 다양한 특징은 일정한 비율로 도시되지는 않는다. 사실, 다양한 특징의 크기는 논의의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1a는 본 개시의 예시적인 실시예에 따른 커패시터 구조의 단면도이다.
도 1b는 본 개시의 예시적인 실시예에 따른 커패시터 구조의 평면도이다.
도 2a 내지 도 8b는 본 개시의 예시적인 실시예에 따라 커패시터 구조를 제조하는 다양한 중간 단계들의 단면도 및 평면도이다.
도 9는 본 개시의 예시적인 실시예에 따른 집적 회로 칩이다.
도 10은 본 개시의 예시적인 실시예들에 따라 커패시터 구조를 제조하기 위한 프로세스의 흐름도이다.
도 1a는 본 개시의 예시적인 실시예에 따른 커패시터 구조의 단면도이다.
도 1b는 본 개시의 예시적인 실시예에 따른 커패시터 구조의 평면도이다.
도 2a 내지 도 8b는 본 개시의 예시적인 실시예에 따라 커패시터 구조를 제조하는 다양한 중간 단계들의 단면도 및 평면도이다.
도 9는 본 개시의 예시적인 실시예에 따른 집적 회로 칩이다.
도 10은 본 개시의 예시적인 실시예들에 따라 커패시터 구조를 제조하기 위한 프로세스의 흐름도이다.
후속하는 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예시를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 물론 이들은 단지 예일뿐이며 제한하려는 의도는 없다. 예를 들어, 후속하는 설명에서 제2 특징에 걸쳐 있는 또는 그 위에 있는 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 특징 및 제2 특징이 직접 접촉하지 않도록 제1 특징 및 제2 특징 사이에 추가의 특징이 형성된 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 설명을 쉽게 하기 위해 도면에 도시된 또 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에서 묘사된 방향에 더하여 사용 또는 작동에서 장치의 상이한 방향을 포함하도록 의도된다. 장치는 다른 방향으로 배향될 수 있으며(90도로 또는 다른 배향으로 회전될 수 있으며), 본 명세서에서 사용된 공간적으로 상대적인 설명자는 마찬가지로 그에 따라 해석될 수 있다.
도 1a는 커패시터 구조(100)의 단면도이고, 도 1b는 커패시터 구조(100)의 평면도이다. 도 1a의 커패시터 구조(100)의 단면도는 도 1b의 A-A'선을 포함하는 수직면과 동일한 평면으로부터 얻어진다.
도시된 바와 같이, 커패시터 구조(100)는 상단 표면(또는 제1 주 표면)(102a) 및 하단 표면(또는 제2 주 표면)(102b)을 갖는 기판(102)을 포함한다. 커패시터 구조(100)는 기판(102)에 형성되고, 상단 표면(102a)으로부터 하단 표면(102b)으로 연장되는 복수의 제1 전도성 플레이트 및 복수의 제2 전도성 플레이트를 더 포함할 수 있다. 예를 들어, 2개의 제1 전도성 플레이트(108a/108c) 및 2개의 제2 전도성 플레이트(108b/108d)가 도 1a/1b에 도시된 바와 같이 커패시터 구조(100)에 포함된다. 도 1a 및 1b는 단지 예일뿐이고, 커패시터 구조(100)는 기술 요구사항에 기초하여 3개 이상의 제1 전도성 플레이트 및 3개 이상의 제2 전도성 플레이트를 포함할 수 있다. 제1 및 제2 전도성 플레이트는 상단 임계 치수(CD)(CD1), 하단 CD(CD2) 및 높이(T1)를 가질 수 있다. CD1 및 CD2는 원하는 커패시턴스 값을 기준으로 정의되며 120nm보다 크다. T1은 2um에서 3um까지의 범위에 있을 수 있다.
도 1에서, 제1 전도성 플레이트(108a/108c) 및 제2 전도성 플레이트(108b/108d)는 폐쇄형(예컨대, 링 형상)으로 도시되고 기판(102)에 동심으로 배열된다. 제1 전도성 플레이트(108a/108c) 및 제2 전도성 플레이트(108b/108d)는 그와 달리 복수의 절연 구조체체(104a-104d)에 의해 배치되고 이격된다. 대안적인 실시예에서, 제1 전도성 플레이트, 제2 전도성 플레이트 및 절연 구조체체는 기판에서 동심으로 배열될 수 있으며 정사각형 프로파일, 원형 프로파일, 삼각형 프로파일, 직사각형 프로파일, 타원형 프로파일, 다이아몬드 프로파일, 사다리꼴 프로파일, 오각형 프로파일, 육각형 프로파일, 평행 사변형 프로파일 또는 별형 프로파일을 가질 수 있다.
기판(102)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판 및/또는 실리콘-온-인슐레이터(SOI) 기판을 포함할 수 있다. 기판(102)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 도 1의 실시예에서, 기판(102)은 Si, Ge 또는 SiGe를 포함할 수 있는 IV족 반도체이다. 기판(102)은 벌크 웨이퍼 또는 에피택셜 층일 수 있다.
제1 전도성 플레이트(108a/108c) 및 제2 전도성 플레이트(108b/108d)는 이온 주입 프로세스를 통해 P형 도펀트로 도핑된 실리콘일 수 있다. 예를 들어, 제1 전도성 플레이트(108a/108c) 및 제2 전도성 플레이트(108b/108d)는 4e15 cm-3 내지 8e15 cm-3의 도펀트 농도로 붕소로 도핑될 수 있다. 다른 예에서, 제1 전도성 플레이트(108a/108c) 및 제2 전도성 플레이트(108b/108d)는 이온 주입을 통해 예컨대 5e15cm-3에서 8e15cm-3까지의 도펀트 농도로 도핑 비소와 같은 N형 도펀트로 실리콘 도핑될 수 있다. 도 1a/1b에 도시된 바와 같이, 기판(102)에서 이온 주입 동안 도펀트 영역(110)이 형성될 수 있다. 또 다른 예에서, 제1 및 제2 전도성 플레이트는 텅스텐, 구리 또는 알루미늄과 같은 금속으로 제조될 수 있다. 제1 전도성 플레이트는 제1 극성과 전기적으로 결합될 수 있고, 제2 전도성 플레이트는 제2 극성과 전기적으로 결합될 수 있다. 일부 예에서, 제1 극성은 양극이고 제2 극성은 음극이다. 다른 예에서, 회로 요구사항에 따라 제1 극성은 음극이고 제2 극성은 양극이다.
도 1a 및 도 1b를 계속 참조하면, 절연 구조체(104)는 기판(102)의 상단 표면(102a)에서 하단 표면(102b)까지 연장된다. 절연 구조체(104)는 또한 링 형상일 수 있고 기판(102)에서 동심으로 배열될 수 있다. 절연 구조체(104)는 제1 플레이트(108a/108c)와 제2 플레이트(108b/108d) 사이에 배치되고 커패시터의 절연 층으로서 기능한다. 절연 구조체(104)는 SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO 또는 하이 K 재료로 제조될 수 있다. 절연 구조체(104)는 160 nm 내지 210 nm 범위의 상단 임계 치수(CD)(D3), 140 nm 내지 180 nm 사이의 하단 CD(D4) 및 2 um 내지 3 um의 높이(T1)를 가질 수 있다.
커패시터 구조(100)를 기반으로 다양한 커패시터가 형성될 수 있다. 예를 들어, 제1 전도성 플레이트(108a), 절연 구조체(104b) 및 제2 전도성 플레이트(108b)는 제1 전도성 플레이트(108a)가 제1 극성과 전기적으로 결합되고 제2 전도성 플레이트(108b)는 제2 극성과 전기적으로 결합되는 경우 제1 커패시터를 형성할 수 있다. 유사하게, 다른 예에서, 제1 전도성 플레이트(108c), 절연 구조체(104d) 및 제2 전도성 플레이트(108d)는 제2 커패시터를 형성할 수 있다. 또 다른 예에서, 제1 전도성 플레이트(108c), 절연 구조체(104c) 및 제2 전도성 플레이트(108b)는 회로 요구사항에 따라 제3 커패시터를 형성할 수 있다.
커패시터 구조(100)는 기판(102)의 상단 표면(102a) 위에 형성된 유전체 층(112)을 더 포함한다. 유전체 층(112)은 SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO, 또는 하이 K 재료를 포함할 수 있다. 유전체 층(112)은 5 um 내지 6 um 범위의 두께를 가질 수 있다. 복수의 콘택트(106)가 유전체 층(112)에 추가로 형성되고 제1 및 제2 전도성 플레이트(108) 내로 연장될 수 있다. 콘택트(106)는 250 nm 내지 300 nm 범위의 상단 CD(D5), 120 nm ~ 160 nm 범위의 하단 CD(D6) 및 4.5 um ~ 5 um의 높이(T2)를 가질 수 있다. 콘택트(106)는 텅스텐, 구리 또는 알루미늄으로 만들어 질 수 있다. 콘택트(106)는 20 nm와 50 nm 사이의 깊이로 제1 및 제2 전도성 플레이트(108) 내로 연장될 수 있고 제1 및 제2 전도성 플레이트(108)와 전기적으로 결합될 수 있다. 도 1b에서 콘택트(106)는 콘택트(106)의 사시도를 나타내도록 도시되어 있음을 알아야 한다.
도 2a 내지 도 8b는 커패시터 구조(100)의 형성에서의 중간 단계들을 도시한다. 도 2a 내지 도 8b의 도면 번호 각각은 문자 "a" 및 "b"를 포함하며, 문자 "a"는 횡단면 보기를 나타내고 "b"는 하향식 보기를 나타낸다. 횡단면 보기는 하향식 보기에서 선 A-A'를 포함하는 수직 평면과 동일한 평면에서 얻어진다.
도 2a/2b에 도시된 바와 같이, 기판(102)이 마련된다. 이어서, 이온 주입 프로세스, 인 시츄 도핑된 에피택셜 성장, 플라즈마 도핑 프로세스(PLAD), 또는 당 업계에 공지된 다른 방법을 통해 도핑된 영역(110)이 형성된다. 일 실시예에서, 도핑된 영역(110)은 비소, 인, 안티몬, 또는 다른 N-형 도너 물질을 포함하는 N-형 도펀트로 도핑될 수 있다. 다른 실시예에서, 도핑된 영역(110)은 붕소, 알루미늄, 갈륨, 인듐, 또는 다른 P-형 억셉터 물질을 포함하는 P-형 도펀트로 도핑될 수 있다. 도핑된 영역(110)의 깊이(T3)는 2 um 내지 10 um의 범위에 있을 수 있다. 도 2a/2b의 실시예에서, 도핑된 영역(110)은 붕소로 도핑되고 4e15 cm-3과 8e15 cm-3 사이의 도펀트 농도를 갖는다.
기판(102)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판 및/또는 실리콘-온-인슐레이터(SOI) 기판을 포함할 수 있다. 기판(102)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI 족 산화물 반도체를 포함할 수 있다. 기판(102)은 벌크 웨이퍼 또는 에피택셜 층일 수 있다. 도 2a/2b의 실시예에서, 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있는 IV족 반도체이다.
도 3a/3b에서, 기판(102)의 상단 표면(102a) 위에 유전체 층(112)이 형성된다. 유전체 층(112)은 SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO 또는 하이 K 재료를 포함할 수 있다. 유전체 층(112)은 5 um 내지 6 um 범위의 두께를 가질 수 있다. 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 또는 이들의 임의의 조합과 같은 임의의 적절한 증착 프로세스가 유전체 층(112)을 형성하기 위해 적용될 수 있다.
도 4a/4b는 복수의 콘택트(106)가 유전체 층(112)에 형성되는 것을 도시한다. 콘택트(106)를 형성하기 위해, 패턴화된 마스크 스택(도시되지 않음)이 유전체 층(112) 위에 형성될 수 있다. 마스크 스택은 하나 이상의 하드 마스크 층과 포토레지스트 층을 포함할 수 있다. 마스크 스택은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노출 후 베이킹, 포토레지스트 현상, 헹굼, 건조(예를 들어, 스핀 건조 및/또는 하드 베이킹) 등을 더 포함할 수 있는 리소그래피 프로세스(예컨대, 포토리소그래피 또는 e-빔 리소그래피)과 같은 임의의 적절한 기술에 따라 패터닝될 수 있다. 패터닝된 마스크 스택이 형성될 때, 습식 에칭 또는 건식 에칭과 같은 에칭 프로세스가 적용될 수 있다. 에칭 프로세스는 유전체 층(112)을 통해 에칭하고 마스크 스택의 패턴을 유전체 층(112)으로 전달하여 복수의 콘택트 개구부(도 4a/4b에는 도시되지 않음)를 형성한다. 콘택트 개구부는 테이퍼형 프로파일을 가질 수 있다. 콘택트 개구부는 20nm 내지 50nm의 깊이로 기판의 일부를 리세스함으로써 기판(102) 내로 추가로 연장된다. 에칭 프로세스가 완료되면, 후속 플라즈마 애싱 및 습식 세정을 적용하여 나머지 마스크 스택을 제거할 수 있다. 콘택트 개구부는 링 형상일 수 있고 도핑된 영역(110)에 동심으로 배치될 수 있다.
전도성 층(도 4a/4b에는 도시되지 않음)이 콘택트 개구부에 형성될 수 있다. 전도성 층은 유전체 층(112)의 상단 표면을 더 덮을 수 있다. 전도성 층은 코발트(Co), 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 구리(Cu), 또는 다른 적절한 전도체를 포함할 수 있고, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 스퍼터링, e-빔 증착 또는 이들의 임의의 조합과 같은 적절한 증착 프로세스에 의해 증착될 수 있다. 이와 달리, 전도성 층은 구리(Cu), 구리 마그네슘(CuMn), 구리 알루미늄(CuAl) 등을 포함할 수 있으며, 전기 화학 도금(ECP) 프로세스가 적용될 수 있다. 일부 실시예에서, Ti, TiN, Ta, TaN, 또는 다른 적절한 재료와 같은 배리어 층(도 4a/4b에는 도시되지 않음)이 전도성 층 전에 형성된다. 배리어 층은 물리 기상 증착(PVD), CVD, ALD 또는 기타 잘 알려진 증착 기술을 사용하여 형성될 수 있다.
전도성 층이 콘택트 개구부에 형성될 때, 화학적 기계적 연마(CMP)와 같은 후속 표면 평탄화 프로세스가 수행되어 유전체 층(112)의 상단 표면 위의 과도한 전도 층 및 콘택트 개구부 내의 나머지 전도성 층을 제거하여 콘택트(106)를 형성한다. 도 4a/4b에 도시된 바와 같이, 콘택트(106)는 링 형상이고 도핑된 영역(110)에 동심으로 배치된다. 콘택트(106)는 20nm 내지 50nm의 깊이로 도핑된 영역(110)으로 더 연장된다. 콘택트(106)는 테이퍼형 프로파일을 갖되 상단 CD의 범위는 250 nm 내지 300 nm이고, 하단 CD의 범위는 120 nm 내지 160 nm이며, 높이의 범위는 4.5 μm 내지 5 μm이다.
도 5a/5b는 기판(102)이 거꾸로 뒤집혀지고 하단 표면(102b)이 후속 기판 박형화 프로세스를 위해 노출되는 플립핑 프로세스를 도시한다.
도 6a/6b에서, 하단 표면(102b)으로부터 기판(102)의 하단 부분을 제거하기 위해 박막화 프로세스(thinning process)가 도입된다. 일부 실시 예에서, 도핑되지 않은 기판(102)의 하단 부분이 제거된다. 화학적 기계적 연마(CMP), 에칭 백 또는 이들의 임의의 조합과 같은 임의의 적절한 프로세스가 기판(102)을 얇게 하기 위해 적용될 수 있다. 박막화 프로세스 후, 기판(102)은 2㎛ 내지 3㎛ 범위의 두께(T1)를 갖는다. 콘택트(106)는 콘택트(106)의 사시도를 나타내기 위해 도 5b 및 도 6b에서 점선으로 그려져 있음을 주목해야 한다.
도 7a/7b에서, 복수의 트렌치(114) 및 전도성 라인(116)이 형성된다. 트렌치(114) 및 전도성 라인(116)을 형성하기 위해, 패턴화된 마스크 스택(도시되지 않음)이 도핑된 영역(110)에서 기판(102)의 하단 표면(102b) 위에 형성될 수 있다. 마스크 스택은 하나 이상의 하드 마스크 층 및 포토레지스트 층을 포함할 수 있다. 마스크 스택은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노출 후 베이킹, 포토레지스트 현상, 헹굼, 건조(예를 들어, 스핀 건조 및/또는 하드 베이킹) 등을 더 포함할 수 있는 리소그래피 프로세스(예컨대, 포토리소그래피 또는 e-빔 리소그래피)와 같은 임의의 적절한 기술에 따라 패터닝될 수 있다.
패턴화된 마스크 스택이 형성될 때, 습식 에칭 또는 건식 에칭과 같은 에칭 프로세스가 적용될 수 있다. 에칭 프로세스는 기판(102)을 통해 에칭하고 마스크 스택의 패턴을 기판(102)으로 전사한다. 패턴화된 마스크 스택에 의해 노출된 기판의 일부는 제거되어 복수의 트렌치(114a-114d)를 형성하고 패턴화된 마스크 스택에 의해 보호된 기판의 부분은 남게 되어 도핑된 영역(110)에서 복수의 전도성 라인(116a-116d)을 형성한다. 트렌치(114)는 유전체 층(112)을 노출시킨다. 트렌치(114)는 160 nm 내지 210 nm 범위의 상단 CD(D3), 140 nm 내지 180 nm의 하단 CD(D4) 및 2 um 내지 3 um의 높이(T1)를 가질 수 있다. 트렌치(114) 및 전도성 라인(116)은 링 형상이고 대안적으로 기판(102)에 배치된다. 더욱이, 콘택트(106)는 패터닝된 마스크 스택에 의해 전도성 라인(116) 상에 놓이도록 정렬된다.
도 8a/8b에 도시된 바와 같이, 절연 층(미도시)이 트렌치(114)를 채우기 위해 형성된다. 절연 층은 기판(102)의 하단 표면(102b)을 더 덮는다. 절연 층은 SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO 또는 하이 K 재료를 포함할 수 있다. 절연 층은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 확산 프로세스 또는 이들의 임의의 조합에 의해 형성될 수 있다. 절연 층이 형성될 때, CMP 프로세스 또는 에칭 백 프로세스와 같은 후속 표면 평탄화 프로세스가 수행되어 하단 표면(102b) 위의 과도한 절연 층을 제거할 수 있다.
표면 평탄화가 완료되면 트렌치(114)에 남아있는 절연 층이 절연 구조체(104)를 형성하고, 전도성 라인(116)은 절연 구조체(104)에 의해 서로 분리된 커패시터 구조의 전도성 플레이트(108)가 된다. 전도성 플레이트(108)는 제1 극성과 전기적으로 결합된 제1 플레이트(108a/108c) 및 제2 극성과 전기적으로 결합된 제2 플레이트(108b/108d)를 포함한다. 제1 전도성 플레이트(108a/108c) 및 제2 전도성 플레이트(108b/108d)는 링 형상이고 기판(102)에 동심으로 배치된다. 제1 전도성 플레이트(108a/108c) 및 제2 전도성 플레이트(108b/108d)는 상단 표면(102a)으로부터 하단 표면(102b)으로 더 연장된다. 절연 구조체(104)는 기판의 하단 표면(102b)으로부터 상단 표면(102a)까지 연장된다. 절연 구조체(104)는 링 형상이고 제1 및 제2 전도성 플레이트 사이에 동심으로 배치된다. 복수의 콘택트(106)가 유전체 층(112)에 형성된다. 콘택트(106)는 유전체 층(112)을 통과하고 더 나아가 제1 및 제2 전도성 플레이트 상에 놓인다. 도 8a/8b에 도시된 바와 같이, 도 1a/1b에 도시된 커패시터 구조(100)와 동일한 완전한 커패시터 구조(100)가 형성된다.
도 9는 본 개시의 일 실시예에 따른 집적 회로 칩(200)을 예시한다. 집적 회로 칩(200)은 경계(204), 및 집적 회로 칩(200)의 제1 위치에 위치한 메모리 셀 영역(202)을 갖는다. 메모리 셀 영역(202)은 DRAM 메모리 셀, NAND 메모리 셀, 3차원(3D)-NAND 메모리 셀, 상 변화 메모리 셀 또는 자기 저항 랜덤 액세스 메모리(MRAM) 셀과 같은 복수의 메모리 셀을 포함할 수 있다. 집적 회로 칩(200)은 메모리 셀 영역(202)에 인접하고 집적 회로 칩(200)의 제2 위치에 위치하는 하나 이상의 커패시터 구조(100)를 더 포함한다. 커패시터 구조는 도 1 및 도 8에 도시 된 커패시터 구조(100)와 동일하다. 커패시터 구조(100) 및 메모리 셀 영역(202) 각각은 전기적 간섭을 방지하기 위해 각각의 절연 구조체(104a)에 의해 분리된다.
도 10은 본 개시의 일부 실시예에 따른 커패시터 구조를 제조하기 위한 프로세스(300)의 흐름도이다. 프로세스(300)는 기판에 도핑된 영역이 형성되는 단계(304)에서 시작된다. 도핑된 영역은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. 도핑된 영역은 이온 주입 프로세스, 인 시츄 도핑된 에피택셜 성장, 플라즈마 도핑 프로세스(PLAD), 또는 다른 적절한 기술을 통해 형성될 수 있다. 일부 실시 예에서, 단계(304)는 도 2a/2b를 참조하여 예시된 바와 같이 수행될 수 있다.
그 다음, 프로세스(300)는 유전체 층이 도핑된 영역 위에 형성되는 단계(306)으로 진행한다. 유전체 층은 SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO 또는 하이 K 재료를 포함할 수 있다. 유전체 층은 5 um 내지 6 um 범위의 두께를 가질 수 있다. 일부 실시예에서, 단계(306)는 도 3a/3b를 참조하여 예시된 바와 같이 수행될 수 있다.
프로세스(300)의 단계(308)에서, 복수의 콘택트가 유전체 층에 추가로 형성될 수 있고 도핑된 영역으로 연장된다. 콘택트는 250 nm ~ 300 nm 범위의 상단 CD, 120 nm ~ 160 nm 범위의 하단 CD 및 4.5 um ~ 5 um 높이의 테이퍼형 프로파일을 가질 수 있다. 콘택트는 텅스텐, 구리 또는 알루미늄으로 만들어질 수 있다. 콘택트는 링 형상이며 도핑된 영역에 동심으로 배치된다. 일부 실시예에서, 단계(308)는 도 4a/4b를 참조하여 예시된 바와 같이 수행될 수 있다.
그 다음, 프로세스(300)는 기판이 하단 표면으로부터 얇아지는 단계(310)로 진행한다. 일부 실시예에서, 기판은 박막화 프로세스를 위해 하단 표면을 노출시키기 위해 거꾸로 뒤집힐 수 있다. 도핑되지 않은 기판의 하단 부분은 CMP 프로세스, 에칭 백 프로세스 또는 이들의 조합에 의해 제거될 수 있습니다. 일부 실시예에서, 단계(310)는 도 5a-6b를 참조하여 예시된 바와 같이 수행될 수 있다.
프로세스(300)의 단계(312)에서, 포토리소그래피 프로세스 및 에칭 프로세스의 조합을 통해 도핑된 영역에 복수의 트렌치 및 전도성 플레이트가 형성될 수 있다. 패터닝된 마스크 스택은 도핑된 영역에서 기판의 하단 표면 위에 형성될 수 있다. 마스크 스택의 패턴을 기판으로 전사하기 위해 기판을 통해 에칭하도록 후속 에칭 프로세싱이 도입된다. 패터닝된 마스크 스택에 의해 노출된 기판의 부분은 제거되어 트렌치를 형성한다. 패턴화된 마스크 스택에 의해 보호되는 도핑된 영역의 기판 부분은 전도성 플레이트로 기능하도록 남아 있다. 트렌치 및 전도성 플레이트는 링 형상이고, 대안적으로 배치되고, 도핑된 영역에 동심으로 배열된다. 일부 실시예에서, 단계(312)는 도 7a/7b를 참조하여 예시된 바와 같이 수행될 수 있다.
그 다음, 프로세스(300)는 트렌치를 채우기 위해 절연 층이 형성되는 단계(314)로 진행한다. 절연 층은 기판의 하단 표면을 더 덮는다. CMP 프로세스 또는 에칭 백 프로세스과 같은 후속 표면 평탄화 프로세스를 수행하여 하단 표면 위의 과도한 절연 층을 제거할 수 있다. 표면 평탄화가 완료되면, 트렌치 내의 나머지 절연 층은 절연 구조체를 형성하고 최종 커패시터 구조가 완성된다.
최종 커패시터 구조는 제1 극성과 전기적으로 연결된 복수의 제1 전도성 플레이트, 및 제2 극성과 전기적으로 연결된 복수의 제2 전도성 플레이트를 포함한다. 제1 전도성 플레이트 및 제2 전도성 플레이트는 링 형상이고 기판의 도핑된 영역에 동심으로 배치된다. 제1 전도성 플레이트 및 제2 전도성 플레이트는 기판의 상단 표면으로부터 하단 표면까지 추가로 연장된다. 절연 구조체는 기판의 바닥 표면에서 상단 표면으로 확장된다. 절연 구조체는 링 형상이고 제1 플레이트와 제2 플레이트 사이에 동심으로 배치된다. 유전체 층에는 복수의 콘택트가 형성된다. 콘택트는 유전체 층을 통과하고 제1 및 제2 전도성 플레이트로 더 연장된다. 일부 실시예에서, 단계(314)는 도 8a/8b를 참조하여 예시된 바와 같이 수행될 수 있다.
추가 단계가 프로세스(300) 이전, 도중 및 이후에 제공될 수 있고, 설명된 단계 중 일부는 프로세스(300)의 추가 실시예를 위해 교체, 제거 또는 다른 순서로 수행될 수 있다는 점에 유의해야 한다. 후속 프로세스 단계에서, 다양한 추가 상호연결 구조(예를 들어, 전도성 라인 및/또는 비아를 갖는 금속화 층)가 반도체 장치(100) 위에 형성될 수 있다. 이러한 상호연결 구조는 반도체 장치(100)를 다른 콘택트 구조 및/또는 능동 장치와 전기적으로 연결하여 기능 회로를 형성한다. 패시베이션 층, 입/출력 구조 등과 같은 추가 장치 특징도 형성될 수 있다.
본 명세서에서 설명된 다양한 실시예는 관련 예들에 비해 몇 가지 장점을 제공한다. 예를 들어, 기존의 MOS(metal-oxide-silicon)/MOM(metal-oxide-metal) 커패시터는 일반적으로 큰 실리콘 면적을 필요로 한다. MOS 커패시터 면적이 크면 TDDB(Time-dependent Dielectric Breakdown) 고장률이 증가할 수 있다. 본 발명에서는 수직형 커패시터 구조가 기판에 형성된다. 이 커패시터 구조는 커패시터 구조의 플레이트가 기판의 일부로 구성되는 실리콘-유전체-실리콘 구성을 갖는다. 커패시터 구조는 실리콘 기판의 예비 영역에 형성될 수 있다. 커패시터 구조의 플레이트는 기판의 상단 표면에서 하단 표면으로 확장되며 높은 커패시턴스 밀도를 제공하고 칩 면적을 적게 차지하는 동심원 프로파일을 가진다. 커패시터 구조의 플레이트는 기판의 상단 표면에서 하단 표면으로 연장되는 절연 구조체에 의해 이격된다. 절연 구조체는 전기적 간섭을 방지하기 위해 인접한 활성 메모리 셀로부터 커패시터 구조를 추가로 분리한다. 본 개시의 커패시터 구조는 높은 커패시턴스 밀도를 제공하고, 더 적은 칩 면적을 차지하며, 전기적 고장을 방지하고, 스케일링 요구사항을 충족한다.
전술한 내용은 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고 및/또는 본 명세서에 도입된 실시예의 동일한 이점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 변형을 할 수 있음을 인식해야 한다.
Claims (20)
- 커패시터로서,
대향하는 제1 주 표면 및 제2 주 표면과 제1 도펀트 농도에서 제1 도펀트로 도핑되는 도핑된 영역을 갖는 기판과,
상기 기판의 상기 도핑된 영역에 형성되고 상기 제1 도펀트 농도에서 상기 제1 도펀트로 도핑되며 상기 기판의 상기 제1 주 표면으로부터 상기 제2 주 표면으로 연장되는 적어도 2개의 전도성 플레이트와,
상기 적어도 2개의 전도성 플레이트 중 2개의 인접한 전도성 플레이트 사이에 형성되고 상기 제1 주 표면으로부터 상기 제2 주 표면으로 연장되는 적어도 하나의 절연 구조체를 포함하는
커패시터. - 제1항에 있어서,
상기 전도성 플레이트 및 상기 절연 구조체는 폐쇄형(close-shaped)이고 상기 기판에 동심으로(concentrically) 배열되는
커패시터. - 제1항에 있어서,
상기 적어도 2개의 전도성 플레이트 중 제1 전도성 플레이트는 제1 극성과 전기적으로 결합되고, 상기 적어도 2개의 전도성 플레이트 중 제2 전도성 플레이트는 제2 극성과 전기적으로 결합되는
커패시터. - 제1항에 있어서,
상기 적어도 2개의 전도성 플레이트는 P형 도펀트 또는 N형 도펀트를 갖는 실리콘으로 제조되는
커패시터. - 제1항에 있어서,
상기 적어도 2개의 전도성 플레이트는 금속으로 제조되는
커패시터. - 제1항에 있어서,
상기 적어도 2개의 전도성 플레이트 및 상기 적어도 하나의 절연 구조체는 테이퍼형이고 인터레이스되는(tapered and interlaced)
커패시터. - 제6항에 있어서,
상기 적어도 2개의 전도성 플레이트는 상기 제1 주 표면에서의 제1 임계 치수 및 상기 제2 주 표면에서의 제2 임계 치수를 포함하고, 상기 제1 임계 치수는 상기 제2 임계 치수보다 큰
커패시터. - 제6항에 있어서,
상기 적어도 하나의 절연 구조체는 상기 제1 주 표면에서의 상단 임계 치수 및 상기 제2 주 표면에서의 하단 임계 치수를 포함하고, 상기 상단 임계 치수는 상기 하단 임계 치수보다 작은
커패시터. - 제1항에 있어서,
상기 적어도 2개의 전도성 플레이트 및 상기 적어도 하나의 절연 구조체는 상기 제1 주 표면 및 상기 제2 주 표면에서 동일 평면에 있는
커패시터. - 제1항에 있어서,
상기 기판의 상기 제1 주 표면 위에 형성된 유전체 층- 상기 유전체 층은 상단 표면 및 하단 표면을 포함하고, 상기 하단 표면은 상기 제1 주 표면과 직접 접촉함 - 과
상기 유전체 층에 형성된 복수의 콘택트- 상기 복수의 콘택트는 상기 적어도 2개의 전도성 플레이트 내로 더 연장됨 -를 포함하는
커패시터. - 제10항에 있어서,
상기 복수의 콘택트는 테이퍼형인
커패시터. - 제11항에 있어서,
상기 복수의 콘택트는 상기 유전체 층의 상기 상단 표면에서의 상단 임계 치수 및 상기 유전체 층의 상기 하단 표면에서의 하단 임계 치수를 포함하고, 상기 상단 임계 치수는 상기 하단 임계 치수보다 큰
커패시터. - 집적 회로(IC) 칩으로서,
대향하는 제1 주 표면 및 제2 주 표면과 제1 도펀트 농도에서 제1 도펀트로 도핑되는 도핑된 영역을 갖는 기판과,
상기 기판의 상기 제1 주 표면의 제1 위치에 형성된 트랜지스터와,
상기 기판의 제2 위치에 형성된 커패시터를 포함하고,
상기 커패시터는,
상기 기판의 상기 도핑된 영역에 형성되고 상기 제1 도펀트 농도에서 상기 제1 도펀트로 도핑되며 상기 기판의 제1 주 표면으로부터 상기 제2 주 표면까지 연장되는 적어도 2개의 전도성 플레이트와,
상기 적어도 2개의 전도성 플레이트 중 2개의 인접한 전도성 플레이트 사이에 형성되고 상기 제1 주 표면으로부터 상기 제2 주 표면으로 연장되는 적어도 하나의 절연 구조체를 포함하는
IC 칩. - 제13항에 있어서,
상기 전도성 플레이트 및 상기 절연 구조체는 폐쇄형이고 상기 기판에 동심으로 배열되는
IC 칩. - 제13항에 있어서,
상기 적어도 2개의 전도성 플레이트 중 제1 전도성 플레이트는 제1 극성과 전기적으로 결합되고, 상기 적어도 2개의 전도성 플레이트 중 제2 전도성 플레이트는 제2 극성과 전기적으로 결합되는
IC 칩. - 제13항에 있어서,
상기 적어도 2개의 전도성 플레이트는 P형 도펀트 또는 N형 도펀트를 갖는 실리콘으로 제조되는
IC 칩. - 기판에서 제1 주 표면으로부터 도핑된 영역을 형성하는 단계와,
상기 기판의 상기 도핑된 영역 위에 절연 층을 형성하는 단계와,
성가 절연 층에 복수의 콘택트를 형성하는 단계- 상기 복수의 콘택트는 상기 도핑된 영역으로 확장됨 -와,
제2 주 표면으로부터 상기 기판의 일부를 제거하는 단계와,
상기 제2 주 표면으로부터 상기 기판을 에칭함으로써 상기 기판의 상기 도핑된 영역에 복수의 트렌치 및 전도성 라인을 형성하는 단계- 상기 트렌치는 상기 절연 층을 노출시키기 위해 상기 기판을 통과하고, 상기 전도성 라인은 상기 트렌치에 의해 서로 이격되고, 상기 콘택트는 상기 전도성 라인과 직접 접촉함 -와,
상기 복수의 트렌치를 유전체 재료로 채우는 단계를 포함하는
방법. - 제17항에 있어서,
상기 기판의 상기 제2 주 표면 위의 과도한 유전체 물질을 제거하기 위해 표면 평탄화 프로세스를 수행하는 단계를 더 포함하는
방법. - 제17항에 있어서,
상기 기판의 일부를 제거하는 단계는 도핑되지 않은 상기 기판의 일부를 제거하는 단계를 포함하는
방법. - 제17항에 있어서,
상기 기판에서 상기 제1 주 표면으로부터 상기 도핑된 영역을 형성하는 단계는 상기 기판의 상기 제1 주 표면 상에 이온 빔을 지향시켜 상기 기판에 상기 도핑된 영역을 형성하는 단계를 포함하는
방법.
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