CN110622305A - 新颖的电容器结构及其形成方法 - Google Patents
新颖的电容器结构及其形成方法 Download PDFInfo
- Publication number
- CN110622305A CN110622305A CN201980000366.XA CN201980000366A CN110622305A CN 110622305 A CN110622305 A CN 110622305A CN 201980000366 A CN201980000366 A CN 201980000366A CN 110622305 A CN110622305 A CN 110622305A
- Authority
- CN
- China
- Prior art keywords
- substrate
- major surface
- capacitor
- conductive plates
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims description 59
- 239000000758 substrate Substances 0.000 claims abstract description 117
- 230000008569 process Effects 0.000 claims description 43
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000002019 doping agent Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 238000010884 ion-beam technique Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 15
- 239000000463 material Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910017109 AlON Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000001035 drying Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000036962 time dependent Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- HPDFFVBPXCTEDN-UHFFFAOYSA-N copper manganese Chemical compound [Mn].[Cu] HPDFFVBPXCTEDN-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000003381 stabilizer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
提供了一种电容器。所述电容器包括具有相对的第一主表面和第二主表面的衬底。所述电容器还包括形成于所述衬底中并且从所述衬底的所述第一主表面延伸至所述第二主表面的至少两个导电板。所述电容器还包括形成于所述至少两个导电板中的两个相邻导电板之间并且从所述第一主表面延伸至所述第二主表面的至少一个绝缘结构。
Description
背景技术
电容器被广泛用于集成电路。电容器能够存储和释放电能，并且在集成电路中用作升压器和功率稳定器。在当前的三维(3D)-NAND技术中，能够应用多个电容器来充当升压器，从而在3D-NAND存储单元的操作期间提供高电压。
深亚微米CMOS的电容器结构可以由通过薄电介质层隔开的两个平的平行板构成。所述板由诸如金属或多晶硅的导电材料构成的层形成。所述电容器结构通常通过下层电介质层与衬底隔离。为了在这些结构当中实现高电容密度，需要额外的芯片面积引入额外的板。集成电路中的3D-NAND器件的临界尺寸缩小，以实现更高的存储容量，而电容器结构不能满足要求更小的尺寸和更高的电容密度的缩放要求。
发明内容
本发明的原理涉及一种新颖的电容器结构，更具体而言，涉及一种竖直类型的电容器结构，在所述结构中，板从衬底的顶表面延伸至所述衬底的相对底表面。此外。所述板同心设置在所述衬底中，从而以降低的芯片面积实现高电容密度，从而满足缩放要求。
由于3D NAND技术向高密度和高容量迁移，尤其是从64L架构向128L架构迁移，因而器件的数量，金属线的数量显著提高，而芯片面积则基本保持不变。因而用于引入其他电子部件(例如，电容器和键合焊盘)的空间变得越来越小。金属-氧化物-硅(MOS)/金属-氧化物-金属(MOM)电容器通常需要大的硅面积。此外，大的MOS电容器面积将提高时间相关电介质击穿(TDDB)故障率。因此，需要新的电容器结构来满足电路要求(例如，高电容密度)，又不占用过多空间。
在本公开当中，介绍了一种新颖的电容器结构。根据本公开的一个方面，提供了一种集成电路(IC)芯片。所述IC芯片包括具有相对的第一主表面和第二主表面的衬底。多个晶体管形成在所述衬底的第一主表面中的第一位置处，电容器形成在所述衬底的第二位置处。所述电容器进一步包括形成于所述衬底中并且从所述衬底的第一主表面延伸至第二主表面的第一导电板、形成于所述衬底中并且从第一主表面延伸至第二主表面的第二导电板、以及形成于所述第一导电板和所述第二导电板之间并且从第一主表面延伸至第二主表面的绝缘结构。
在一些实施例中，第一导电板、第二导电板和绝缘结构具有闭合形状(例如，环形)，并且同心布置在所述衬底中，使得所述绝缘结构设置在所述第一板和所述第二板之间。例如，第一导电板、第二导电板和绝缘结构可以同心布置在衬底中，并且可以具有方形轮廓、圆形轮廓、三角形轮廓、矩形轮廓、椭圆形轮廓、菱形轮廓、梯形轮廓、五边形轮廓、六边形轮廓、平行四边形轮廓或星形轮廓。
在实施例中，第一导电板和第二导电板由掺杂硅或金属制成。第一导电板可以与第一极性电耦合，第二导电板可以与第二极性电耦合。
本公开的电容器结构可以进一步包括形成于所述衬底的第一主表面之上的电介质层以及形成于所述绝缘层中的多个接触部。所述多个接触部可以延伸到所述第一导电板和第二导电板中，并且与所述第一导电板和第二导电板电耦合。
根据本公开的另一方面，提供了一种用于制造电容器结构的方法。在所公开的方法中，从第一主表面在所述衬底中形成掺杂区。在所述衬底的所述掺杂区之上形成绝缘层。多个接触部形成于所述绝缘层中。所述多个接触部进一步延伸到所述掺杂区中。接下来，从所述衬底的第二主表面去除所述衬底的一部分。通过从上面形成了图案化掩模的第二主表面对所述衬底进行蚀刻而在所述衬底的掺杂区中建立多个沟槽和多条导线。所述沟槽穿过所述衬底，从而露出所述绝缘层，所述导线通过所述沟槽相互隔开，并且所述接触部与所述导线直接接触。接下来，利用电介质材料填充所述多个沟槽。
根据本公开的又一方面，提供了一种半导体器件。所述半导体器件可以包括具有相对的第一主表面和第二主表面的衬底。在所述衬底的第一主表面中形成存储单元区，并且形成与所述存储单元区相邻的电容器结构。所述电容器结构包括在所述衬底中从第一主表面延伸至第二主表面的第一导电板、所述衬底中从第一主表面延伸至第二主表面的第二导电板以及设置在所述第一导电板和所述第二导电板之间并且从第一主表面延伸至第二主表面的隔离结构。
在一些实施例中，本公开中公开的半导体器件的存储单元区包括DRAM存储单元、NAND存储单元、三维NAND存储单元、相变存储单元或者磁阻随机存取存储(MRAM)单元。
根据本公开，能够在衬底中形成竖直样式电容器结构。所述电容器结构具有硅-电介质-硅配置，其中，电容器结构的板由衬底的部分构成。所述电容器结构可以形成在硅衬底的空闲区域中。所述电容器结构的板从衬底的顶表面延伸到底表面，并且具有同心轮廓，这样的轮廓将提供高电容密度。电容器结构的板通过从衬底的顶表面延伸到底表面的绝缘结构分隔开。所述绝缘结构进一步将所述电容器结构与相邻的有源存储单元隔开，以防止任何电气干扰。本公开的电容器结构提供高电容密度，占用更少的芯片面积，防止电气故障，并且满足缩放要求。
附图说明
通过结合附图阅读下述详细描述，本发明的各个方面将得到最好的理解。应当指出，根据本行业的惯例，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以任意增大或者缩小各种特征的尺寸。
图1A是根据本公开的示例性实施例的电容器结构的截面图。
图1B是根据本公开的示例性实施例的电容器结构的俯视图。
图2A到图8B是根据本公开的示例性实施例的制造电容器结构的各种中间步骤的截面图和俯视图。
图9是根据本公开的示例性实施例的集成电路芯片。
图10是根据本公开的示例性实施例用于制造电容器结构的过程的流程图。
具体实施方式
下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开。当然，这些只是示例，并非意在构成限制。例如，下文的描述当中出现的在第二特征上或之上形成第一特征可以包括所述第一特征和第二特征是所形成的可以直接接触的特征的实施例，还可以包括可以在所述第一特征和第二特征之间形成额外的特征从而使得所述第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复使用附图标记和/或字母。这种重复的目的是为了简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“之下”、“下方”、“之上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
图1A是电容器结构100的截面图，图1B是电容器结构100的俯视图。图1A中的电容器结构100的截面图是从与含有图1B中的A-A’线的竖直平面相同的平面获得的。
如图所示，电容器结构100包括衬底102，衬底102具有顶表面(或第一主表面)102a和底表面(或者第二主表面)102b。电容器结构100可以进一步包括形成于衬底102中并且从顶表面102a延伸到底表面102b的多个第一导电板和多个第二导电板。例如，两个第一导电板108a/108c以及两个第二导电板108b/108d包含在图1A/1B所示的电容器结构100中。应当指出，图1A和1B只是示例，并且电容器结构100可以基于技术要求包括两个以上的第一导电板以及两个以上的第二导电板。第一导电板和第二导电板可以具有顶部临界尺寸(CD)CD1、底部CD CD2以及高度T1。CD1和CD2是基于预期电容值定义的，并且大于120nm。T1可以处于2um到3um的范围内。
在图1中，第一导电板108a/108c和第二导电板108b/108d被示为闭合形状(例如，环形)并且同心布置在衬底102中。第一导电板108a/108c和第二导电板108b/108d交替设置并且通过多个绝缘结构104a-104d隔开。在替代实施例中，第一导电板、第二导电板和绝缘结构可以同心布置在衬底中，并且具有方形轮廓、圆形轮廓、三角形轮廓、矩形轮廓、椭圆形轮廓、菱形轮廓、梯形轮廓、五边形轮廓、六边形轮廓、平行四边形轮廓或星形轮廓。
衬底102可以包括硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底102可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI氧化物半导体。在图1的实施例中，衬底102是IV族半导体，其可以包括Si、Ge或SiGe。衬底102可以是体晶圆或者外延层。
第一导电板108a/108c和第二导电板108b/108d可以是通过离子注入工艺掺有P型掺杂剂的硅。例如，第一导电板108a/108c和第二导电板108b/108d可以按照从4e15cm-3到8e15cm-3的掺杂剂浓度掺有硼。在另一示例中，第一导电板108a/108c和第二导电板108b/108d可以是通过离子注入掺有N型掺杂剂的硅，例如，按照从5e15cm-3到8e15cm-3的掺杂剂浓度掺杂砷。如图1A/1B所示，掺杂区110可以是在离子注入期间形成于衬底102中的。在又一示例中，所述第一导电板和第二导电板可以由诸如钨、铜或铝的金属构成。第一导电板可以与第一极性电耦合，第二导电板可以与第二极性电耦合。在一些示例中，第一极性为正，第二极性为负。在其他示例中，第一极性为负，第二极性为正，具体取决于电路要求。
仍然参考图1A和图1B，绝缘结构104从衬底102的顶表面102a延伸至底表面102b。绝缘结构104也可以是环形的并且同心布置在衬底102中。绝缘结构104设置在第一板108a/108c和第二板108b/108d之间，并且充当电容器的绝缘层。绝缘结构104可以由SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料制成。绝缘结构104可以具有处于160nm到210nm的范围内的顶部临界尺寸(CD)D3、处于140nm和180nm之间的底部CD D4以及处于2um和3um之间的高度T1。
可以基于电容器结构100形成各种电容器。例如，在第一导电板108a与第一极性电耦合并且第二导电板108b与第二极性电耦合时，第一导电板108a、绝缘结构104b和第二导电板108b能够形成第一电容器。类似地，在另一示例中，第一导电板108c、绝缘结构104d和第二导电板108d能够形成第二电容器。在又一示例中，第一导电板108c、绝缘结构104c和第二导电板108c能够形成第三电容器，具体取决于电路要求。
电容器结构100进一步包括形成于衬底102的顶表面102a之上的电介质层112。电介质层112可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料。电介质层112可以具有处于5um到6um的范围内的厚度。多个接触部106能够进一步形成到电介质层112中，并延伸到第一和第二导电板108内。接触部106可以具有处于250nm到300nm的范围内的顶部CD D5、处于120nm和160nm之间的底部CD D6以及处于4.5um和5um之间的高度T2。接触部106可以由钨、铜或铝构成。接触部106可以以20nm和50nm之间的深度延伸到第一和第二导电板108中，并且与第一和第二导电板108电耦合。应当指出，接触部106在图1B中以虚线绘出，以指明接触部106的透视图。
图2A到8B示出了电容器结构100的形成当中的各个中间阶段。图2A到图8B的附图编号中的每者包括字母“A”和“B”，其中，“A”表示截面图，“B”表示俯视图。截面图是从与包含俯视图中的A-A’线的竖直平面相同的平面获得的。
如图2A/2B所示，制备衬底102。接下来，通过离子注入工艺、原位掺杂外延生长、等离子体掺杂工艺(PLAD)或者本领域已知的其他方法形成掺杂区110。在实施例中，掺杂区110可以掺有N型掺杂剂，所述N型掺杂剂包括砷、磷、锑或者其他N型施主材料。在其他实施例中，掺杂区110可以掺有P型掺杂剂，所述P型掺杂剂包括硼、铝、镓、铟或者其他P型受主材料。掺杂区110的深度T3可以处于2um到10um的范围内。在图2A/2B的实施例中，掺杂区110掺有硼，并且具有处于4e15cm-3和8e15cm-3之间的掺杂剂浓度。
衬底102可以包括硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底102可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI氧化物半导体。衬底102可以是体晶圆或者外延层。在图2A/2B的实施例中，衬底102是可以包括Si、Ge或SiGe的IV族半导体。
在图3A/3B中，电介质层112形成于衬底102的顶表面102a之上。电介质层112可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料。电介质层112可以具有处于5um到6um的范围内的厚度。可以应用任何适当沉积工艺形成电介质层112，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合。
图4A/4B示出了多个接触部106形成于电介质层112中。为了形成接触部106，可以在电介质层112之上形成图案化掩模叠层(未示出)。所述掩模叠层可以包括一个或多个硬掩模层和光致抗蚀剂层。可以根据任何适当技术使所述掩模叠层图案化，例如，所述技术可以是照射曝光工艺(例如，光刻或者电子束光刻)，其可以进一步包括光致抗蚀剂涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、光致抗蚀剂显影、清洗、干燥(例如，离心甩干和/或硬烘)等。在形成图案化掩模叠层时，可以应用诸如湿法蚀刻或者干法蚀刻的蚀刻工艺。所述蚀刻工艺蚀穿电介质层112并且将掩模叠层的图案转移到电介质层112中，以形成多个接触开口(图4A/4B中未示出)。所述接触开口可以具有锥形轮廓。通过以20nm和50nm之间的深度使衬底的部分发生凹陷，所述接触开口进一步延伸到衬底102中。在所述蚀刻工艺完成时，可以应用后续等离子体灰化和湿法清洁以去除剩余的掩模叠层。所述接触开口可以是环形的并且同心设置在掺杂区110中。
可以在所述接触开口中形成导电层(图4A/4B中未示出)。所述导电层能够进一步覆盖电介质层112的顶表面。所述导电层可以包括钴(Co)、钨(W)、钌(Ru)、铝(Al)、铜(Cu)或者其他适当导体，并且可以是通过适当沉积工艺沉积的，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅射、电子束蒸镀或者它们的任何组合。或者，导电层可以包括铜(Cu)、铜锰(CuMn)以及铜铝(CuAl)等，并且可以应用电化学镀(ECP)工艺。在一些实施例中，在所述导电层之前形成诸如Ti、TiN、Ta、TaN或者其他适当材料的阻挡层(图4A/4B中未示出)。所述阻挡层可以是使用物理气相沉积(PVD)、CVD、ALD或者其他公知沉积技术形成的。
当在所述接触开口中形成了所述导电层时，执行后续表面平坦化工艺(例如，化学机械抛光(CMP))，以去除电介质层112的顶表面之上的多余导电层，并且接触开口中的剩余导电层形成了接触部106。如图4A/4B所示，接触部106是环形的并且同心设置在掺杂区110中。接触部106进一步以20nm和50nm之间的深度延伸到掺杂区110中。接触部106具有锥形轮廓，其具有处于250nm到300nm的范围内的顶部CD、处于120nm到160nm的范围内的底部CD以及处于4.5um和5um之间的高度。
图5A/5B示出了翻转过程，其中，将衬底102上下颠倒过来，并且露出底表面102b，以实施后续衬底薄化工艺。
在图6A/6B中，引入薄化工艺，从而从底表面102b去除衬底102的底部部分。在一些实施例中，去除衬底102的尚未被掺杂的底部部分。可以应用任何适当工艺，从而向下使衬底102变薄，例如，化学机械抛光(CMP)、回蚀或其任何组合。在薄化工艺之后，衬底102具有处于2um到3um的范围内的厚度T1。应当指出，接触部106在图5B和图6B中以虚线绘出，以指明接触部106的透视图。
在图7A/7B中，形成了多个沟槽114和导线116。为了形成沟槽114和导线116，可以在衬底102的底表面102b之上形成覆盖掺杂区110的图案化掩模叠层(未示出)。所述掩模叠层可以包括一个或多个硬掩模层和光致抗蚀剂层。可以根据任何适当技术使所述掩模叠层图案化，例如，所述技术可以是照射曝光工艺(例如，光刻或者电子束光刻)，其可以进一步包括光致抗蚀剂涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、光致抗蚀剂显影、清洗、干燥(例如，离心甩干和/或硬烘)等。
在形成图案化掩模叠层时，可以应用诸如湿法蚀刻或者干法蚀刻的蚀刻工艺。所述蚀刻工艺蚀穿衬底102并且将掩模叠层的图案转移到衬底102中。去除通过图案化掩模叠层露出的衬底部分，以形成多个沟槽114a-114d，并且通过图案化掩模叠层保护的衬底部分将保留下来，从而在掺杂区110中形成多条导线116a-116d。沟槽114露出电介质层112。沟槽114可以具有处于160nm到210nm的范围内的顶部CD D3、处于140nm和180nm之间的底部CDD4以及处于2um和3um之间的高度T1。沟槽114和导线116是环形的，并且交替设置在衬底102中。此外，通过图案化掩模叠层使接触部106对准，以便落在导电线116上。
在图8A/8B中，形成填充沟槽114的绝缘层(未示出)。所述绝缘层进一步覆盖衬底102的底表面102b。所述绝缘层可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料。所述绝缘层可以是通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散工艺或其任何组合形成的。在绝缘层形成之后，可以执行后续表面平坦化工艺(例如，CMP工艺或者回蚀工艺)，以去除底表面102b之上的多余绝缘层。
在完成了表面平坦化之后，沟槽114中的剩余绝缘层形成绝缘结构104，并且导线116变为电容器结构的通过绝缘结构104相互分开的导电板108。导电板108包括与第一极性电耦合的第一板108a/108c以及与第二极性电耦合的第二板108b/108d。第一导电板108a/108c和第二导电板108b/108d是环形的并且同心设置在衬底102中。第一导电板108a/108c和第二导电板108b/108d进一步从顶表面102a延伸至底表面102b。绝缘结构104可以从衬底的底表面102b延伸到顶表面102a。绝缘结构104是环形的并且同心设置于第一导电板和第二导电板之间。多个接触部106形成在电介质层112中。接触部106穿过电介质层112并且进一步落在第一和第二导电板上。如图8A/8B所示，形成与图1A/1B所示的电容器结构100等同的完整电容器结构100。
图9示出了根据本公开的实施例的集成电路芯片200。集成电路芯片200具有边界204以及位于集成电路芯片200的第一位置上的存储单元区202。存储单元区202可以包括多个存储单元，例如，DRAM存储单元、NAND存储单元、三维(3D)-NAND存储单元、相变存储单元或者磁阻随机存取存储(MRAM)单元。集成电路芯片200进一步包括与存储单元区202相邻并且位于集成电路芯片200的第二位置上的一个或多个电容器结构100。所述电容器结构与图1和图8所示的电容器结构100等同。电容器结构100和存储单元区202中的每者通过相应的绝缘结构104a隔开，以防止电气干扰。
图10是根据本公开的一些性实施例用于制造电容器结构的过程300的流程图。过程300开始于在衬底中形成掺杂区的步骤304。可以采用N型掺杂剂或者P型掺杂剂掺杂所述掺杂区。可以通过离子注入工艺、原位掺杂外延生长、等离子体掺杂工艺(PLAD)或者其他适当技术形成所述掺杂区。在一些实施例中，可以如参考图2A/2B所例示的执行步骤304。
之后，过程300进行至步骤306，在该步骤中，在所述掺杂区之上形成电介质层。所述电介质层可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料。所述电介质层可以具有处于5um到6um的范围内的厚度。在一些实施例中，可以如参考图3A/3B所例示的执行步骤306。
在过程300的步骤308中，可以进一步在所述电介质层中形成延伸到所述掺杂区中的多个接触部。所述接触部可以具有锥形轮廓，其具有处于250nm到300nm的范围内的顶部CD、处于120nm到160nm的范围内的底部CD以及处于4.5um和5um之间的高度。所述接触部可以由钨、铜或铝制成。所述接触部是环形的并且同心设置在所述掺杂区中。在一些实施例中，可以如参考图4A/4B所例示的执行步骤308。
之后，过程300进行至步骤310，在该步骤中，从所述底表面使衬底变薄。在一些实施例中，可以使衬底上下颠倒，从而露出所述底表面，以实施薄化工艺。可以通过CMP工艺、回蚀工艺或其组合去除衬底的尚未被掺杂的底部部分。在一些实施例中，可以如参考图5A-6B所例示的执行步骤310。
在过程300的步骤312中，能够通过光刻工艺和蚀刻工艺的组合在掺杂区中形成多个沟槽和导电板。可以在掺杂区中的衬底的底表面之上形成图案化掩模叠层。引入后续的蚀刻处理，以蚀穿衬底，从而将掩模叠层的图案转移到衬底中。去除衬底的通过图案化掩模叠层露出的部分，以形成沟槽。受到图案化掩模叠层保护的掺杂区中的衬底部分保留下来，以充当导电板。所述沟槽和导电板是环形的，交替设置并同心布置在掺杂区中。在一些实施例中，可以如参考图7A/7B所例示的执行步骤312。
之后，过程300进行至步骤314，在该步骤中，形成填充沟槽的绝缘层。所述绝缘层进一步覆盖衬底的底表面。可以执行后续表面平坦化工艺(例如，CMP工艺或者回蚀工艺)，以去除底表面之上的多余绝缘层。在表面平坦化完成之时，沟槽中的剩余绝缘层形成了绝缘结构，并且完成了最终的电容器结构。
最终的电容器结构包括与第一极性电耦合的多个第一导电板以及与第二极性电耦合的多个第二导电板。第一导电板和第二导电板是环形的并且同心设置在衬底的掺杂区中。第一导电板和第二导电板可以进一步从衬底的顶表面延伸至底表面。绝缘结构从衬底的底表面延伸到顶表面。所述绝缘结构是环形的并且同心设置于第一板和第二板之间。多个接触部形成于所述电介质层中。所述接触部穿过所述电介质层并且进一步延伸到所述第一和第二导电板中。在一些实施例中，可以如参考图8A/8B所例示的执行步骤314。
应当指出，可以在过程300之前、期间和之后提供额外步骤，并且对于过程300的其他实施例而言可以对所描述的步骤中的一些予以替换、删除或者以不同顺序执行。在后续的工艺步骤中，可以在半导体器件100之上形成各种额外的互连结构(例如，具有导线和/通孔的金属化层)。这样的互连结构使半导体器件100与其他接触结构和/或有源器件电连接，以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的额外器件特征。
文中描述的各种实施例提供了相对于相关示例的几种优势。例如，常规的金属-氧化物-硅(MOS)/金属-氧化物-金属(MOM)电容器通常需要大的硅面积。大的MOS电容器面积将增大时间相关电介质击穿(TDDB)故障率。在本公开当中，在衬底中形成竖直样式电容器结构。所述电容器结构具有硅-电介质-硅配置，其中，电容器结构的板由衬底的部分构成。所述电容器结构可以形成在硅衬底的空闲区域中。所述电容器结构的板从衬底的顶表面延伸到底表面，并且具有同心轮廓，这样的轮廓将提供高电容密度，并且占据更少的芯片面积。电容器结构的板通过从衬底的顶表面延伸到底表面的绝缘结构隔开。所述绝缘结构进一步将所述电容器结构与相邻的有源存储单元隔开，以防止电气干扰。本公开的电容器结构提供高电容密度，占据更少的芯片面积，防止电气故障，并且满足缩放要求。
前面概述了几个实施例的特征，从而使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当认识到他们可以容易地使用本公开作为基础来设计或者修改其他的工艺或结构，以达到与文中介绍的实施例相同的目的和/或实现与之相同的优点。本领域技术人员还应当认识到这样的等价设计不脱离本公开的实质和范围，而且他们可以在其中做出各种变化、替换和更改，而不脱离本公开的实质和范围。
Claims (20)
1.一种电容器，包括：
衬底，所述衬底具有相对的第一主表面和第二主表面；
至少两个导电板，所述至少两个导电板形成于所述衬底中并且从所述衬底的所述第一主表面延伸至所述第二主表面；以及
至少一个绝缘结构，所述至少一个绝缘结构形成于所述至少两个导电板中的两个相邻导电板之间并且从所述第一主表面延伸至所述第二主表面。
2.根据权利要求1所述的电容器，其中，所述导电板和所述绝缘结构具有闭合形状并且被同心布置在所述衬底中。
3.根据权利要求1所述的电容器，其中，所述至少两个导电板中的第一导电板与第一极性电耦合，并且所述至少两个导电板中的第二导电板与第二极性电耦合。
4.根据权利要求1所述的电容器，其中，所述至少两个导电板由具有P型掺杂剂或N型掺杂剂的硅制成。
5.根据权利要求1所述的电容器，其中，所述至少两个导电板由金属制成。
6.根据权利要求1所述的电容器，其中，所述至少两个导电板和所述至少一个绝缘结构是锥形的并且是交错的。
7.根据权利要求6所述的电容器，其中，所述至少两个导电板在所述第一主表面具有第一临界尺寸而在所述第二主表面具有第二临界尺寸，所述第一临界尺寸大于所述第二临界尺寸。
8.根据权利要求6所述的电容器，其中，所述至少一个绝缘结构在所述第一主表面具有顶部临界尺寸而在所述第二主表面具有底部临界尺寸，所述顶部临界尺寸小于所述底部临界尺寸。
9.根据权利要求1所述的电容器，其中，所述至少两个导电板和所述至少一个绝缘结构在所述第一主表面和所述第二主表面处是共平面的。
10.根据权利要求1所述的电容器，还包括：
电介质层，所述电介质层形成于所述衬底的所述第一主表面之上，所述电介质层包括顶表面和底表面，所述底表面与所述第一主表面直接接触；以及
多个接触部，所述多个接触部形成于所述电介质层中，所述多个接触部还延伸至所述至少两个导电板中。
11.根据权利要求10所述的电容器，其中，所述多个接触部是锥形的。
12.根据权利要求11所述的电容器，其中，所述多个接触部在所述电介质层的顶表面具有顶部临界尺寸而在所述电介质层的底表面具有底部临界尺寸，所述顶部临界尺寸大于所述底部临界尺寸。
13.一种集成电路(IC)芯片，包括：
衬底，所述衬底具有相对的第一主表面和第二主表面；
晶体管，所述晶体管形成于所述衬底的所述第一主表面的第一位置处；以及
电容器，所述电容器形成于所述衬底的第二位置处，所述电容器包括：
至少两个导电板，所述至少两个导电板形成于所述衬底中并且从所述衬底的所述第一主表面延伸至所述第二主表面；以及
至少一个绝缘结构，所述至少一个绝缘结构形成在所述至少两个导电板中的两个相邻导电板之间并且从所述第一主表面延伸至所述第二主表面。
14.根据权利要求13所述的IC芯片，其中，所述导电板和所述绝缘结构具有闭合形状并且被同心布置在所述衬底中。
15.根据权利要求13所述的IC芯片，其中，所述至少两个导电板中的第一导电板与第一极性电耦合，并且所述至少两个导电板中的第二导电板与第二极性电耦合。
16.根据权利要求13所述的IC芯片，其中，所述至少两个板由具有P型掺杂剂或N型掺杂剂的硅制成。
17.一种方法，包括：
从第一主表面在衬底中形成掺杂区；
在所述衬底的所述掺杂区之上形成绝缘层；
在所述绝缘层中形成多个接触部，所述多个接触部延伸至所述掺杂区中；
从第二主表面去除所述衬底的部分；
通过从所述第二主表面对所述衬底进行蚀刻而在所述衬底的所述掺杂区中形成多个沟槽和导线，其中，所述沟槽穿过所述衬底，从而露出所述绝缘层，所述导线通过所述沟槽相互隔开，并且所述接触部与所述导线直接接触；以及
利用电介质材料填充所述多个沟槽。
18.根据权利要求17所述的方法，还包括：
执行表面平坦化工艺，以去除所述衬底的所述第二主表面之上的多余电介质材料。
19.根据权利要求17所述的方法，其中，去除所述衬底的所述部分包括去除所述衬底的未被掺杂的部分。
20.根据权利要求17所述的方法，其中，从所述第一主表面在所述衬底中形成所述掺杂区包括将离子束引导到所述衬底的所述第一主表面上，从而在所述衬底中形成所述掺杂区。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2019/075366 WO2020168453A1 (en) | 2019-02-18 | 2019-02-18 | Novel capacitor structure and method of forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110622305A true CN110622305A (zh) | 2019-12-27 |
| CN110622305B CN110622305B (zh) | 2021-03-23 |
Family
ID=68927579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201980000366.XA Active CN110622305B (zh) | 2019-02-18 | 2019-02-18 | 电容器结构及其形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US11232825B2 (zh) |
| EP (1) | EP3853896B1 (zh) |
| JP (1) | JP7181406B2 (zh) |
| KR (1) | KR102642279B1 (zh) |
| CN (1) | CN110622305B (zh) |
| TW (1) | TWI743464B (zh) |
| WO (1) | WO2020168453A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112166501A (zh) * | 2020-09-02 | 2021-01-01 | 长江存储科技有限责任公司 | 半导体器件中的片上电容器结构 |
| CN112219289A (zh) * | 2020-09-02 | 2021-01-12 | 长江存储科技有限责任公司 | 用于形成半导体器件中的片上电容器结构的方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111900251B (zh) * | 2020-08-26 | 2024-02-27 | 上海华虹宏力半导体制造有限公司 | Mom电容器及半导体元件 |
| US11973110B2 (en) * | 2021-05-06 | 2024-04-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method of forming the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060001174A1 (en) * | 2004-06-30 | 2006-01-05 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US20100061035A1 (en) * | 2008-09-08 | 2010-03-11 | Sony Corporation | Capacitative element |
| CN105552021A (zh) * | 2016-01-18 | 2016-05-04 | 华北电力大学 | 一种基于电荷精确分布的t-tsv的mos电容量化方法 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349044A (ja) * | 1999-06-08 | 2000-12-15 | Nec Corp | コンタクトホール |
| EP1704583A1 (en) * | 2003-12-23 | 2006-09-27 | Telefonaktiebolaget LM Ericsson (publ) | Capacitor |
| KR100632554B1 (ko) * | 2004-12-30 | 2006-10-11 | 삼성전기주식회사 | 커패시터 내장형 인쇄회로기판 및 그 제조방법 |
| JP2006190869A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体装置の設計方法および信頼性評価方法 |
| US7544563B2 (en) * | 2005-05-18 | 2009-06-09 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7682922B2 (en) | 2007-01-18 | 2010-03-23 | International Business Machines Corporation | Post STI trench capacitor |
| JP4912992B2 (ja) * | 2007-09-12 | 2012-04-11 | 新光電気工業株式会社 | キャパシタ内蔵基板及びその製造方法 |
| US7538006B1 (en) * | 2008-05-24 | 2009-05-26 | International Business Machines Corporation | Annular damascene vertical natural capacitor |
| US7723816B2 (en) * | 2008-08-06 | 2010-05-25 | International Business Machines Corporation | Implementing decoupling capacitors with hot-spot thermal reduction on integrated circuit chips |
| TWI400731B (zh) * | 2008-08-29 | 2013-07-01 | Ind Tech Res Inst | 電容元件及其製造方法 |
| JP5460155B2 (ja) * | 2009-07-14 | 2014-04-02 | 新光電気工業株式会社 | キャパシタ及び配線基板 |
| JP2011029249A (ja) * | 2009-07-22 | 2011-02-10 | Renesas Electronics Corp | 半導体装置 |
| US8549922B2 (en) * | 2010-03-10 | 2013-10-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Motion detection using capacitor having different work function materials |
| US8896087B2 (en) * | 2010-06-02 | 2014-11-25 | Infineon Technologies Ag | Shallow trench isolation area having buried capacitor |
| JP2012074684A (ja) * | 2010-09-03 | 2012-04-12 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US8502340B2 (en) * | 2010-12-09 | 2013-08-06 | Tessera, Inc. | High density three-dimensional integrated capacitors |
| KR101845977B1 (ko) * | 2011-11-21 | 2018-04-09 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9911689B2 (en) | 2013-12-23 | 2018-03-06 | Intel Corporation | Through-body-via isolated coaxial capacitor and techniques for forming same |
| US9397038B1 (en) * | 2015-02-27 | 2016-07-19 | Invensas Corporation | Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates |
| US9755013B2 (en) * | 2015-04-22 | 2017-09-05 | Globalfoundries Inc. | High density capacitor structure and method |
| JP6555084B2 (ja) * | 2015-11-02 | 2019-08-07 | 富士通株式会社 | 容量素子及び容量素子の製造方法 |
| US9698214B1 (en) * | 2016-03-31 | 2017-07-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Capacitor structure of integrated circuit chip and method of fabricating the same |
| US9812580B1 (en) * | 2016-09-06 | 2017-11-07 | Qualcomm Incorporated | Deep trench active device with backside body contact |
| US10134830B2 (en) * | 2016-09-13 | 2018-11-20 | Texas Instruments Incorporated | Integrated trench capacitor |
| US11244952B2 (en) * | 2018-12-19 | 2022-02-08 | Micron Technology, Inc. | Array of capacitors, array of memory cells, methods of forming an array of capacitors, and methods of forming an array of memory cells |
-
2019
- 2019-02-18 KR KR1020217015031A patent/KR102642279B1/ko active IP Right Grant
- 2019-02-18 WO PCT/CN2019/075366 patent/WO2020168453A1/en unknown
- 2019-02-18 EP EP19915921.1A patent/EP3853896B1/en active Active
- 2019-02-18 JP JP2021530953A patent/JP7181406B2/ja active Active
- 2019-02-18 CN CN201980000366.XA patent/CN110622305B/zh active Active
- 2019-03-28 US US16/367,298 patent/US11232825B2/en active Active
- 2019-03-29 TW TW108111215A patent/TWI743464B/zh active
-
2021
- 2021-11-08 US US17/453,919 patent/US11887646B2/en active Active
- 2021-12-14 US US17/550,604 patent/US20220101906A1/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060001174A1 (en) * | 2004-06-30 | 2006-01-05 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US20100061035A1 (en) * | 2008-09-08 | 2010-03-11 | Sony Corporation | Capacitative element |
| CN105552021A (zh) * | 2016-01-18 | 2016-05-04 | 华北电力大学 | 一种基于电荷精确分布的t-tsv的mos电容量化方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112166501A (zh) * | 2020-09-02 | 2021-01-01 | 长江存储科技有限责任公司 | 半导体器件中的片上电容器结构 |
| CN112219289A (zh) * | 2020-09-02 | 2021-01-12 | 长江存储科技有限责任公司 | 用于形成半导体器件中的片上电容器结构的方法 |
| US20220068947A1 (en) * | 2020-09-02 | 2022-03-03 | Yangtze Memory Technologies Co., Ltd. | Methods for forming on-chip capacitor structures in semiconductor devices |
| CN112219289B (zh) * | 2020-09-02 | 2023-05-02 | 长江存储科技有限责任公司 | 用于形成半导体器件中的片上电容器结构的方法 |
| CN112166501B (zh) * | 2020-09-02 | 2024-01-09 | 长江存储科技有限责任公司 | 半导体器件中的片上电容器结构 |
| US12108603B2 (en) | 2020-09-02 | 2024-10-01 | Yangtze Memory Technologies Co., Ltd. | Methods for forming on-chip capacitor structures in semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110622305B (zh) | 2021-03-23 |
| EP3853896A1 (en) | 2021-07-28 |
| JP7181406B2 (ja) | 2022-11-30 |
| TWI743464B (zh) | 2021-10-21 |
| JP2022509272A (ja) | 2022-01-20 |
| KR102642279B1 (ko) | 2024-02-28 |
| US11232825B2 (en) | 2022-01-25 |
| WO2020168453A1 (en) | 2020-08-27 |
| EP3853896B1 (en) | 2024-10-02 |
| US11887646B2 (en) | 2024-01-30 |
| EP3853896A4 (en) | 2022-06-08 |
| US20220059152A1 (en) | 2022-02-24 |
| KR20210079335A (ko) | 2021-06-29 |
| US20220101906A1 (en) | 2022-03-31 |
| US20200265886A1 (en) | 2020-08-20 |
| TW202032801A (zh) | 2020-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20230200074A1 (en) | Novel 3d nand memory device and method of forming the same | |
| CN113410243B (zh) | 用于形成三维存储器件的方法 | |
| CN110622305B (zh) | 电容器结构及其形成方法 | |
| US20240297251A1 (en) | Manufacturing method of semiconductor device | |
| CN111129121A (zh) | 半导体装置 | |
| US20220068797A1 (en) | On-chip capacitors in semiconductor devices and methods for forming the same | |
| CN116648058B (zh) | 一种半导体器件及其制造方法、电子设备 | |
| US10510825B2 (en) | Metal-insulator-metal capacitor with improved time-dependent dielectric breakdown | |
| US12080768B2 (en) | Transistor, semiconductor structure, and manufacturing method thereof | |
| TWI779374B (zh) | 半導體元件之晶片上電容器結構的製作方法 | |
| US11690232B2 (en) | High density memory devices with low cell leakage and methods for forming the same | |
| US12131908B2 (en) | Semiconductor structure with air gap in pattern-dense region and method of manufacturing the same | |
| US11222844B2 (en) | Via structures for use in semiconductor devices | |
| US20230352307A1 (en) | Semiconductor structure with air gap in pattern-dense region and method of manufacturing the same | |
| US20230008554A1 (en) | Transistor device having fin-shaped channel and methods for forming the same | |
| WO2022048017A1 (en) | On-chip capacitors in semiconductor devices and methods for forming thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |