TW202032801A - 新穎的電容器結構及其形成方法 - Google Patents

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Abstract

提供了一種電容器。所述電容器包括具有相對的第一主表面和第二主表面的基底。所述電容器還包括形成於所述基底中並且從所述基底的所述第一主表面延伸至所述第二主表面的至少兩個導電板。所述電容器還包括形成於所述至少兩個導電板中的兩個相鄰導電板之間並且從所述第一主表面延伸至所述第二主表面的至少一個絕緣結構。

Description

新穎的電容器結構及其形成方法
本發明係有關於半導體領域，尤其是關於一種電容器的結構以及其形成方法。
電容器被廣泛用於積體電路。電容器能夠儲存和釋放電能，並且在積體電路中用作升壓器和功率穩定器。在當前的立體（3D）-NAND技術中，能夠應用多個電容器來充當升壓器，進而在3D-NAND儲存單元的操作步驟期間提供高電壓。
深次微米(deep submicron) CMOS的電容器結構可以由透過薄介電層隔開的兩個平的平行板構成。所述板由例如金屬或多晶矽的導電材料構成的層形成。所述電容器結構通常透過下層介電層與基底隔離。為了在這些結構當中實現高電容密度，需要額外的晶片面積引入額外的板。積體電路中的3D-NAND元件的臨界尺寸縮小，以實現更高的儲存容量，而電容器結構不能滿足更小的尺寸和更高的電容密度的要求。
本發明的原理涉及一種新穎的電容器結構，更具體而言，涉及一種垂直型的電容器結構，在所述結構中，板從基底的頂表面延伸至所述基底的相對底表面。此外。所述板同心地設置在所述基底中，進而以降低的晶片面積實現高電容密度，進而滿足縮放要求。
由於3D NAND技術向高密度和高容量發展，尤其是從64L架構向128L架構遷移，因為元件的數量，金屬線的數量顯著提高，而晶片面積則基本保持不變。因而用來容納其他電子元件（例如，電容器和鍵合焊盤）的空間變得越來越小。金屬-氧化物-矽（MOS）/金屬-氧化物-金屬（MOM）電容器通常需要更大的矽面積。此外，愈大的MOS電容器面積也將提高時間相關介電擊穿（TDDB）故障率。因此，需要新的電容器結構來滿足電路要求（例如，高電容密度），又同時不佔用過多空間。
在本發明當中，介紹了一種新穎的電容器結構。根據本發明的一個方面，提供了一種積體電路（IC）晶片。所述IC晶片包括具有相對的第一主表面和第二主表面的基底。多個電晶體形成在所述基底的第一主表面中的第一位置處，電容器形成在所述基底的第二位置處。所述電容器進一步包括形成於所述基底中並且從所述基底的第一主表面延伸至第二主表面的第一導電板、形成於所述基底中並且從第一主表面延伸至第二主表面的第二導電板、以及形成於所述第一導電板和所述第二導電板之間並且從第一主表面延伸至第二主表面的絕緣結構。
在一些實施例中，第一導電板、第二導電板和絕緣結構具有閉合形狀（例如，環形），並且同心排列在所述基底中，使得所述絕緣結構設置在所述第一板和所述第二板之間。例如，第一導電板、第二導電板和絕緣結構可以同心排列在基底中，並且可以具有方形輪廓、圓形輪廓、三角形輪廓、矩形輪廓、橢圓形輪廓、菱形輪廓、梯形輪廓、五邊形輪廓、六邊形輪廓、平行四邊形輪廓或星形輪廓。
在實施例中，第一導電板和第二導電板由摻雜矽或金屬製成。第一導電板可以與第一極性電耦合，第二導電板可以與第二極性電耦合。
本發明的電容器結構可以進一步包括形成於所述基底的第一主表面之上的介電層，以及形成於所述絕緣層中的多個接觸部。所述多個接觸部可以延伸到所述第一導電板和第二導電板中，並且與所述第一導電板和第二導電板電耦合。
根據本發明的另一方面，提供了一種用於製造電容器結構的方法。在所公開的方法中，從第一主表面在所述基底中形成摻雜區。在所述基底的所述摻雜區之上形成絕緣層。多個接觸部形成於所述絕緣層中。所述多個接觸部進一步延伸到所述摻雜區中。接下來，從所述基底的第二主表面去除所述基底的一部分。從上面形成了圖案化遮罩的第二主表面，對所述基底進行蝕刻，而在所述基底的摻雜區中形成多個溝槽和多條導線。所述溝槽穿過所述基底，進而曝露出所述絕緣層，所述導線透過所述溝槽相互隔開，並且所述接觸部與所述導線直接接觸。接下來，利用介電材料填充所述多個溝槽。
根據本發明的又一方面，提供了一種半導體元件。所述半導體元件可以包括具有相對的第一主表面和第二主表面的基底。在所述基底的第一主表面中形成儲存單元區，並且形成與所述儲存單元區相鄰的電容器結構。所述電容器結構包括在所述基底中從第一主表面延伸至第二主表面的第一導電板、所述基底中從第一主表面延伸至第二主表面的第二導電板以及設置在所述第一導電板和所述第二導電板之間並且從第一主表面延伸至第二主表面的隔離結構。
在一些實施例中，本發明中公開的半導體元件的儲存單元區包括DRAM儲存單元、NAND儲存單元、立體NAND儲存單元、相變儲存單元或者磁阻隨機存取儲存（MRAM）單元。
根據本發明，能夠在基底中形成垂直樣式電容器結構。所述電容器結構具有矽-介電-矽配置，其中，電容器結構的板由基底的部分構成。所述電容器結構可以形成在矽基底的空閒區域中。所述電容器結構的板從基底的頂表面延伸到底表面，並且具有同心輪廓，這樣的輪廓將提供高電容密度。電容器結構的板藉由從基底的頂表面延伸到底表面的絕緣結構分隔開。所述絕緣結構進一步將所述電容器結構與相鄰的主動儲存單元隔開，以防止任何電性干擾。本發明的電容器結構提供高電容密度，佔用更少的晶片面積，防止電性故障，並且滿足縮放要求。
下文的公開內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了部件和排列的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵可以包括所述第一特徵和第二特徵是所形成的可以直接接觸的特徵的實施例，還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵進而使得所述第一特徵和第二特徵可以不直接接觸的實施例。此外，本發明可以在各個示例中重複使用附圖標記和/或字母。這種重複的目的是為了簡化和清楚的目的，其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，文中為了便於說明可以採用空間相對術語，例如，“下面”、“之下”、“下方”、“之上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的取向之外的處於使用或操作步驟中的裝置的不同取向。設備可以具有其他取向（旋轉90度或者處於其他取向上），並照樣相應地解釋文中採用的空間相對描述詞。
圖1A是電容器結構100的截面圖，圖1B是電容器結構100的俯視圖。圖1A中的電容器結構100的截面圖是從與圖1B中的A-A’剖面線的垂直平面相同的平面獲得的。
如圖所示，電容器結構100包括基底102，基底102具有頂表面（或第一主表面）102a和底表面（或者第二主表面）102b。電容器結構100可以進一步包括形成於基底102中並且從頂表面102a延伸到底表面102b的多個第一導電板和多個第二導電板。例如，兩個第一導電板108a/108c以及兩個第二導電板108b/108d包含在圖1A/1B所示的電容器結構100中。應當指出，圖1A和1B只是示例，並且電容器結構100可以基於技術要求包括兩個以上的第一導電板以及兩個以上的第二導電板。第一導電板和第二導電板可以具有頂部臨界尺寸（CD）D1、底部臨界尺寸 D2以及高度T1。D1和D2是基於預期電容值定義的，並且大於120nm。T1可以處於2um到3um的範圍內。
在圖1中，第一導電板108a/108c和第二導電板108b/108d為閉合形狀（例如，環形）並且同心排列在基底102中。第一導電板108a/108c和第二導電板108b/108d交替設置並且透過多個絕緣結構104a、104b、104c、104d隔開。在替代實施例中，第一導電板、第二導電板和絕緣結構可以同心排列在基底中，並且具有方形輪廓、圓形輪廓、三角形輪廓、矩形輪廓、橢圓形輪廓、菱形輪廓、梯形輪廓、五邊形輪廓、六邊形輪廓、平行四邊形輪廓或星形輪廓。
基底102可以包括矽（Si）基底、鍺（Ge）基底、矽鍺（SiGe）基底和/或絕緣體上矽（SOI）基底。基底102可以包括半導體材料，例如，IV族半導體、III-V族化合物半導體或者II-VI氧化物半導體。在圖1的實施例中，基底102是IV族半導體，其可以包括Si、Ge或SiGe。基底102可以是塊狀晶圓或者磊晶層。
第一導電板108a/108c和第二導電板108b/108d可以是透過離子注入製程摻有P型摻雜劑的矽。例如，第一導電板108a/108c和第二導電板108b/108d可以按照從4e15 cm-3 到8e15 cm-3 的摻雜劑濃度摻有硼。在另一示例中，第一導電板108a/108c和第二導電板108b/108d可以是透過離子注入摻有N型摻雜劑的矽，例如，按照從5e15 cm-3 到8e15 cm-3 的摻雜劑濃度摻雜砷。如圖1A/1B所示，摻雜區110可以是在離子注入期間形成於基底102中。在又一示例中，所述第一導電板和第二導電板可以由例如鎢、銅或鋁的金屬構成。第一導電板可以與第一極性電耦合，第二導電板可以與第二極性電耦合。在一些示例中，第一極性為正極，第二極性為負極。在其他示例中，第一極性為負極，第二極性為正極，具體取決於電路需求。
仍然參考圖1A和圖1B，絕緣結構104a-104d從基底102的頂表面102a延伸至底表面102b。絕緣結構104a-104d也可以是環形的並且同心排列在基底102中。絕緣結構104a-104d設置在第一板108a/108c和第二板108b/108d之間，並且充當電容器的絕緣層。絕緣結構104a-104d可以由SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料製成。絕緣結構104a-104d可以具有處於160nm到210nm的範圍內的頂部臨界尺寸D3、處於140nm和180nm之間的底部臨界尺寸 D4以及處於2um和3um之間的高度T1。
可以基於電容器結構100形成各種電容器。例如，在第一導電板108a與第一極性電耦合並且第二導電板108b與第二極性電耦合時，第一導電板108a、絕緣結構104b和第二導電板108b能夠形成第一電容器。類似地，在另一示例中，第一導電板108c、絕緣結構104d和第二導電板108d能夠形成第二電容器。在又一示例中，第一導電板108c、絕緣結構104c和第二導電板108c能夠形成第三電容器，具體取決於電路要求。
電容器結構100進一步包括形成於基底102的頂表面102a之上的介電層112。介電層112可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料。介電層112可以具有處於5um到6um的範圍內的厚度。多個接觸部106能夠進一步形成到介電層112中，並延伸到第一和第二導電板108a-108d內。接觸部106可以具有處於250nm到300nm的範圍內的頂部臨界尺寸 D5、處於120nm和160nm之間的底部臨界尺寸D6以及處於4.5um和5um之間的高度T2。接觸部106可以由鎢、銅或鋁構成。接觸部106可以以20nm和50nm之間的深度延伸到第一和第二導電板108a-108d中，並且與第一和第二導電板108a-108d電耦合。應當指出，接觸部106在圖1B中以虛線繪出，以指明接觸部106的透視圖。
圖2A到8B示出了電容器結構100的形成當中的各個中間階段。其中以下各個圖式包括圖2A到圖8B的附圖編號中的包括字母“A”和“B”，其中，“A”表示截面圖，“B”表示俯視圖。截面圖是從俯視圖中的A-A’剖面線的垂直平面相同的平面獲得的。
如圖2A/2B所示，製備基底102。接下來，透過離子注入製程、原位摻雜磊晶生長、電漿摻雜製程（PLAD）或者本領域已知的其他方法形成摻雜區110。在實施例中，摻雜區110可以摻有N型摻雜劑，所述N型摻雜劑包括砷、磷、銻或者其他N型材料。在其他實施例中，摻雜區110可以摻有P型摻雜劑，所述P型摻雜劑包括硼、鋁、鎵、銦或者其他P型材料。摻雜區110的深度T3可以處於2um到10um的範圍內。在圖2A/2B的實施例中，摻雜區110摻有硼，並且具有處於4e15 cm-3 和8e15 cm-3 之間的摻雜劑濃度。
基底102可以包括矽（Si）基底、鍺（Ge）基底、矽鍺（SiGe）基底和/或絕緣體上矽（SOI）基底。基底102可以包括半導體材料，例如，IV族半導體、III-V族化合物半導體或者II-VI氧化物半導體。基底102可以是塊狀晶圓或者磊晶層。在圖2A/2B的實施例中，基底102是可以包括Si、Ge或SiGe的IV族半導體。
在圖3A/3B中，介電層112形成於基底102的頂表面102a之上。介電層112可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料。介電層112可以具有處於5um到6um的範圍內的厚度。可以應用任何適當沉積製程形成介電層112，例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、擴散或其任何組合。
圖4A/4B示出了多個接觸部106形成於介電層112中。為了形成接觸部106，可以在介電層112之上形成圖案化遮罩疊層（未示出）。所述遮罩疊層可以包括一個或多個硬遮罩層和光阻層。可以根據任何適當技術使所述遮罩疊層圖案化，例如，所述技術可以是照射曝光製程（例如，微影或者電子束蝕刻），其可以進一步包括光阻塗覆（例如，旋塗）、軟烘、遮罩對準、曝光、曝光後烘焙、光阻顯影、清洗、乾燥（例如，離心甩乾和/或硬烘）等。在形成圖案化遮罩疊層時，可以應用例如濕式蝕刻或者乾式蝕刻的蝕刻製程。所述蝕刻製程蝕穿介電層112並且將遮罩疊層的圖案轉移到介電層112中，以形成多個接觸開口（圖4A/4B中未示出）。所述接觸開口可以具有錐形輪廓。透過以20nm和50nm之間的深度使基底的部分發生凹陷，所述接觸開口進一步延伸到基底102中。在所述蝕刻製程完成時，可以應用後續電漿灰化和濕式清潔以去除剩餘的遮罩疊層。所述接觸開口可以是環形的並且同心設置在摻雜區110中。
可以在所述接觸開口中形成導電層（圖4A/4B中未示出）。所述導電層能夠進一步覆蓋介電層112的頂表面。所述導電層可以包括鈷（Co）、鎢（W）、釕（Ru）、鋁（Al）、銅（Cu）或者其他適當導體，並且可以是透過適當沉積製程沉積的，例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、濺射、電子束蒸鍍或者它們的任何組合。或者，導電層可以包括銅（Cu）、銅錳（CuMn）以及銅鋁（CuAl）等，並且可以應用電化學鍍（ECP）製程。在一些實施例中，在所述導電層之前形成例如Ti、TiN、Ta、TaN或者其他適當材料的阻擋層（圖4A/4B中未示出）。所述阻擋層可以是使用物理氣相沉積（PVD）、CVD、ALD或者其他已知沉積技術形成的。
當在所述接觸開口中形成所述導電層後，執行後續表面平坦化製程（例如，化學機械拋光（CMP）），以去除介電層112的頂表面之上的多餘導電層，使接觸開口中的剩餘導電層形成接觸部106。如圖4A/4B所示，接觸部106是環形的並且同心設置在摻雜區110中。接觸部106進一步以20nm和50nm之間的深度延伸到摻雜區110中。接觸部106具有錐形輪廓，其具有處於250nm到300nm的範圍內的頂部臨界尺寸、處於120nm到160nm的範圍內的底部臨界尺寸以及處於4.5um和5um之間的高度。
圖5A/5B示出了翻轉過程，其中，將基底102上下顛倒過來，並且露出底表面102b，以實施後續基底薄化製程。
在圖6A/6B中，進行薄化製程，進而從底表面102b去除基底102的底部部分。在一些實施例中，去除基底102的尚未被摻雜的底部部分。可以應用任何適當製程，進而向下使基底102變薄，例如，化學機械拋光（CMP）、回蝕刻或其任何組合。在薄化製程之後，基底102具有處於2um到3um的範圍內的厚度T1。應當指出，接觸部106在圖5B和圖6B中以虛線繪出，以指明接觸部106的透視圖。
在圖7A/7B中，形成了多個溝槽114a、溝槽114b、溝槽114c、溝槽114d和多個導線116a、導線116b、導線116c、導線116d。為了形成溝槽114a-114d和導線116a-116d，可以在基底102的底表面102b之上形成覆蓋摻雜區110的圖案化遮罩疊層（未示出）。所述遮罩疊層可以包括一個或多個硬遮罩層和光阻層。可以根據任何適當技術使所述遮罩疊層圖案化，例如，所述技術可以是照射曝光製程（例如，微影或者電子束蝕刻），其可以進一步包括光阻塗覆（例如，旋塗）、軟烘、遮罩對準、曝光、曝光後烘焙、光阻顯影、清洗、乾燥（例如，離心甩乾和/或硬烘）等。
在形成圖案化遮罩疊層時，可以應用例如濕式蝕刻或者乾式蝕刻的蝕刻製程。所述蝕刻製程蝕穿基底102並且將遮罩疊層的圖案轉移到基底102中。去除透過圖案化遮罩疊層露出的基底部分，以形成多個溝槽114a-114d，並且被圖案化遮罩疊層保護的基底部分將會保留下來，進而在摻雜區110中形成多條導線116a-116d。溝槽114a-114d露出介電層112。溝槽114a-114d可以具有處於160nm到210nm的範圍內的頂部臨界尺寸 D3、處於140nm和180nm之間的底部臨界尺寸 D4以及處於2um和3um之間的高度T1。溝槽114和導線116是環形的，並且交替設置在基底102中。此外，透過圖案化遮罩疊層使接觸部106對準，以便落在導線116a-116d上。
在圖8A/8B中，形成填充溝槽114的絕緣層（未示出）。所述絕緣層進一步覆蓋基底102的底表面102b。所述絕緣層可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料。所述絕緣層可以是透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、擴散製程或其任何組合形成的。在絕緣層形成之後，可以執行後續表面平坦化製程（例如，CMP製程或者回蝕製程），以去除底表面102b之上的多餘絕緣層。
在完成了表面平坦化之後，溝槽114a-114d中的剩餘絕緣層形成絕緣結構104a-104d，並且導線116a-116d變為電容器結構的透過絕緣結構104a-104d相互分開的導電板108a-108d。導電板108a-108d包括與第一極性電耦合的第一板108a/108c以及與第二極性電耦合的第二板108b/108d。第一導電板108a/108c和第二導電板108b/108d是環形的並且同心設置在基底102中。第一導電板108a/108c和第二導電板108b/108d進一步從頂表面102a延伸至底表面102b。絕緣結構104a-104d可以從基底的底表面102b延伸到頂表面102a。絕緣結構104a-104d是環形的並且同心設置於第一導電板和第二導電板之間。多個接觸部106形成在介電層112中。接觸部106穿過介電層112並且進一步落在第一和第二導電板上。如圖8A/8B所示，形成與圖1A/1B所示的電容器結構100等同的完整電容器結構100。
圖9示出了根據本發明的實施例的積體電路晶片200。積體電路晶片200具有邊界204以及位於積體電路晶片200的第一位置上的儲存單元區202。儲存單元區202可以包括多個儲存單元，例如，DRAM儲存單元、NAND儲存單元、立體（3D）-NAND儲存單元、相變儲存單元或者磁阻隨機存取儲存（MRAM）單元。積體電路晶片200進一步包括與儲存單元區202相鄰並且位於積體電路晶片200的第二位置上的一個或多個電容器結構100。所述電容器結構與圖1和圖8所示的電容器結構100等同。各電容器結構100和各儲存單元區202透過相應的絕緣結構104a隔開，以防止電性干擾。
圖10是根據本發明的一些性實施例用於製造電容器結構的製程300的流程圖。製程300包含:步驟S302:開始，從第一主表面在基底中形成摻雜區的步驟S304。可以採用N型摻雜劑或者P型摻雜劑摻雜所述摻雜區。可以透過離子注入製程、原位摻雜磊晶生長、電漿摻雜製程（PLAD）或者其他適當技術形成所述摻雜區。在一些實施例中，可以如參考圖2A/2B所例示的執行步驟S304。
之後，製程300進行至步驟S306，在該步驟中，在所述摻雜區之上形成介電層。所述介電層可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料。所述介電層可以具有處於5um到6um的範圍內的厚度。在一些實施例中，可以如參考圖3A/3B所例示的執行步驟306。
在製程300的步驟S308中，可以進一步在所述介電層中形成延伸到所述摻雜區中的多個接觸部。所述接觸部可以具有錐形輪廓，其具有處於250nm到300nm的範圍內的頂部臨界尺寸、處於120nm到160nm的範圍內的底部臨界尺寸以及處於4.5um和5um之間的高度。所述接觸部可以由鎢、銅或鋁製成。所述接觸部是環形的並且同心設置在所述摻雜區中。在一些實施例中，可以如參考圖4A/4B所例示的執行步驟S308。
之後，製程300進行至步驟S310，在該步驟中，從所述底表面使基底變薄。在一些實施例中，可以使基底上下顛倒，進而露出所述底表面，以實施薄化製程。可以透過CMP製程、回蝕刻製程或其組合去除基底的尚未被摻雜的底部部分。在一些實施例中，可以如參考圖5A-6B所例示的執行步驟310。
在製程300的步驟S312中，能夠透過微影製程和蝕刻製程的組合，在摻雜區中形成多個溝槽和導電板。可以在摻雜區中的基底的底表面之上形成圖案化遮罩疊層。引入後續的蝕刻處理，以蝕穿基底，進而將遮罩疊層的圖案轉移到基底中。去除基底的透過圖案化遮罩疊層露出的部分，以形成溝槽。受到圖案化遮罩疊層保護的摻雜區中的基底部分保留下來，以充當導電板。所述溝槽和導電板是環形的，交替設置並同心排列在摻雜區中。在一些實施例中，可以如參考圖7A/7B所例示的執行步驟S312。
之後，製程300進行至步驟S314，在該步驟中，形成填充溝槽的絕緣層。所述絕緣層進一步覆蓋基底的底表面。可以執行後續表面平坦化製程（例如，CMP製程或者回蝕製程），以去除底表面之上的多餘絕緣層。在表面平坦化完成之時，溝槽中的剩餘絕緣層形成了絕緣結構，並且完成了最終的電容器結構(步驟S316)。
最終的電容器結構包括與第一極性電耦合的多個第一導電板以及與第二極性電耦合的多個第二導電板。第一導電板和第二導電板是環形的並且同心設置在基底的摻雜區中。第一導電板和第二導電板可以進一步從基底的頂表面延伸至底表面。絕緣結構從基底的底表面延伸到頂表面。所述絕緣結構是環形的並且同心設置於第一板和第二板之間。多個接觸部形成於所述介電層中。所述接觸部穿過所述介電層並且進一步延伸到所述第一和第二導電板中。在一些實施例中，可以如參考圖8A/8B所例示的執行步驟S314。
應當指出，可以在製程300之前、期間和之後提供額外步驟，並且對於製程300的其他實施例而言可以對所描述的步驟中的一些予以替換、刪除或者以不同循序執行。在後續的製程步驟中，可以在電容器結構100之上形成各種額外的互連結構（例如，具有導線和/通孔的金屬化層）。這樣的互連結構使電容器結構100與其他接觸結構和/或主動元件電性連接，以形成功能電路。還可以形成例如鈍化層、輸入/輸出結構等的額外元件特徵。
文中描述的各種實施例提供了相對於相關示例的幾種優勢。例如，常規的金屬-氧化物-矽（MOS）/金屬-氧化物-金屬（MOM）電容器通常需要大的矽面積。大的MOS電容器面積將增大時間相關介電擊穿（TDDB）故障率。在本發明當中，在基底中形成垂直樣式電容器結構。所述電容器結構具有矽-介電-矽配置，其中，電容器結構的板由基底的部分構成。所述電容器結構可以形成在矽基底的空閒區域中。所述電容器結構的板從基底的頂表面延伸到底表面，並且具有同心輪廓，這樣的輪廓將提供高電容密度，並且佔據更少的晶片面積。電容器結構的板透過從基底的頂表面延伸到底表面的絕緣結構隔開。所述絕緣結構進一步將所述電容器結構與相鄰的主動儲存單元隔開，以防止電性干擾。本發明的電容器結構提供高電容密度，佔據更少的晶片面積，防止電氣故障，並且滿足縮放要求。
前面概述了幾個實施例的特徵，進而使本領域技術人員可以更好地理解本發明的各個方面。本領域技術人員應當認識到他們可以容易地使用本發明作為基礎來設計或者修改其他的製程或結構，以達到與文中介紹的實施例相同的目的和/或實現與之相同的優點。本領域技術人員還應當認識到這樣的等價設計不脫離本發明的實質和範圍，而且他們可以在其中做出各種變化、替換和更改，而不脫離本發明的實質和範圍。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:電容器結構 102:基底 102a:頂表面 102b:底表面 104a、104b、104c、104d:絕緣結構 106:接觸部 108a、108c:第一導電板 108b、108d:第二導電板 110:摻雜區 112:介電層 114a、114b、114c、114d:溝槽 116a、116b、116c、116d:導線 200:積體電路晶片 202:儲存單元區 204:邊界 D1、D3、D5:頂部臨界尺寸 D2、D4、D6:底部臨界尺寸 300:製程 S302、S304、S306、S308、S310、S312、S314、S316:步驟 T1、T2:高度 T3:深度
透過結合附圖閱讀下述詳細描述，本發明的各個方面將得到最好的理解。應當指出，根據本行業的慣例，各種特徵並非是按比例繪製的。實際上，為了討論的清楚起見，可以任意增大或者縮小各種特徵的尺寸。 圖1A是根據本發明的示例性實施例的電容器結構的截面圖。 圖1B是根據本發明的示例性實施例的電容器結構的俯視圖。 圖2A到圖8B是根據本發明的示例性實施例的製造電容器結構的各種中間步驟的截面圖和俯視圖。 圖9是根據本發明的示例性實施例的積體電路晶片。 圖10是根據本發明的示例性實施例用於製造電容器結構的過程的流程圖。
100:電容器結構
102:基底
102a:頂表面
102b:底表面
104a、104b、104c、104d:絕緣結構
106:接觸部
108a、108c:第一導電板
108b、108d:第二導電板
110:摻雜區
112:介電層
D1、D3、D5:頂部臨界尺寸
D2、D4、D6:底部臨界尺寸
T1、T2:高度

Claims (20)

  1. 一種電容器，包括： 一基底，所述基底具有相對的一第一主表面和一第二主表面； 至少兩個導電板，所述至少兩個導電板形成於所述基底中，並且從所述基底的所述第一主表面延伸至所述第二主表面；以及 至少一個絕緣結構，所述至少一個絕緣結構形成於所述至少兩個導電板中的兩個相鄰導電板之間，並且從所述第一主表面延伸至所述第二主表面。
  2. 如申請專利範圍第1項所述的電容器，其中，所述導電板和所述絕緣結構具有閉合形狀並且被同心排列在所述基底中。
  3. 如申請專利範圍第1項所述的電容器，其中，所述至少兩個導電板中的一第一導電板與一第一極性電耦合，並且所述至少兩個導電板中的一第二導電板與一第二極性電耦合。
  4. 如申請專利範圍第1項所述的電容器，其中，所述至少兩個導電板由具有P型摻雜劑或N型摻雜劑的矽製成。
  5. 如申請專利範圍第1項所述的電容器，其中，所述至少兩個導電板由金屬製成。
  6. 如申請專利範圍第1項所述的電容器，其中，所述至少兩個導電板和所述至少一個絕緣結構是錐形的並且是交錯的。
  7. 如申請專利範圍第6項所述的電容器，其中，所述至少兩個導電板在所述第一主表面具有一第一臨界尺寸，而在所述第二主表面具有一第二臨界尺寸，所述第一臨界尺寸大於所述第二臨界尺寸。
  8. 如申請專利範圍第6項所述的電容器，其中，所述至少一個絕緣結構在所述第一主表面具有一頂部臨界尺寸，而在所述第二主表面具有一底部臨界尺寸，所述頂部臨界尺寸小於所述底部臨界尺寸。
  9. 如申請專利範圍第1項所述的電容器，其中，所述至少兩個導電板和所述至少一個絕緣結構在所述第一主表面和所述第二主表面處是共平面的。
  10. 如申請專利範圍第1項所述的電容器，還包括： 一介電層，所述介電層形成於所述基底的所述第一主表面之上，所述介電層包括一頂表面和一底表面，所述底表面與所述第一主表面直接接觸；以及 多個接觸部，所述多個接觸部形成於所述介電層中，所述多個接觸部還延伸至所述至少兩個導電板中。
  11. 如申請專利範圍第10項所述的電容器，其中，所述多個接觸部是錐形的。
  12. 如申請專利範圍第11項所述的電容器，其中，所述多個接觸部在所述介電層的所述頂表面具有一頂部臨界尺寸，而在所述介電層的底表面具有一底部臨界尺寸，所述頂部臨界尺寸大於所述底部臨界尺寸。
  13. 一種積體電路（IC）晶片，包括： 一基底，所述基底具有相對的一第一主表面和一第二主表面； 一電晶體，所述電晶體形成於所述基底的所述第一主表面的一第一位置處；以及 一電容器，所述電容器形成於所述基底的一第二位置處，所述電容器包括： 至少兩個導電板，所述至少兩個導電板形成於所述基底中並且從所述基底的所述第一主表面延伸至所述第二主表面；以及 至少一個絕緣結構，所述至少一個絕緣結構形成在所述至少兩個導電板中的兩個相鄰導電板之間，並且從所述第一主表面延伸至所述第二主表面。
  14. 如申請專利範圍第13項所述的IC晶片，其中，所述導電板和所述絕緣結構具有閉合形狀並且被同心排列在所述基底中。
  15. 如申請專利範圍第13項所述的IC晶片，其中，所述至少兩個導電板中的一第一導電板與一第一極性電耦合，並且所述至少兩個導電板中的一第二導電板與一第二極性電耦合。
  16. 如申請專利範圍第13項所述的IC晶片，其中，所述至少兩個板由具有P型摻雜劑或N型摻雜劑的矽製成。
  17. 一種製作電容器的方法，包括： 從一第一主表面在一基底中形成一摻雜區； 在所述基底的所述摻雜區之上形成一絕緣層； 在所述絕緣層中形成多個接觸部，所述多個接觸部延伸至所述摻雜區中； 從一第二主表面部分去除所述基底； 透過從所述第二主表面，對所述基底進行蝕刻，而在所述基底的所述摻雜區中形成多個溝槽和多個導線，其中，所述溝槽穿過所述基底，進而露出所述絕緣層，所述導線透過所述溝槽相互隔開，並且所述接觸部與所述導線直接接觸；以及 利用一介電材料填充所述多個溝槽。
  18. 如申請專利範圍第17項所述的方法，還包括： 執行一表面平坦化製程，以去除所述基底的所述第二主表面之上的多餘介電材料。
  19. 如申請專利範圍第17項所述的方法，其中，部分去除所述基底包括去除所述基底的未被摻雜的部分。
  20. 如申請專利範圍第17項所述的方法，其中，從所述第一主表面在所述基底中形成所述摻雜區，包括將一離子束引導到所述基底的所述第一主表面上，進而在所述基底中形成所述摻雜區。
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