TW202145555A - 具有低單元洩露的高密度記憶體裝置及其形成方法 - Google Patents

具有低單元洩露的高密度記憶體裝置及其形成方法 Download PDF

Info

Publication number
TW202145555A
TW202145555A TW110118281A TW110118281A TW202145555A TW 202145555 A TW202145555 A TW 202145555A TW 110118281 A TW110118281 A TW 110118281A TW 110118281 A TW110118281 A TW 110118281A TW 202145555 A TW202145555 A TW 202145555A
Authority
TW
Taiwan
Prior art keywords
layer
array
dielectric
continuous
memory
Prior art date
Application number
TW110118281A
Other languages
English (en)
Inventor
謝得賢
曾元泰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202145555A publication Critical patent/TW202145555A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種記憶體裝置包括：軌條結構的第一陣列，沿第一水平方向延伸，其中軌條結構中的每一者被形成為作為底部電極；以及軌條結構的第二陣列，在側向上沿第二水平方向延伸且在側向上沿第一水平方向間隔開。第二陣列中的軌條結構中的每一者被形成為作為頂部電極。記憶體裝置還包括：連續的介電記憶體層，位於軌條結構的第一陣列與軌條結構的第二陣列之間。所述連續的介電記憶體層提供對第一陣列的軌條結構與第二陣列的軌條結構之間的電流洩漏的保護。

Description

具有低單元洩露的高密度記憶體裝置及其形成方法
本發明的實施例是有關於一種半導體裝置及其形成方法，且特別是有關於一種具有低單元洩露的高密度記憶體裝置及其形成方法。
電阻式記憶體裝置（resistive memory device）採用一種可藉由提供不同水平的電阻來提供至少兩種電阻狀態的記憶體元件。製作具有電阻式記憶體元件的記憶體裝置的一些方法導致記憶體單元具有高電流洩漏。其他方法會減少電流洩漏但會抑制電阻式記憶體裝置的縮放。
在一些實施例中，一種記憶體裝置包括軌條結構的第一陣列、所述軌條結構的第二陣列及連續的介電記憶體層。軌條結構的第一陣列沿第一水平方向延伸且在側向上沿第二水平方向間隔開，其中所述第一陣列中的每一所述軌條結構包括底部電極。軌條結構的第二陣列在側向上沿所述第二水平方向延伸且在側向上沿所述第一水平方向間隔開，其中所述第二陣列中的每一所述軌條結構包括頂部電極。連續的介電記憶體層位於所述軌條結構的所述第一陣列與所述軌條結構的所述第二陣列之間，其中所述連續的介電記憶體層跨越所述軌條結構的所述第一陣列及所述軌條結構的所述第二陣列的整個長度及寬度。
在一些實施例中，一種記憶體裝置包括至少兩個鄰近的電阻式隨機存取記憶體單元以及連續的介電記憶體層，其中所述至少兩個鄰近的電阻式隨機存取記憶體單元中的每一者包括第一軌條結構，所述第一軌條結構沿第一水平方向延伸且在側向上沿第二水平方向與鄰近的第一軌條結構間隔開，其中所述第一軌條結構中的每一者包括底部電極，所述至少兩個鄰近的電阻式隨機存取記憶體單元中的每一者包括第二軌條結構，所述第二軌條結構在側向上沿所述第二水平方向延伸且在側向上沿所述第一水平方向與鄰近的第二軌條結構間隔開，其中所述第二軌條結構中的每一者包括頂部電極。連續的介電記憶體層形成在所述第一軌條結構與所述第二軌條結構之間，其中所述連續的介電記憶體層包含電阻式開關材料且跨越所述第一軌條結構及所述第二軌條結構的整個長度及寬度。
在一些實施例中，一種形成記憶體裝置的方法包括在基板之上形成沿第一水平方向延伸的軌條結構的第一陣列、形成位於所述軌條結構的第一陣列之上的連續的介電記憶體層、以及在所述連續的介電記憶體層之上形成所述軌條結構的第二陣列，其中所述軌條結構的所述第二陣列在側向上沿第二水平方向延伸且在側向上沿所述第一水平方向間隔開。所述連續的介電記憶體層包括跨越所述軌條結構的所述第一陣列及所述軌條結構的所述第二陣列的整個長度及寬度的板狀，所述軌條結構的所述第一陣列中的每一者包括底部電極及所述軌條結構的所述第二陣列中的每一者包括頂部電極。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考標號及/或文字。這種重複使用是為了簡明及清晰起見且自身並不表示所論述的各個實施例及/或配置之間的關係。
另外，為易於說明，本文中可能使用例如“下方（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還涵蓋裝置在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
本公開涉及半導體裝置，具體來說涉及具有低單元洩漏的電阻式記憶體裝置以及其形成方法。
一般來說，本公開的結構及方法可用於在金屬內連層級中形成電阻式記憶體元件的二維陣列的至少一層。電阻式記憶體可包括介電材料的連續層，所述介電材料的連續層可具有跨越電阻式記憶體元件的第一二維陣列及電阻式記憶體元件的第二二維陣列的整個長度及寬度的板狀。連續的板狀的介電材料層的使用使得能夠製作具有低單元洩漏的記憶體裝置，同時還提供比先前可獲得的高的單元密度。
製作電阻式記憶體裝置的先前方法包括對介電材料的連續層進行各向異性蝕刻以在頂部電極與底部電極之間形成離散的介電元件的步驟。在直接切割方法中，可藉由進行直到到達底部電極的頂表面的各向異性蝕刻來形成頂部電極。通常可在各向異性蝕刻製程停止之前對底部電極的頂表面進行蝕刻。因此，可將來自所形成的底部電極的導電材料濺鍍在離散的介電元件的側壁及頂部電極的側壁上。儘管直接切割方法能夠實現良好的單元密度，但所得的濺鍍材料可在底部電極與頂部電極之間產生高的電流洩漏風險。
為了防止由濺鍍材料引起的電流洩漏風險，可使用替代的側壁間隔件方法（sidewall spacer method）。在這種方法中，在對連續的介電材料層進行蝕刻之前，可向頂部電極的側壁提供側壁間隔件。由於側壁間隔件會提供添加的電隔離，因此相對於直接切割方法而言，這種方法會降低從單元洩露電流的風險。然而，由於分配到側壁間隔件的額外空間（extra real estate），因此與直接切割方法相比，側壁間隔件方法會導致較低的單元密度。
在實施例中，位元線可作為電阻式記憶體元件的底部電極。每條位元線可設置在各自的軌條結構（rail structure）內。軌條結構可被佈置成在側向上沿第一水平方向延伸的行。在軌條結構的行之間可形成有介電隔離結構。在位於每對相鄰的介電隔離結構之間的每一線溝槽（line trench）中可形成有包括電阻式記憶體材料層（resistive memory material layer）及選擇器材料層（selector material layer）的疊層。在電阻式記憶體材料層與選擇器材料層的相應疊層上可形成有在第二水平方向上延伸的字元線。位於一對相鄰的位元線與字元線之間的電阻式記憶體材料層的每一部分可構成記憶體元件。位元線及字元線電連接到底部電極或頂部電極中的一者或另一者。可在多個金屬內連層級之上堆疊電阻式記憶體元件的多個二維陣列以提供電阻式記憶體元件的三維陣列。下文詳細闡述本公開的結構及方法的各種特徵。
參照圖1A，示出根據本公開實施例的在形成電阻式記憶體元件的陣列之前的第一示例性結構。第一示例性結構包括包含半導體材料層10的基板8。基板8可包括：塊狀半導體基板，例如矽基板，其中半導體材料層從基板8的頂表面連續地延伸到基板8的底表面；或者是絕緣體上半導體層，包括作為上覆在埋入式絕緣體層（例如氧化矽層）上的頂部半導體層的半導體材料層10。所述示例性結構可包括各種裝置區，所述各種裝置區可包括記憶體陣列區100，在記憶體陣列區100中，可隨後形成電阻式記憶體元件的至少一個陣列。所述示例性結構還可包括周邊區200，在周邊區200中，可隨後形成電阻式記憶體元件的每一陣列與包括場效電晶體的周邊電路之間的電性連接。記憶體陣列區100及周邊區200的面積可用於形成周邊電路的各種元件。
可在半導體材料層10上及/或半導體材料層10中形成例如場效電晶體等半導體裝置。舉例來說，可藉由形成淺溝槽且隨後用例如氧化矽等介電材料填充淺溝槽而在半導體材料層10的上部部分中形成淺溝槽隔離結構12。其他合適的介電材料也處於本公開的預期範圍內。可藉由執行掩蔽離子注入製程（masked ion implantation process）在半導體材料層10的上部部分的各個區中形成各種摻雜井（doped well）（未明確示出）。
藉由沉積閘極介電層、閘極電極層及閘極頂蓋介電層以及將閘極介電層、閘極電極層及閘極頂蓋介電層圖案化，可在基板8的頂表面之上形成閘極結構20。每一閘極結構20可包括閘極介電質22、閘極電極24及閘極頂蓋介電質28的垂直堆疊，所述垂直堆疊在本文中被稱為閘極堆疊（22、24、28）。可執行離子注入製程以形成延伸注入區（extension implant region），所述延伸注入區可包括源極延伸區及汲極延伸區。可在閘極堆疊（22、24、28）周圍形成介電閘極間隔件26。閘極堆疊（22、24、28）的每一組件與介電閘極間隔件26構成閘極結構20。可執行使用閘極結構20作為自我對準注入遮罩（self-aligned implantation mask）形成深主動區的附加離子注入製程。這種深主動區可包括深源極區及深汲極區。深主動區的上部部分可與延伸注入區的部分交疊。延伸注入區與深主動區的每一組合可構成主動區14，根據電性偏壓而定，主動區14可為源極區或汲極區。可在一對相鄰的主動區14之間在每一閘極堆疊（22、24、28）之下形成半導體溝道15。可在每一主動區14的頂表面上形成金屬-半導體合金區18。可在半導體材料層10上形成場效電晶體。每一場效電晶體可包括閘極結構20、半導體溝道15、一對主動區14（其中一者作為源極區且另一者作為汲極區）以及可選的金屬-半導體合金區18。可在半導體材料層10上設置互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）電路330，所述CMOS電路330可包括用於隨後將形成的電阻式記憶體元件的陣列的周邊電路。
隨後可形成各種內連層級結構，所述各種內連層級結構是在形成電阻式記憶體元件的陣列之前形成且在本文中被稱為下部內連層級結構（L0、L1、L2）。在隨後將在內連層級金屬線的兩個層級之上形成電阻式記憶體元件的二維陣列的情況下，下部內連層級結構（L0、L1、L2）可包括接觸層級結構L0、第一內連層級結構L1及第二內連層級結構L2。接觸層級結構L0可包括平坦化介電層31A，所述平坦化介電層31A包含：可平坦化的介電材料（例如氧化矽）；以及各種接觸通孔結構41V，接觸主動區14或閘極電極24中的相應一者且形成在平坦化介電層31A內。第一內連層級結構L1包括第一內連層級介電層31B及形成在第一內連層級介電層31B內的第一金屬線41L。第一內連層級介電層31B也被稱為第一線路層級（line-level）介電層。第一金屬線41L可接觸接觸通孔結構41V中的相應一者。第二內連層級結構L2包括第二內連層級介電層32，第二內連層級結構L2可包括第一通孔層級介電材料層與第二線路層級介電材料層或者線路及通孔層級介電材料層（line-and-via-level dielectric material layer）的堆疊。第二內連層級介電層32可形成在第二內連層級金屬內連結構（42V、42L）內，第二內連層級金屬內連結構（42V、42L）包括第一金屬通孔結構42V及第二金屬線42L。第二金屬線42L的頂表面可與第二內連層級介電層32的頂表面共面。
參照圖1B，可在第二內連層級結構L2之上在記憶體陣列區100中形成電阻式記憶體元件的陣列95。電阻式記憶體元件的陣列95的結構及處理步驟的細節隨後將在下面詳細闡述。可在形成電阻式記憶體元件的陣列95期間形成第三內連層級介電層33。在電阻式記憶體元件的陣列95的層級處形成的所有結構的集合在本文中被稱為第三內連層級結構L3。
參照圖1C，可在第三內連層級介電層33中形成第三內連層級金屬內連結構（43V、43L）。第三內連層級金屬內連結構（43V、43L）可包括第二金屬通孔結構43V及第三金屬線43L。隨後可形成附加的內連層級結構，所述附加的內連層級結構在本文中被稱為上部內連層級結構（L4、L5、L6、L7）。舉例來說，上部內連層級結構（L4、L5、L6、L7）可包括第四內連層級結構L4、第五內連層級結構L5、第六內連層級結構L6及第七內連層級結構L7。第四內連層級結構L4可包括其中形成有第四內連層級金屬內連結構（44V、44L）的第四內連層級介電層34，第四內連層級金屬內連結構（44V、44L）可包括第三金屬通孔結構44V及第四金屬線44L。第五內連層級結構L5可包括其中形成有第五內連層級金屬內連結構（45V、45L）的第五內連層級介電層35，第五內連層級金屬內連結構（45V、45L）可包括第四金屬通孔結構45V及第五金屬線45L。第六內連層級結構L6可包括其中形成有第六內連層級金屬內連結構（46V、46L）的第六內連層級介電層36，第六內連層級金屬內連結構（46V、46L）可包括第五金屬通孔結構46V及第六金屬線46L。第七內連層級結構L7可包括其中形成有第六金屬通孔結構47V（其是第七內連層級金屬內連結構）及金屬結合接墊47B的第七內連層級介電層37。金屬結合接墊47B可被配置用於焊料結合（焊料結合可採用受控塌陷晶片連接（controlled collapse chip connection，C4）球結合或打線結合（wire bonding））或者可被配置用於金屬與金屬的結合（例如銅與銅的結合）。
每一內連層級介電層可被稱為內連層級介電（interconnect-level dielectric，ILD）層30。每一內連層級金屬內連結構可被稱為金屬內連結構40。位於同一內連層級結構（L2到L7）內的金屬通孔結構與上覆的金屬線的每一毗連組合可藉由採用兩個單鑲嵌製程而被依序形成為兩個不同的結構，或者可採用雙鑲嵌製程而被同時形成為單一結構。金屬內連結構40中的每一者可包括各自的金屬襯墊（例如厚度介於2 nm到20 nm的範圍內的TiN、TaN或WN層）及各自的金屬填充材料（例如W、Cu、Co、Mo、Ru、其他元素金屬、或合金或者其組合）。作為金屬襯墊及金屬填充材料的其他合適的材料也處於本公開的預期範圍內。可將各種蝕刻停止介電層及介電頂蓋層插入垂直相鄰的ILD層30對之間，或者可將各種蝕刻停止介電層及介電頂蓋層結合到ILD層30中的一者或多者中。
儘管本公開是採用其中電阻式記憶體元件的陣列95可被形成為第三內連層級結構L3的元件的實施例來闡述，但是本文中明確預期電阻式記憶體元件的陣列95可被形成為任何其他內連層級結構（例如L1到L7）的元件的實施例。此外，儘管本公開是採用其中形成一組八個內連層級結構的實施例來闡述，但是在本文中明確預期採用不同數目的內連層級結構的實施例。另外，本文中明確預期其中在記憶體陣列區100中的多個內連層級結構內提供電阻式記憶體元件的兩個或更多個陣列95的實施例。儘管本公開是採用其中電阻式記憶體元件的陣列95形成在單個內連層級結構中的實施例來闡述，但是本文中明確預期電阻式記憶體元件的陣列95可形成在兩個垂直鄰接的內連層級結構之上的實施例。
圖2A到圖2F及3A到圖3E示出根據各種實施例的製造電阻式記憶體裝置的方法。如下更詳細論述般，電阻式記憶體裝置包括共用公共連續的高介電常數介電層的記憶體單元的陣列，而不是每一記憶體單元具有離散的高介電常數介電記憶體部分。參照圖2A，可在下部內連層級結構（L0、L1、L2）上沉積連續的底部電極材料層212L，連續的底部電極材料層212L統稱為下部內連層級結構210。也就是說，在形成位於下部內連層級結構210（例如圖1A到圖1C中的L2）之上的電阻式記憶體元件的陣列95的製程中，可沉積連續的底部電極材料層212L作為第一層。連續的底部電極材料層212L可包含金屬材料，例如導電金屬氮化物（例如TiN、TaN或WN），或者導電金屬氮化物與元素金屬（例如W、Ti、Cu、Co、Mo、或Ru及其混合物）的組合。也可使用處於本公開的預期範圍內的其他合適的材料。連續的底部電極材料層212L可藉由任何合適的方法（例如化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）等）來沉積。接下來，可在連續的底部電極層212L之上沉積連續的硬質遮罩層214L。連續的硬質遮罩層214L可包含非晶碳、有機矽氧烷系材料、SiN、SiON、或其組合。連續的硬質遮罩層214L可藉由CVD、旋轉塗佈製程、或任何其他合適的製程來沉積。可在連續的硬質遮罩層214L之上沉積光阻層216。光阻層216可藉由任何合適的方法來沉積。
參照圖2B，可將光阻層216微影圖案化以形成溝槽217，溝槽217暴露出連續的硬質遮罩層214L的位於光阻層216的壁之間的頂表面的條紋。參照圖2C，然後可藉由光阻層216中的溝槽217對連續的硬質遮罩層214L及連續的底部電極材料層212L進行蝕刻，以將溝槽延伸到下部內連層級結構210。以這種方式，可將連續的底部電極材料層212L圖案化到底部電極軌條結構212的第一陣列101中。在實施例中，底部電極軌條212也可作為位元線。在側向上相鄰的每一對底部電極軌條212之間的間距可介於從20 nm到100 nm的範圍內，但是也可使用更小及更大的間距。
參照圖2D，可例如藉由選擇性蝕刻來移除連續的硬質遮罩層214L的剩餘部分。可在溝槽217中及底部電極軌條212之上沉積第一介電材料218。第一介電材料218可包含氧化矽、氮氧化矽及/或低介電常數介電材料，例如有機矽酸鹽玻璃。用於第一介電材料218的其他合適的材料處於公開的預期範圍內。參照圖2E，可執行平坦化步驟以暴露出底部電極軌條212的頂表面。平坦化步驟可藉由化學機械拋光或任何其他合適的方法來執行。
參照圖2F，可在平坦化底部電極軌條212及第一介電材料218之上沉積連續的介電記憶體層220L。連續的介電記憶體層220L由高介電常數介電材料（例如介電常數“k”介於7到100範圍內的材料）製成。示例性高介電材料包括氧化鋁（Al2 O3 ）、二氧化鉿（HfO2 ）、二氧化鋯（ZrO2 ）、二氧化鈦（TiO2 ）、氧化鉭（Ta2 O5 ）或SZO（SrZrO3 ）以及任何其他合適的介電開關材料。然後，可在連續的介電記憶體層220L之上沉積連續的頂部電極材料層222L。連續的頂部電極材料層222L可包含金屬材料，例如導電金屬氮化物（例如TiN、TaN或WN）或者導電金屬氮化物與元素金屬（例如W、Ti、Cu、Co、Mo、或Ru及其混合物）的組合。作為金屬襯墊及金屬填充材料的其他合適的材料也處於本公開的預期範圍內。
可在連續的頂部電極材料層222L之上形成連續的選擇器材料層74L。連續的選擇器材料層74L可包含選擇器材料，所述選擇器材料可根據在其兩端施加的偏壓電壓而定來提供電連接或電性斷開連接。在一個實施例中，連續的選擇器材料層74L可包含相變記憶體材料，所述相變記憶體材料可根據晶體結構而定來提供兩種不同的電阻狀態。舉例來說，連續的選擇器材料層74L可包含雙向閾值開關材料（ovonic threshold switch material），所述雙向閾值開關材料在超過閾值開關電壓的其兩端的電壓偏壓下作為導體且在小於閾值開關電壓的其兩端的電壓偏壓下作為絕緣體。舉例來說，連續的選擇器材料層74L可包含硫族化物合金（chalcogenide alloy），所述硫族化物合金包括硒或碲及至少另一種元素，例如鋅、鍺、矽且可選地包含硫及/或氮。在一個實施例中，連續的選擇器材料層74L可包含碲化鋅（zinc telluride）或硒碲化鋅（zinc selenide telluride）。作為另一種選擇，連續的選擇器材料層74L可包含p-n接面二極體材料，所述p-n接面二極體材料可包括p摻雜半導體材料與n摻雜半導體材料的至少一個疊層。連續的選擇器材料層74L可藉由共形沉積製程（例如化學氣相沉積）來形成。連續的選擇器材料層74L的厚度可介於從3 nm到30 nm的範圍內，但是也可使用更小及更大的厚度。一般來說，連續的高介電常數介電記憶體材料層220L及連續的選擇器材料層74L中的每一者可藉由相應的共形沉積製程來形成。儘管使用其中連續的選擇器材料層74L可形成在連續的電阻式記憶體材料層220L上的實施例來闡述本公開，但是在本文中明確預期其中首先沉積連續的選擇器材料層74L且在連續的選擇器材料層74L上沉積連續的電阻式記憶體材料層220L的實施例。
參照圖3A，可在連續的頂部電極材料層222L之上沉積第二連續的硬質遮罩層224L。第二連續的硬質遮罩層224L可由與第一硬質遮罩層214L相同的材料製成，或者可由與第一硬質遮罩層214L不同的材料製成。接下來，可在第二連續的硬質遮罩層224L之上沉積光阻層216。
參照圖3B，可將光阻層216微影圖案化，以在光阻層216中形成暴露出硬質遮罩層224L的頂表面上的條紋的溝槽217。所述結構的視圖可為從圖3A中所示結構的視圖旋轉90度。參照圖3C，可對第二連續的硬質遮罩層224L及連續的頂部電極材料層222L進行蝕刻以在第二連續的硬質遮罩層224及連續的頂部電極材料層222L中形成暴露出連續的電阻式記憶體層220L的頂表面的溝槽217。以這種方式，可將連續的頂部電極材料層222L圖案化到頂部電極軌條結構222的第二陣列201中。在形成溝槽217之後，可例如藉由灰化（ashing）移除剩餘的光阻材料216。
參照圖3D，然後可在溝槽217中及在頂部電極軌條222之上沉積第二介電材料226。第二介電材料226可包含氧化矽、氮氧化矽及/或低介電常數介電材料，例如有機矽酸鹽玻璃。用於第二介電材料226的其他合適的材料處於本公開的預期範圍內。第二介電材料226可與第一介電材料218相同或不同。參照圖3E，執行平坦化步驟以暴露出頂部電極軌條222的頂表面。平坦化步驟可藉由化學機械拋光或任何其他合適的方法來執行。
圖4示出頂部電極軌條222的平坦化之後的記憶體陣列區100的立體圖。如可在圖4中看到般，示例性記憶體裝置的連續的高介電常數介電記憶體層220L跨越記憶體陣列區100的整個長度及寬度。也就是說，記憶體陣列區100中的記憶體單元的陣列95共用公共連續的高介電常數介電層220L，而不是每一記憶體單元95具有離散的記憶體部分。另外，示例性記憶體裝置包括可在不同的第一水平方向與第二水平方向上水平定向的底部電極軌條212及頂部電極軌條222。在實施例中，第一水平方向與第二水平方向可彼此正交。
參照圖5，以上圖4中完成的記憶體陣列區100的垂直截面被示出作為第三內連層級結構L3的部分而鄰近周邊區200。圖5中還示出處於周邊區200中的第三內連層級介電層33。
參照圖6，可採用微影圖案化製程與各向異性蝕刻製程的組合來形成穿過第三內連層級介電層33及/或蝕刻停止層60的各種空腔（13A、13B）。舉例來說，可使用第一微影圖案化製程與第一各向異性蝕刻製程的組合來形成通孔空腔（13A、13B）且可採用第二微影圖案化製程與第二各向異性蝕刻製程的組合來形成在區域中與通孔空腔交疊的線路空腔且將通孔空腔垂直地延伸到相應的下伏的蝕刻停止結構。各種空腔（13A、13B）可包括：第一積體線路及通孔空腔13A，在所述第一積體線路及通孔空腔13A之下可實體地暴露出相應的第二金屬線42L的頂表面；以及第二積體線路及通孔空腔13B，在所述第二積體線路及通孔空腔13B下暴露出相應的底部電極軌條212的頂表面。
參照圖7，可在第三內連層級介電層33及/或中間蝕刻停止層60中在每一空腔（13A、13B）中沉積至少一種導電材料。所述至少一種導電材料可包括金屬氮化物襯墊（例如TiN、TaN或WN的層）及金屬填充材料（例如銅或鎢）。可藉由平坦化製程（例如化學機械平坦化）從包括第三內連層級介電層33的頂表面的水平面上方移除所述至少一種導電材料的多餘部分。
填充第一積體線路及通孔空腔13A的所述至少一種導電材料的每一剩餘部分構成包括作為垂直延伸部分的第二金屬通孔結構43V及作為水平延伸部分的第三金屬線43L的積體線路及通孔結構。填充第二積體線路及通孔空腔13B的所述至少一種導電材料的每一剩餘部分構成在本文中被稱為位元線接觸結構（243L）的積體線路及通孔結構。每一位元線接觸結構（243L）接觸底部電極軌條212中的相應一者的頂表面。
參照圖8，可在第三內連層級介電層33上方形成附加的中間蝕刻停止介電層160及第四內連層級介電層34。可藉由第四內連層級介電層34及附加的中間蝕刻停止介電層160形成第四內連層級金屬內連結構（44V、44L）。第四內連層級金屬內連結構（44V、44L）可包括第三金屬通孔結構44V及第四金屬線44L。如果位於頂部電極軌條222的頂部，則第三金屬通孔結構44可接觸第三金屬線43L及頂部電極軌條222或選擇器材料層74中的相應一者的頂表面。隨後，可執行上述附加處理步驟以提供圖1C中所示的第一示例性結構。
參照圖9，流程圖示出根據本公開實施例的在基板8之上形成至少一個電阻式記憶體陣列95的一般方法。所述至少一個電阻式記憶體陣列95中的每一者可藉由執行流程圖中所示的一組處理步驟來形成。參照步驟1710，可在基板之上形成沿第一水平方向延伸的軌條結構212的第一陣列，其中軌條結構中的每一者包括底部電極。參照步驟1720，形成位於軌條結構212的第一陣列之上的連續的介電記憶體層220L，其中連續的介電記憶體層220L包括跨越軌條結構212的第一陣列101及軌條結構222的第二陣列201的整個長度及寬度的板狀。藉由形成跨越記憶體陣列區100的整個長度及寬度的連續的高介電常數介電記憶體層220L，可防止頂部電極與底部電極之間的單元電流洩露。也就是說，記憶體陣列區100中的記憶體單元的陣列95共用公共連續的高介電常數介電層220L，而不是記憶體單元的陣列95中的每一記憶體單元具有離散的記憶體部分。參照步驟1730，可在連續的介電記憶體層220L之上形成軌條結構222的第二陣列201。軌條結構222的第二陣列201在側向上沿第二水平方向延伸且在側向上沿第一水平方向間隔開。此外，軌條結構222的第二陣列201中的軌條結構222中的每一者包括頂部電極。
一般來說，本公開的結構及方法可用於在金屬內連層級中形成電阻式記憶體元件的二維陣列的至少一層。電阻式記憶體包括高介電常數介電材料的連續層，所述高介電常數介電材料的連續層具有跨越字元線的列及位元線的行的整個長度及寬度的板狀。連續板狀的介電材料層的使用使得能夠製作具有低單元洩漏的記憶體裝置，同時還提供比先前可獲得的更高的單元密度。具體來說，藉由消除對連續的電阻材料層進行各向異性蝕刻的步驟，可消除底部電極材料濺鍍到離散的電阻材料元件的側壁及頂部電極軌條的耗費空間的側壁上，從而減少洩露電流，而不需要在頂部電極軌的側壁上使用側壁間隔件。
實施例涉及一種記憶體裝置，所述記憶體裝置包括：沿第一水平方向延伸且在側向上沿第二水平方向間隔開的軌條結構212的第一陣列101，第一陣列101的軌條結構中的每一者包括底部電極212；以及在側向上沿第二水平方向延伸且在側向上沿第一水平方向間隔開的軌條結構222的第二陣列201。軌條結構222的第二陣列201的軌條結構222中的每一者包括頂部電極。所述記憶體裝置還包括：連續的介電記憶體層220L，位於軌條結構212的第一陣列101與軌條結構222的第二陣列201之間，其中連續的介電記憶體層220L跨越軌條結構212的第一陣列101及軌條結構222的第二陣列201的整個長度及寬度。
在一些實施例中，連續的介電記憶體層包含氧化鋁（Al2 O3 ）、二氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）、二氧化鈦（TiO2 ）、氧化鉭（Ta2 O5 ）或SZO（SrZrO3 ）。在一些實施例中，所述頂部電極或所述底部電極還包括位於所述連續的介電記憶體層與所述底部電極的頂表面之間或者位於所述連續的介電記憶體層與所述頂部電極的底表面之間的選擇器材料層。在一些實施例中，所述連續的介電記憶體層包含高介電常數介電記憶體材料。在一些實施例中，所述軌條結構的第一陣列中的至少一者包含選自TiN、W、TaN、Ti、Mo、Ru、Ni及其混合物的導電材料，所述軌條結構的第二陣列中的至少一者包含選自TiN、W、TaN、Ti、Mo、Ru、Ni及其混合物的導電材料。在一些實施例中，記憶體裝置還包括位元線及字元線，位元線電連接到所述底部電極或所述頂部電極中的一者，字元線電連接到所述底部電極或所述頂部電極中的另一者。
另一實施例涉及一種電阻式隨機存取記憶體裝置包括至少兩個鄰近的電阻式隨機存取記憶體單元及連續的介電記憶體層220L，其中：所述至少兩個鄰近的電阻式隨機存取記憶體單元中的每一者包括第一軌條結構212，所述第一軌條結構212沿第一水平方向延伸且在側向上沿第二水平方向與鄰近的第一軌條結構212間隔開。第一軌條結構212中的每一者包括底部電極。所述至少兩個鄰近的電阻式隨機存取記憶體單元中的每一者還包括第二軌條結構222，所述第二軌條結構222在側向上沿第二水平方向延伸且在側向上沿第一水平方向與鄰近的第二軌條結構222間隔開。第二軌條結構222中的每一者包括頂部電極。連續的介電記憶體層220L，形成在第一軌條結構212與第二軌條結構222之間。連續的介電記憶體層220L包含電阻式開關材料且跨越第一軌條結構212及第二軌條結構222的整個長度及寬度。
在一些實施例中，所述電阻式開關材料包含氧化鋁（Al2 O3 ）、二氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）、二氧化鈦（TiO2 ）、氧化鉭（Ta2 O5 ）或SZO（SrZrO3 ）。在一些實施例中，至少一個電阻式記憶體陣列包括在基板之上的不同層級的金屬內連結構處依序形成的多個電阻式記憶體陣列。
另一實施例涉及一種形成記憶體裝置的方法，所述方法包括：在基板10之上形成沿第一水平方向延伸的軌條結構212的第一陣列101，其中第一陣列的軌條結構212中的每一者包括底部電極；以及形成位於軌條結構212的第一陣列101之上的連續的介電記憶體層220L，其中連續的介電記憶體層220L包括跨越軌條結構212的第一陣列101及軌條結構222的第二陣列201的整個長度及寬度的板狀。所述方法還包括在連續的介電記憶體層220L之上形成軌條結構222的第二陣列201。軌條結構222的第二陣列201在側向上沿第二水平方向延伸且在側向上沿第一水平方向間隔開。軌條結構222的第二陣列201的軌條結構中的每一者包括頂部電極222。
在一些實施例中，形成所述軌條結構的所述第一陣列包括在所述基板之上沉積第一導電材料的連續層；在所述第一導電材料的所述連續層之上沉積硬質遮罩材料的第一層；在所述硬質遮罩材料的所述第一層之上沉積光阻材料的連續層；將所述光阻材料圖案化，以暴露出所述硬質遮罩材料的頂表面上的條紋；以及對被暴露出的所述硬質遮罩材料及所述第一導電材料的所述連續層進行蝕刻。在一些實施例中，所述的方法還包括在所述軌條結構的所述第一陣列中的所述軌條結構之間沉積第一介電材料。在一些實施例中，所述的方法還包括在形成所述連續的介電記憶體層之前，將所述軌條結構的所述第一陣列及所述第一介電材料平坦化。在一些實施例中，所述的方法還包括沉積所述軌條結構的所述第一陣列的選擇器材料層。在一些實施例中，形成所述軌條結構的所述第二陣列包括在所述連續的介電記憶體層之上沉積第二導電材料的連續層；在所述第二導電材料的所述連續層之上沉積硬質遮罩材料的第二層；在所述硬質遮罩材料的所述第二層之上沉積光阻材料的連續層；將所述光阻材料圖案化，以暴露出所述硬質遮罩材料的所述第二層的頂表面上的條紋；以及對被暴露出的所述硬質遮罩材料及所述第一導電材料的所述連續層進行蝕刻。在一些實施例中，所述的方法還包括在所述軌條結構的所述第二陣列中的所述軌條結構之間沉積第二介電材料。在一些實施例中，所述的方法還包括將所述軌條結構的所述第二陣列及所述第二介電材料平坦化。在一些實施例中，所述的方法還包括在沉積所述第二導電材料的所述連續層之前，在所述連續的介電記憶體層上沉積選擇器材料層。在一些實施例中，所述的方法還包括在所述頂部電極之上形成頂蓋層。在一些實施例中，所述的方法還包括在所述基板之上的不同層級的金屬內連結構處依序形成所述軌條結構的多個所述第一陣列、所述連續的介電記憶體層及所述軌條結構的所述第二陣列。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
8:基板 10:半導體材料層 12:淺溝槽隔離結構 13A:第一積體線路及通孔空腔/空腔/通孔空腔 13B:第二積體線路及通孔空腔/空腔/通孔空腔 14:主動區 15:半導體溝道 18:金屬-半導體合金區 20:閘極結構 22:閘極介電質/閘極堆疊 24:閘極電極/閘極堆疊 26:介電閘極間隔件 28:閘極頂蓋介電質/閘極堆疊 30:內連層級介電（ILD）層 31A:平坦化介電層 31B:第一內連層級介電層 32:第二內連層級介電層 33:第三內連層級介電層 34:第四內連層級介電層 35:第五內連層級介電層 36:第六內連層級介電層 37:第七內連層級介電層 40:金屬內連結構 41L:第一金屬線 41V:接觸通孔結構 42L:第二金屬線/第二內連層級金屬內連結構 42V:第一金屬通孔結構/第二內連層級金屬內連結構 43L:第三金屬線/第三內連層級金屬內連結構 43V:第二金屬通孔結構/第三內連層級金屬內連結構 44L:第四金屬線/第四內連層級金屬內連結構 44V:第三金屬通孔結構/第四內連層級金屬內連結構 45L:第五金屬線/第五內連層級金屬內連結構 45V:第四金屬通孔結構/第五內連層級金屬內連結構 46L:第六金屬線/第六內連層級金屬內連結構 46V:第五金屬通孔結構/第六內連層級金屬內連結構 47B:金屬結合接墊 47V:第六金屬通孔結構/第七內連層級金屬內連結構 60:蝕刻停止層 74:選擇器材料層 74L:連續的選擇器材料層 95:記憶體單元的陣列/電阻式記憶體元件的陣列/電阻式記憶體陣列 100:記憶體陣列區 101:第一陣列 160:中間蝕刻停止介電層 200:周邊區 201:第二陣列 210:下部內連層級結構 212:底部電極軌條/軌條結構/第一軌條結構 212L:連續的底部電極材料層 214L:連續的硬質遮罩層/第一硬質遮罩層 216:光阻層/光阻材料 217:溝槽 218:第一介電材料 220L:介電記憶體層/電阻式記憶體材料層/高介電常數介電記憶體材料層/高介電常數介電層 222:頂部電極軌條結構/軌條結構/頂部電極軌條/第二軌條結構/頂部電極 222L:連續的頂部電極材料層 224:第二連續的硬質遮罩層 224L:第二連續的硬質遮罩層/硬質遮罩層 226:第二介電材料 243L:位元線接觸結構 330:互補金屬氧化物半導體（CMOS）電路 1710、1720、1730:步驟 L0:接觸層級結構/下部內連層級結構 L1:第一內連層級結構/下部內連層級結構/內連層級結構 L2:第二內連層級結構/下部內連層級結構/內連層級結構 L3:第三內連層級結構/內連層級結構 L4:第四內連層級結構/上部內連層級結構/內連層級結構 L5:第五內連層級結構/上部內連層級結構/內連層級結構 L6:第六內連層級結構/上部內連層級結構/內連層級結構 L7:第七內連層級結構/上部內連層級結構/內連層級結構
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。 圖1A是根據本公開實施例的在形成電阻式記憶體元件的陣列之前期間的第一示例性結構的垂直剖視圖。 圖1B是根據本公開實施例的在形成電阻式記憶體元件的陣列之後期間的第一示例性結構的垂直剖視圖。 圖1C是根據本公開實施例的在形成上部層級金屬內連結構（upper-level metal interconnect structure）之後期間的第一示例性結構的垂直剖視圖。 圖2A是在沉積連續的底部電極層、硬質遮罩層及光阻層之後的記憶體陣列區的一部分的垂直剖視圖。 圖2B是示出光阻層的圖案化的記憶體陣列區的部分的垂直剖視圖。 圖2C是示出硬質遮罩層及連續的底部電極層的圖案化的記憶體陣列區的部分的垂直剖視圖。 圖2D是硬質遮罩被移除後並沉積有第一介電層的記憶體陣列區的部分的垂直剖視圖。 圖2E是在將記憶體陣列區平坦化之後的記憶體陣列區的部分的垂直剖視圖。 圖2F是在沉積連續的電阻式記憶體層及連續的頂部電極層之後的記憶體陣列區的部分的垂直剖視圖。 圖3A是在沉積硬質遮罩層及光阻層之後的記憶體陣列區的部分的垂直剖視圖。 圖3B是在將光阻圖案化之後的記憶體陣列區的部分的垂直剖視圖。 圖3C是在將連續的硬質遮罩層及頂部電極層圖案化之後的記憶體陣列區的部分的垂直剖視圖。 圖3D是在頂部電極之上沉積第二介電層之後的記憶體陣列區的部分的垂直剖視圖。 圖3E是沿在將頂部電極層平坦化之後的記憶體陣列區的部分的垂直剖視圖。 圖4是在將頂部電極平坦化之後的記憶體陣列區的立體圖。 圖5是圍繞記憶體陣列區與周邊區之間的邊界的示例性結構的一部分的垂直剖視圖。 圖6是根據本公開實施例的在內連層級介電層（interconnect-level dielectric layer）中形成各種空腔之後圍繞記憶體陣列區與周邊區之間的邊界的示例性結構的一部分的垂直剖視圖。 圖7是根據本公開實施例的在空腔中形成金屬內連結構之後圍繞記憶體陣列區與周邊區之間的邊界的示例性結構的一部分的垂直剖視圖。 圖8是根據本公開實施例的在形成上部內連層級介電層及附加金屬內連結構之後圍繞記憶體陣列區與周邊區之間的邊界的示例性結構的一部分的垂直剖視圖。 圖9是示出本公開的方法的一般處理步驟的流程圖。
74:選擇器材料層
210:下部內連層級結構
212:底部電極軌條/軌條結構/第一軌條結構
218:第一介電材料
220L:介電記憶體層/電阻式記憶體材料層/高介電常數介電記憶體材料層/高介電常數介電層
222:頂部電極軌條結構/軌條結構/頂部電極軌條/第二軌條結構/頂部電極
226:第二介電材料

Claims (1)

  1. 一種記憶體裝置，包括： 軌條結構的第一陣列，沿第一水平方向延伸且在側向上沿第二水平方向間隔開，其中所述第一陣列中的每一所述軌條結構包括底部電極； 所述軌條結構的第二陣列，在側向上沿所述第二水平方向延伸且在側向上沿所述第一水平方向間隔開，其中所述第二陣列中的每一所述軌條結構包括頂部電極；以及 連續的介電記憶體層，位於所述軌條結構的所述第一陣列與所述軌條結構的所述第二陣列之間，其中所述連續的介電記憶體層跨越所述軌條結構的所述第一陣列及所述軌條結構的所述第二陣列的整個長度及寬度。
TW110118281A 2020-05-28 2021-05-20 具有低單元洩露的高密度記憶體裝置及其形成方法 TW202145555A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/885,346 US11690232B2 (en) 2020-05-28 2020-05-28 High density memory devices with low cell leakage and methods for forming the same
US16/885,346 2020-05-28

Publications (1)

Publication Number Publication Date
TW202145555A true TW202145555A (zh) 2021-12-01

Family

ID=77325077

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110118281A TW202145555A (zh) 2020-05-28 2021-05-20 具有低單元洩露的高密度記憶體裝置及其形成方法

Country Status (3)

Country Link
US (1) US11690232B2 (zh)
CN (1) CN113299685A (zh)
TW (1) TW202145555A (zh)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018089936A1 (en) * 2016-11-14 2018-05-17 Rambus Inc. Rram process intergration scheme and cell structure with reduced masking operations

Also Published As

Publication number Publication date
CN113299685A (zh) 2021-08-24
US20210375993A1 (en) 2021-12-02
US11690232B2 (en) 2023-06-27

Similar Documents

Publication Publication Date Title
US10074655B2 (en) Memory device with manufacturable cylindrical storage node
US12068245B2 (en) Memory device, semiconductor device, and manufacturing method thereof
US11985825B2 (en) 3D memory array contact structures
TWI797568B (zh) 記憶單元、半導體裝置及其製作方法
US12040006B2 (en) Memory array including dummy regions
TWI771954B (zh) 記憶體陣列與其形成方法
TW202218137A (zh) 包含氫擴散阻障膜的電晶體及其形成方法
TWI814065B (zh) 記憶體元件
US20230309315A1 (en) Three-Dimensional Memory Device and Method
US20230317848A1 (en) Memory Array Channel Regions
TWI834125B (zh) 記憶體裝置以及其形成方法
CN110622305A (zh) 新颖的电容器结构及其形成方法
US10832941B2 (en) Airgap isolation for backend embedded memory stack pillar arrays
KR102535546B1 (ko) 이중층 채널 트랜지스터 및 이의 형성 방법
CN114846636A (zh) 用于稳健的电阻式随机存取存储器连接的自对准边缘钝化
TWI778657B (zh) 場效電晶體及其製造方法
TW202238903A (zh) 半導體結構
TW202145555A (zh) 具有低單元洩露的高密度記憶體裝置及其形成方法
TWI857567B (zh) 三維記憶體裝置和其形成方法
TWI850641B (zh) 半導體結構及其形成方法
US12125920B2 (en) Dual-layer channel transistor and methods of forming same
US20240363527A1 (en) Semiconductor device, and manufacturing method thereof
TW202404054A (zh) 三維記憶體裝置和其形成方法