TW202238903A - 半導體結構 - Google Patents

半導體結構 Download PDF

Info

Publication number
TW202238903A
TW202238903A TW111102103A TW111102103A TW202238903A TW 202238903 A TW202238903 A TW 202238903A TW 111102103 A TW111102103 A TW 111102103A TW 111102103 A TW111102103 A TW 111102103A TW 202238903 A TW202238903 A TW 202238903A
Authority
TW
Taiwan
Prior art keywords
metal
layer
graded
interconnect
wire
Prior art date
Application number
TW111102103A
Other languages
English (en)
Inventor
李書瑋
駱冠宇
楊士億
李明翰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202238903A publication Critical patent/TW202238903A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體結構，可包括互連級介電層，包含介電材料並覆蓋於基板上，以及金屬互連結構，嵌入至互連級介電層中並包括漸變金屬合金層以及金屬填充材料部分。漸變金屬合金層包含第一金屬材料與第二金屬材料的漸變金屬合金。第二金屬材料的原子濃度隨著漸變金屬合金與互連級介電層之間的界面的距離而增加。可藉由同時進行或者週期性進行第一金屬材料及第二金屬材料的沉積來形成漸變金屬合金層。第一金屬材料可提供阻隔特性，而第二金屬材料可提供黏合特性。

Description

半導體結構
本發明實施例是關於金屬互連結構，特別是關於包含漸變金屬襯層的金屬互連結構。
金屬互連結構（metal interconnect structures）被用來為半導體晶片中的半導體裝置之間提供電性連接。金屬互連結構的結構完整性對於提供可靠的半導體晶片來說是必要的。此外，應考慮金屬互連結構的整體電阻，以考慮電阻電容延遲（RC delay）以及顯著的電壓下降。
本發明實施例提供一種半導體結構，包括互連級介電層，包括介電材料並覆蓋於基板上；以及金屬互連結構，嵌入至互連級介電層中並包括漸變金屬合金層以及金屬填充材料部分，其中漸變金屬合金層包含第一金屬材料與不同於第一金屬材料的第二金屬材料的漸變金屬合金；以及第二金屬材料的原子濃度隨著漸變金屬合金與互連級介電層之間的界面的距離而增加。
本發明實施例提供一種半導體結構，包括互連級介電層，包括介電材料並覆蓋於基板上；以及金屬互連結構，嵌入至互連級介電層中並包括漸變金屬合金層以及嵌入至漸變金屬合金層中的金屬填充材料部分，其中漸變金屬合金層包含第一金屬材料與不同於第一金屬材料的第二金屬材料的漸變金屬合金，第一金屬材料包括至少一第一元素金屬，第二金屬材料包括至少一第二元素金屬，且漸變金屬合金基本上不含氮原子。
本發明實施例提供一種半導體結構的形成方法，包括形成包括介電材料的互連級介電層於基板上方；形成凹孔於互連級介電層中；沉積漸變金屬合金層於凹孔的多個表面上，其包括第一金屬材料與不同於第一金屬材料的第二金屬材料的漸變金屬合金，其中第二金屬材料的原子濃度隨著漸變金屬合金與互連級介電層之間的界面的距離而增加；沉積金屬填充材料於漸變金屬合金上；以及自互連級介電層上方移除金屬填充材料與漸變金屬合金的多個部分，以形成金屬互連結構於凹孔中，金屬互連結構包括金屬填充材料與漸變金屬合金的多個剩餘部分。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。除非有明確的描述，否則具有相同參考標號的元件被認為具有相同的材料組成。
本揭露是關於半導體裝置，且特別是關於包含漸變金屬襯層（graded metallic liner）的金屬互連結構（metal interconnect structures）以及其形成方法。藉由使用漸變金屬襯層，可減少金屬阻障層（barrier layer）以及黏合層的寬度。因此，可為金屬填充材料提供額外的形成空間。
在高導電性填充材料部分的沉積之前，金屬互連結構可包含金屬阻障層以及黏合層。金屬阻障層可具有約3奈米的厚度，而黏合層可具有約3奈米的厚度。為了提供更多形成空間給金屬阻障層以及黏合層，用來沉積高導電性金屬的導線凹孔（cavity）或導孔凹孔的橫向邊界從每個側壁減少了6奈米。因此，高導電性填充材料部分的寬度減少了約12奈米。由於金屬互連結構的最小橫向尺寸會隨著金屬互連結構的微縮化而減小，高導電性金屬部分相對於導線凹孔或導孔凹孔的總體積的體積百分比可因金屬阻障層以及黏合層的存在而顯著地下降。淨效益（net effect）為對具有較小橫向尺寸的金屬互連結構來說會具有較高的有效電阻，其可在訊號的傳輸中造成較長的電阻電容延遲，以及造成金屬佈線結構之中顯著的電壓下降。
一般而言，本揭露的結構以及方法可用於形成金屬互連結構，且增強了金屬填充材料的分量體積（fractional volume），以提供整體的高導電性。本發明實施例的金屬互連結構並非使用金屬阻障層以及金屬黏合層的組合，而是使用漸變金屬材料層，漸變金屬材料層中具有提供擴散阻隔特性的第一金屬材料，其具有隨著漸變金屬材料層與互連級（interconnect-level）介電層的界面的距離增加而逐漸降低的原子濃度。漸變金屬材料層之中的第二金屬材料具有隨著漸變金屬材料層與互連級介電層的界面的距離增加而逐漸增加的原子濃度。本發明實施例的金屬互連結構之中的漸變金屬材料層的厚度可小於包含金屬阻障層以及金屬黏合層的膜層堆疊的總厚度。因此，相較於傳統具有相同形狀以及體積的金屬互連結構，本發明實施例的金屬互連結構可包含較高的金屬填充材料的分量體積，其可比金屬互連結構提供更高的導電性。
參見第1圖，根據本發明實施例，繪示出包含半導體裝置330以及金屬互連結構40的例示性結構。例示性結構包含了含有半導體材料層10的基板8。基板8可包含諸如矽基板的塊體（bulk）半導體基板，其中半導體材料層10自基底8的頂表面連續地延伸至基板8的底表面，或者包含了絕緣層上覆半導體，包括作為覆蓋在埋入絕緣層（諸如氧化矽層）上的頂部半導體層的半導體材料層10。例示性結構可包含本發明所屬技術領域中任意已知的半導體裝置，包含場效（field effect）電晶體、記憶胞（memory cell）的陣列、電容器、電感器（inductors）、天線（antennas）、及∕或其他被動裝置。
例如，可形成場效電晶體於半導體材料層10上、及∕或半導體材料層10中。在這樣的實施例中，可藉由形成多個淺溝槽以及隨後以諸如氧化矽的介電材料填充淺溝槽來形成多個淺溝槽隔離（shallow trench isolation；STI）結構12於半導體材料層10的上部部分中。各種摻雜井（未明確繪出）可藉由執行遮罩離子佈植製程來形成於半導體材料層10的上部部分的各種區域之中。
可藉由沉積與圖案化閘極介電層、閘極電極層、以及閘極介電蓋層來形成多個閘極結構20於基板8的頂表面上方。每個閘極結構20可包含閘極介電層22、閘極電極24、以及介電閘極蓋層28的垂直堆疊。此處的垂直堆疊被稱作閘極堆疊（22、24、28）。可執行離子佈植製程來形成延伸佈植區，其可包含源極延伸區以及汲極延伸區。可形成介電閘極間隔物26於閘極堆疊（22、24、28）周圍。閘極堆疊（22、24、28）以及介電閘極間隔物26的每個組件構成閘極結構20。可使用閘極結構20作為自對準（self-aligned）的佈植遮罩來執行額外的離子佈植製程以形成多個深主動區14（deep active regions），可包含多個深源極區以及多個深汲極區。深主動區14的上部部分（亦即，源極與汲極區）可與延伸佈植區的多個部分重疊。延伸佈植區與深主動區的每個組合構成了主動區14，其可依照電偏壓被設置為源極區或汲極區。可形成半導體通道15於每個閘極堆疊（22、24、28）下方的一對相鄰的主動區14之間。可形成金屬-半導體合金區18（亦即，可包含金屬矽化物）於每個主動區14（亦即，源極區以及汲極區）的頂表面上。可形成場效電晶體於半導體材料層10上。每個場效電晶體可包含閘極結構20、半導體通道15、一對主動區14（主動區14的其中一個作為源極區而另一個作為汲極區）、以及可選的（optional）金屬-半導體合金區18。可提供互補式金-氧-半（complementary metal-oxide-semiconductor；CMOS）電路330於半導體材料層10上，其可包含用於後續形成的電阻式記憶元件的一或多個陣列的周邊電路。
可隨後形成各種互連級結構（L0、L1、L2、L3、L4、L5、L6、L7）。在繪示的示例中，互連級結構（L0、L1、L2、L3、L4、L5、L6、L7）可包含接觸件級（contact-level）結構L0、第一互連級結構L1、第二互連級結構L2、第三互連級結構L3、第四互連級結構L4、第五互連級結構L5、第六互連級結構L6、以及第七互連級結構L7。儘管本揭露是用使用了八個級數的互連級結構（L0、L1、L2、L3、L4、L5、L6、L7）來描述本發明實施例，但本揭露也明確地考慮了互連級結構（L0、L1、L2、L3、L4、L5、L6、L7）的總級數為1或者大於1的任意整數的實施例。
接觸件級結構L0可包含平坦化介電層31A以及各種接觸導孔結構41V，平坦化介電層31A包含諸如氧化矽的可平坦化的介電材料，接觸導孔結構41V與主動區14或閘極電極24中對應的其中一者接觸並嵌入至平坦化介電層31A之中。第一互連級結構L1包含第一互連級介電層31B以及嵌入至第一互連級介電層31B之中的第一金屬導線41L。第一互連級介電層31B同樣被稱作第一導線級（line-level）介電層。第一金屬導線41L可接觸接觸導孔結構41V對應的其中一者。第二互連級結構L2包含第二互連級介電層32，其可包含第一導孔級介電材料層與第二導線級介電材料層的堆疊，或者包含導線與導孔級（line-and-via-level）介電材料層。第二互連級介電層32內嵌有第二互連級金屬互連結構（42V、42L），其包含第一金屬導孔結構42V以及第二金屬導線42L。第二金屬導線42L的頂表面可與第二互連級介電層32的頂表面共平面。
第三互連級結構L3包含第三互連級介電層33，其可包含第二導孔級介電材料層與第三導線級介電材料層的堆疊，或者包含導線與導孔級介電材料層。第三互連級介電層33內嵌有第三互連級金屬互連結構（43V、43L），其包含第二金屬導孔結構43V以及第三金屬導線43L。第三金屬導線43L的頂表面可與第三互連級介電層33的頂表面共平面。
第四互連級結構L4可包含第四互連級介電層34，內嵌有第四互連級金屬互連結構（44V、44L），其可包含第三金屬導孔結構44V以及第四金屬導線44L。第五互連級結構L5可包含第五互連級介電層35，內嵌有第五互連級金屬互連結構（45V、45L），其可包含第四金屬導孔結構45V以及第五金屬導線45L。第六互連級結構L6可包含第六互連級介電層36，內嵌有第六互連級金屬互連結構（46V、46L），其可包含第五金屬導孔結構46V以及第六金屬導線46L。第七互連級結構L7可包含第七互連級介電層37，內嵌有第六金屬導孔結構47V（其為第七互連級金屬互連結構）以及金屬接合墊47B。金屬接合墊47B可被配置為焊料（solder）接合（其可使用C4球接合或打線接合），或者可被配置為金屬對金屬接合（諸如銅對銅接合）。
每個互連級介電層可被統稱作互連級介電層30（interconnect-level dielectric；ILD）。每個互連級金屬互連結構可被統稱作金屬互連結構40。位於相同的互連級結構（L2、L3、L4、L5、L6、L7）之中的金屬導孔結構以及上覆的金屬導線的每個組合可以藉由使用兩個單鑲嵌製程（single damascene process）依序形成為兩個不同的結構，或者可使用雙鑲嵌製程（dual damascene process）同時形成為單一結構。金屬互連結構40的每一個可包含對應的金屬襯層（諸如TiN、TaN、或WN的膜層，厚度範圍為2奈米至20奈米）以及對應的金屬填充材料（諸如W、Cu、Co、Mo、Ru、其他元素金屬、上述之合金、或上述之組合）。各種蝕刻停止介電層（未明確繪出）以及介電蓋層（未明確繪出）可插入至垂直相鄰的一對互連級介電層30之間，或者可以合併至一或多個互連級介電層30之中。
參見第2A圖，繪示出在製造步驟期間第1圖具有第一配置的例示性結構的一部份。第2A圖繪示的部分包含互連級介電層30，其可為第1圖中繪示的多個互連級介電層（例如，31A、31B、32、33、34、35、36、37）中的任意一者。在一實施例中，繪示的互連級介電層30可為導線與導孔級介電層，其中可依序形成金屬導孔結構以及金屬導線結構。繪示的互連級介電層30可包含介電材料層134，其包含互連級介電（interconnect-level dielectric；ILD）材料，諸如未摻雜的矽酸鹽玻璃、摻雜的矽酸鹽玻璃、非多孔有機矽酸鹽玻璃（non-porous organosilicate glass）（如SiCOH介電質）、或者多孔有機矽酸鹽玻璃（porous organosilicate glass）。在一實施例中，介電材料層134可含有及∕或包括多孔介電材料，其介電常數之範圍為1.4至3.9。儘管也可使用更小或更大的厚度，介電材料層134的厚度範圍可為3奈米至300奈米，諸如10奈米至100奈米。可選地，互連級介電層30可包含蝕刻停止介電層132，其可於形成介電材料層134之前形成。蝕刻停止介電層132可包含能在非等向性蝕刻製程期間提供比介電材料層134更高的抗蝕刻性的介電材料。例如，蝕刻停止介電層132可包含氮碳化矽、氮氧化矽、或氮化矽。其他合適的蝕刻停止介電層材料也在本揭露的考慮範圍之中。儘管也可使用更小或更大的厚度，蝕刻停止介電層132的厚度可為1奈米至30奈米，諸如2奈米至6奈米。
第2A圖同樣繪示出底層導電材料部分120，其位於互連級介電層30之下。可形成底層導電材料部分120於底層矩陣層110（matrix layer）之中。在一實施例中，底層導電材料部分120可為除了最頂部的金屬互連結構之外的金屬互連結構40中的任意一者，亦即，不同於金屬接合墊47B的任意金屬互連結構40。在一實施例中，底層導電材料部分120可為金屬導孔結構、金屬導線結構、或金屬導線與導孔集成結構。在這樣的實施例中，底層矩陣層110可為另一互連級介電層30，其位於底層互連級介電層30下方。作為替代，底層導電材料部分120可為半導體裝置的導電元件（亦即，節點（node）），諸如場效電晶體的金屬-半導體合金區18或主動區14（如源極區或者汲極區），或者場效電晶體的閘極電極24。在這樣的實施例中，底層矩陣層110可為橫向地圍繞導電元件的矩陣材料層，諸如半導體材料層10及∕或淺溝槽隔離結構12，或者可為橫向的圍繞閘極電極24的介電閘極間隔物26及∕或最底層的互連級介電層30。一般而言，可形成半導體裝置於基板8上，而底層導電材料部分120可包括半導體裝置的節點或者覆蓋於基板8之上並電性連接至半導體裝置的節點的額外金屬互連結構40。
在繪示的示例中，在底層導電材料部份120包含金屬導孔結構、金屬導線結構、或者金屬導線與導孔集成結構的實施例中，底層導電金屬部份120可包含金屬阻障層122A與金屬黏合層122B的膜層堆疊123、以及金屬填充材料部份126。在一些實施例中，金屬阻障層122A可含有及∕或包括導電金屬氮化物材料，諸如TiN、TaN、或WN，金屬黏合層122B可含有及∕或包括金屬黏合材料，諸如Co、Ru、Mn、Zn、Zr、Ni、Ta、Hf、Nb、V、W、以及上述之合金，而金屬填充材料部份126可為包含Cu、Co、Ru、Mo、W、Al、或上述之合金的金屬填充材料部份。其他合適的材料也在本揭露的考慮範圍之中。
參見第2B圖，可形成導線與導孔集成凹孔131穿過互連級介電層30。雖然在第2B圖中僅繪示了單一個導線與導孔集成凹孔131，應理解的是，可同時形成複數個導線與導孔集成凹孔131穿過互連級介電層30。導線與導孔集成凹孔131可使用先導孔-後導線（via-first-line-last）的集成方案（scheme）來形成，或者使用先導線-後導孔（line-first-via-last）的集成方案來形成。
在使用了先導孔-後導線的集成方案的實施例中，可形成（applied）第一光阻層（未繪出）於互連級介電層30的頂表面上方。第一光阻層可經由光學微影製程來圖案化，以形成具有後續形成於互連級介電層30的下部部份中的導孔凹孔的圖案的多個開口。可執行第一非等向性蝕刻製程以蝕刻穿過互連級介電層30的上部部份未被遮罩覆蓋的區域。可藉由互連級介電層30的上部部分轉移第一光阻層中的開口的圖案。互連級介電層30中的導孔凹孔的底表面可形成在從包含互連級介電層30的底表面的水平面開始量測的互連級介電層30的高度的10％至80％處，諸如20％至80％處。隨後第一光阻層可藉由諸如灰化（ashing）製程來移除。
可形成第二光阻層（未繪出）於互連級介電層30的頂表面上方。第二光阻層可經由光學微影製程來圖案化，以形成具有後續形成於互連級介電層30的上部部份中的導線凹孔的圖案的多個開口。導線凹孔的圖案的區域可包含導孔凹孔的圖案的區域。可執行第二非等向性蝕刻製程以蝕刻穿過互連級介電層30的上部部份未被遮罩覆蓋的區域，並延伸導孔凹孔的深度至互連級介電層30的底表面。可形成導線凹孔穿過互連級介電層30中的上部部分。可藉由互連級介電層30的上部部分轉移第一光阻層中的開口的圖案。導線凹孔的水平底表面的高度可為從包含互連級介電層30的底表面的水平面開始量測的互連級介電層30的高度的25％至75％處，諸如40％至60％處。隨後第二光阻層可藉由諸如灰化製程來移除。
在使用了先導線-後導孔的集成方案的實施例中，可形成第一光阻層（未繪出）於互連級介電層30的頂表面上方。第一光阻層可經由光學微影製程來圖案化，以形成具有後續形成於互連級介電層30的上部部份中的導線凹孔的圖案的多個開口。可執行第一非等向性蝕刻製程以蝕刻穿過互連級介電層30的上部部份未被遮罩覆蓋的區域。可藉由互連級介電層30的上部部分轉移第一光阻層中的開口的圖案。互連級介電層30中的導線凹孔的底表面可形成在從包含互連級介電層30的底表面的水平面開始量測的互連級介電層30的高度的10％至80％處，諸如20％至80％處。隨後第一光阻層可藉由諸如灰化製程來移除。
可形成第二光阻層（未繪出）於互連級介電層30的頂表面上方。第二光阻層可經由光學微影製程來圖案化，以形成具有後續形成於互連級介電層30的下部部份中的導孔凹孔的圖案的多個開口。導孔凹孔的圖案的區域可完全地位於導線凹孔的圖案的區域之中。可執行第二非等向性蝕刻製程以蝕刻穿過互連級介電層30的下部部份未被遮罩覆蓋的區域，從而形成自導線凹孔的底表面垂直延伸至互連級介電層30的底表面的多個導孔凹孔。形成導孔凹孔穿過互連級介電層30中的下部部分。導孔凹孔的高度可為互連級介電層30的高度的25％至75％，諸如40％至60％。隨後第二光阻層可藉由諸如灰化製程來移除。
儘管也可使用更小以及更大的厚度，每個導線與導孔集成凹孔131的導線凹孔部分的高度h_l之範圍為2奈米至150奈米，諸如6奈米至50奈米。儘管也可使用更小以及更大的厚度，每個導線與導孔集成凹孔131的導孔凹孔部分的高度h_v之範圍為1奈米至150奈米，諸如3奈米至50奈米。儘管也可使用更小以及更大的厚度，導線與導孔集成凹孔131的總厚度h_i之範圍可為3奈米至300奈米，諸如10奈米至100奈米。儘管對每個導孔凹孔部分也可使用更小以及更大的寬度，每個導線與導孔集成凹孔131的導孔凹孔部分的寬度w_v之範圍為1奈米至100奈米，諸如3奈米至30奈米。儘管對每個導線凹孔部分也可使用更小以及更大的寬度，每個導線與導孔集成凹孔131的導線凹孔部分的寬度w_l沿著導線凹孔部分的狹窄方向量測的寬度範圍為35奈米至300奈米。導線與導孔集成凹孔131的高寬比（aspect ratio），依照導線與導孔集成凹孔131的導線凹孔部分的寬度w_l對導線與導孔集成凹孔131的導孔凹孔部分的寬度w_v的比例來計算，其比例範圍可為1至35。導線與導孔集成凹孔131的導線凹孔部分以及導孔凹孔部分的每個側壁相對於垂直方向（也就是垂直於基板8的頂表面的方向）的角度之範圍可為0度至75度，諸如1度至10度。
參見第2C圖，可沉積包含第一金屬材料與第二金屬材料的漸變金屬合金的漸變金屬合金層142L於每個導線與導孔集成凹孔131的物理露出的多個表面。漸變金屬合金層142L可包含於相同相位（phase）中的第一金屬材料與第二金屬材料的金屬間合金（intermetallic alloy），或者可包含於第一相位中的第一金屬材料與於第二相位中的第二金屬材料的混合物。漸變金屬合金層142L可形成為連續的材料層，且根據所使用的形成漸變金屬合金層142L的沉積方法，漸變金屬合金層142L可能為順應的或者不為順應的。在這樣的實施例中，漸變金屬合金層142L在側壁上以及水平的表面上方具有不同的厚度，所有提到的漸變金屬合金層142L之中的厚度以及距離都是指位於導線與導孔集成凹孔131的側壁上的漸變金屬合金層142的垂直延伸部分的厚度，其與互連級介電層30的頂表面鄰接（adjoin）。
第二金屬材料可不同於第一金屬材料。在一實施例中，第一金屬材料以及第二金屬材料可擇自能使第二金屬材料與後續沉積於漸變金屬合金層142L的物理露出的表面上的金屬填充材料之間的黏合強度大於第一金屬材料與金屬填充材料之間的黏合強度的材料。此外，第一金屬材料以及第二金屬材料可擇自能使第一金屬材料為後續沉積的金屬填充材料提供比第二金屬材料更好的擴散阻隔特性的材料。
可沉積漸變金屬合金層142L於每個導線與導孔集成凹孔131的全部表面上以及於互連級介電層30（亦即，介電材料層134）的頂表面上方。漸變金屬合金層142L可具有漸變金屬組成，使得第二金屬材料的原子濃度隨著漸變金屬合金與位於漸變金屬合金之中的互連級介電層30之間的界面的距離而增加。在第一金屬材料包含單個第一元素金屬的實施例中，第一金屬材料的原子濃度指的是單個第一元素金屬的原子濃度。在第一金屬材料包含複數個第一元素金屬的實施例中，第一金屬材料的原子濃度指的是複數個第一元素金屬的全部原子濃度的總和。同樣的，在第二金屬材料包含單個第二元素金屬的實施例中，第二金屬材料的原子濃度指的是單個第二元素金屬的原子濃度。在第二金屬材料包含複數個第二元素金屬的實施例中，第二金屬材料的原子濃度指的是複數個第二元素金屬的全部原子濃度的總和。
在一實施例中，漸變金屬合金層142L可包含第一金屬材料以及第二金屬材料的漸變金屬合金。在一實施例中，第一金屬材料可包含至少一第一元素金屬，而第二金屬材料可包含不同於第一金屬材料的至少一第二元素金屬。換句話說，第一金屬材料以及第二金屬材料的每一個可各自包含至少一元素金屬組。因此，漸變金屬合金層142L可實質上不含任何非金屬元素，諸如氮、氧、以及碳。在一實施例中，漸變金屬合金層142L包含、及∕或基本上是由至少一第一元素金屬與至少一第二元素金屬的金屬間合金所組成，且基本上不含任何非金屬材料。例如，漸變金屬合金層142L可基本上由金屬元素組成，且可不含非金屬元素。在一實施例中，漸變金屬合金層142L可基本上不含氮原子。例如，漸變金屬合金層142L中的氮原子的原子濃度可小於5.0×10 16∕cm 3，且可小於1.0×10 15∕cm 3。在一實施例中，第一金屬材料中的至少一第一元素金屬以及第二金屬材料中的至少一第二元素金屬可為相互排斥（mutually exclusive）。換句話說，第一金屬材料可不包含第二金屬材料的任意元素，反之亦然。
在一實施例中，前述至少一第一元素金屬的每一個可擇自Ta、Ti、Ru、In、Zn、Mn、Zr、W、Mo、Os、Ir、Al、Fe、以及Ni，而前述至少一第二元素金屬的每一個可擇自Co、Ru、Mn、Zn、Zr、W、Mo、Os、Ir、Al、Fe、以及Ni。在一實施例中，第一金屬材料可包含一或多個擇自Ta、Ti、Ru、In、Zn、Mn、Zr、W、Mo、Os、Ir、Al、Fe、以及Ni的第一金屬，而第二金屬材料可包含一或多個擇自Co、Ru、Mn、Zn、Zr、W、Mo、Os、Ir、Al、Fe、以及Ni的第二金屬。在一實施例中，第一金屬材料可包含一或多個擇自Ta以及Ti的第一金屬，而第二金屬材料可包含一或多個擇自Co以及Ru的第二金屬。例如，漸變金屬合金層142L可包含Ta與Co的漸變金屬合金、Ta與Ru的漸變金屬合金、Ti與Co的漸變金屬合金、或Ti與Ru的漸變金屬合金。在一實施例中，前述至少一第一元素金屬為第一單元素金屬（first single elemental metal），而前述至少一第二元素金屬為第二單元素金屬（second single elemental metal）。在一實施例中，漸變金屬合金層142L可包含金屬間合金，其基本上由第一單元素金屬與第二單元素金屬的二元合金（binary alloy）所組成。
在另一實施例中，前述至少一第一元素金屬為第一單元素金屬，而前述至少一第二元素金屬為複數個單元素金屬。又在另一實施例中，前述至少一第一元素金屬為複數個第一元素金屬，而前述至少一第二元素金屬為單元素金屬。又在另一實施例中，前述至少一第一元素金屬為複數個第一元素金屬，而前述至少一第二元素金屬為複數個單元素金屬。
在一實施例中，漸變金屬合金層142L可具有範圍為0.3奈米至5奈米的厚度，諸如0.6奈米至2.5奈米。第二金屬材料於漸變金屬合金層142L接觸互連級介電層30的第一表面的原子濃度之範圍可為5％至30％。第二金屬材料於漸變金屬合金層142L的物理露出的表面的原子濃度之範圍可為70％至95％。
在一實施例中，可藉由同時進行第一金屬材料以及第二金屬材料的物理氣相沉積（physical vapor deposition；PVD）來沉積漸變金屬合金，且第二金屬材料的濺鍍速率隨時間增加。在另一實施例中，可藉由同時進行第一金屬材料以及第二金屬材料的物理氣相沉積來沉積漸變金屬合金，且第一金屬材料的濺鍍速率隨時間減少。第二金屬材料隨著時間增加的濺鍍速率或第一金屬材料隨著時間減少的濺鍍速率造成了漸變金屬合金層142L之中的組成梯度。
作為替代，可藉由週期性進行第一金屬材料以及第二金屬材料的物理氣相沉積來沉積漸變金屬合金，且第二金屬材料的每週期濺鍍時間的持續時間隨時間增加，或者第一金屬材料的每週期濺鍍時間的持續時間隨時間減少。第二金屬材料隨著時間增加的每週期濺鍍時間的持續時間或第一金屬材料隨著時間減少的每週期濺鍍時間的持續時間造成了漸變金屬合金層142L之中的組成梯度。
在一實施例中，可藉由同時進行第一金屬材料以及第二金屬材料的化學氣相沉積（chemical vapor deposition；CVD）或原子層沉積（atomic layer deposition；ALD）來沉積漸變金屬合金，且第二金屬材料的沉積速率隨時間增加。在另一實施例中，可藉由同時進行第一金屬材料以及第二金屬材料的化學氣相沉積或原子層沉積來沉積漸變金屬合金，且第一金屬材料的沉積速率隨時間減少。第二金屬材料隨時間而增加的沉積速率或第一金屬材料隨時間而減少的沉積速率造成了漸變金屬合金層142L之中的組成梯度。
作為替代，可藉由週期性進行第一金屬材料以及第二金屬材料的化學氣相沉積或原子層沉積來沉積漸變金屬合金，且第二金屬材料的每週期沉積時間的持續時間隨時間增加，或者第一金屬材料的每週期沉積時間的持續時間隨時間減少。第二金屬材料隨著時間增加的每週期沉積時間的持續時間或第一金屬材料隨著時間減少的每週期沉積時間的持續時間造成了漸變金屬合金層142L之中的組成梯度。
在一實施例中，可藉由週期性進行第一金屬材料以及第二金屬材料的電化學（electrochemical）沉積或無電（electroless）沉積來沉積漸變金屬合金，且第二金屬材料的每週期沉積時間的持續時間隨時間增加。在另一實施例中，可藉由週期性進行第一金屬材料以及第二金屬材料的電化學沉積或無電沉積來沉積漸變金屬合金，且第一金屬材料的每週期沉積時間的持續時間隨時間減少。第二金屬材料隨著時間而增加的每週期沉積時間的持續時間或第一金屬材料隨著時間而減少的每週期沉積時間的持續時間造成了漸變金屬合金層142L之中的組成梯度。在形成漸變金屬合金層142L之後，每個導線與導孔集成凹孔131包含孔洞131’（void）。換句話說，孔洞131’為導線與導孔集成凹孔131各自的未填充體積。
參見第2D圖，可沉積金屬填充材料層146L於漸變金屬合金層142L上。金屬填充材料層146L包含諸如Cu、Co、W、Ru、以及Mo的高導電性金屬，或者包括CoWP，其為包含Co、W、以及P的可電鍍化合物材料。其他合適的金屬填充材料也在本揭露的考慮範圍之中。例如，金屬填充材料層146L可包含擇自Cu、Co、W、Ru、以及Mo的元素金屬，或者包括CoWP。金屬填充材料層146L可藉由物理氣相沉積、化學氣相沉積、電化學沉積、無電沉積、或上述之組合來沉積。例如，若金屬填充材料層146L包含銅，則金屬填充材料層146L可藉由物理氣相沉積來沉積，其能非等向性地沉積銅晶種（seed）層並藉由後續的電化學沉積電鍍銅於銅晶種層上。金屬填充材料層的厚度（於互連級介電層30的水平頂表面上方所量測）可擇自能使導線與導孔集成凹孔131中的每個孔洞131’的整個體積都被金屬填充材料層146L填充的厚度。在一實施例中，金屬填充材料層146L接觸漸變金屬合金層142L的每個物理露出的表面。
參見第2E圖，可執行平坦化處理以移除金屬填充材料層146L與漸變金屬合金層142L位於互連級介電層30上方的多個部分。明確地說，平坦化處理移除了金屬填充材料層146L與漸變金屬合金層142L位於包含互連級介電層30的頂表面的水平面上方的多個部分。平坦化處理可包含化學機械平坦化（chemical mechanical planarization；CMP）處理。
填充導線與導孔集成凹孔131的金屬材料部分的每一組構成了金屬互連結構，且在本揭露被稱作金屬導線與導孔集成結構140。每個金屬導線與導孔集成結構140包含漸變金屬合金層142，其為在第2C圖的製程步驟所形成的漸變金屬合金層142L的剩餘部分。此外，每個金屬導線與導孔集成結構140包含金屬填充材料層146L的金屬填充材料的剩餘部分，且在本揭露被稱作金屬填充材料部份146。金屬填充材料部份146接觸同個金屬導線與導孔集成結構140之中的漸變金屬合金層142的垂直延伸部分的內側壁，並接觸同個金屬導線與導孔集成結構140之中的漸變金屬合金層142的水平延伸部分的頂表面。每個金屬導線與導孔集成結構140的頂表面可在與互連級介電層30的頂表面相同的水平面之中。
參見第2F圖，例示性結構的替代配置可藉由將第2E圖例示性結構的底層導電材料部分120中的金屬阻障層122A與金屬黏合層122B的膜層堆疊123的組合替換為底層漸變金屬合金層122來得到。底層漸變金屬合金層122可具有與上方描述的任意配置的漸變金屬合金層142相同的厚度、以及相同的材料組成。在這樣的實施例中，金屬填充材料部份126可具有上方描述過的金屬填充材料部份146也具有的任何材料組成。底層導電材料部分120可包含金屬導線結構、金屬導孔結構、或金屬導線與導孔集成結構。
金屬導線與導孔集成結構140的每個配置可被使用作金屬導線與至少一金屬導孔結構的組合，或者第1圖中所繪示的金屬接合墊與至少一金屬導孔結構的組合。
參見第3A圖，繪示出在製造步驟期間第1圖的例示性結構具有第二配置的一部分。第二配置可用於代替第2A-2F圖中繪示的第一配置，或者可與第一配置一起使用，例如，在不同於第一配置所使用的水平使用第二配置。
第3A圖的繪示部分包含互連級介電層30，其可以為第1圖中繪示的互連級介電層的任意導孔級的部分。換句話說，繪示的互連級介電層30可為導孔級介電層，且隨後可形成金屬導孔結構。繪示的互連級介電層30可包含可選的蝕刻停止介電層132以及導孔級介電材料層234，其為形成於導孔水平的介電材料層。可選的蝕刻停止介電層132如果存在，可具有與第2A-2F圖的第一配置中相同的材料組成，且儘管可使用更小或更大的厚度，厚度範圍可為3奈米至30奈米，諸如2奈米至6奈米。導孔級介電材料層234可具有與第2A-2F圖的第一配置中的介電材料層134相同的材料組成，且儘管可使用更小或更大的厚度，厚度範圍可為1奈米至50奈米，諸如5奈米至50奈米。
第3A圖同樣繪示了底層導電材料部分120，其位於互連級介電層30下方。底層導電材料部分120可形成於底層矩陣層110之中。在一實施例中，底層導電材料部分120可具有與第2A-2E圖中相同的配置，或者可具有與第2F圖中相同的配置。
可形成導孔凹孔231穿過導孔級介電材料層234以及可選的蝕刻停止介電層132。雖然第3A圖中僅繪示了單個導孔凹孔231，應理解的是，可同時形成複數個導孔凹孔231穿過導孔級介電材料層234以及可選的蝕刻停止介電層132。
例如，可形成第一光阻層（未繪出）於導孔級介電材料層234的頂表面上方。第一光阻層可經由光學微影製程來圖案化，以形成具有後續形成穿過導孔級介電材料層234以及可選的蝕刻停止介電層132的導孔凹孔的圖案的多個開口。可執行第一非等向性蝕刻製程以蝕刻穿過導孔級介電材料層234以及可選的蝕刻停止介電層132未被遮罩覆蓋的區域。可藉由導孔級介電材料層234以及可選的蝕刻停止介電層132轉移第一光阻層中的開口的圖案。隨後第一光阻層可藉由諸如灰化製程來移除。導孔凹孔231可延伸穿過導孔級介電材料層234以及可選的蝕刻停止介電層132。參照第2A-2F圖，每個導孔凹孔231的各種尺寸可與上方描述過的導線與導孔集成凹孔131的導孔部分的對應尺寸相同。
參見第3B圖，第一漸變金屬合金層242L包含可沉積於每個導孔凹孔231的物理露出的表面上的對應的第一金屬材料與對應的第二金屬材料的第一漸變金屬合金。參照第2A-2F圖，第一漸變金屬合金層242L的厚度以及漸變材料組成可與上方描述過的任意配置的漸變金屬合金層142L的厚度以及漸變材料組成相同。此外，參照第2A-2F圖，第一漸變金屬合金層242L可藉由上方描述過的可用於沉積漸變金屬合金層142L的任意沉積製程來形成。第一漸變金屬合金層242L可直接沉積於底層導電材料部分120的物理露出的表面上以及直接沉積於導孔級介電材料層234與可選的蝕刻停止介電層132的所有物理露出的表面上。
參見第3C圖，可執行上方描述過的第2D圖的製程步驟來沉積第一金屬填充材料層246。第一金屬填充材料層246可具有可用於上方描述過的金屬填充材料層146L的任意材料組成，以及可藉由可用於沉積金屬填充材料層146L的任意方法來沉積。可使用相同的製程腔室（chamber）、或相同類型的製程腔室。在一實施例中，第一漸變金屬合金層242L基本上可以不含氮。在一實施例中，第一漸變金屬合金層242L基本上可以不含非金屬元素。
可執行第一平坦化處理以移除第一金屬填充材料層246與第一漸變金屬合金層242L位於導孔級介電材料層234上方的多個部分。明確地說，第一平坦化處理移除了第一金屬填充材料層246與第一漸變金屬合金層242L位於包含導孔級介電材料層234的頂表面的水平面上方的多個部分。第一平坦化處理可包含第一化學機械平坦化處理。
填充導孔凹孔231的金屬材料部分的每一組構成了金屬互連結構，其可為金屬導孔結構240。每個金屬導孔結構240可包含第一漸變金屬合金層242，其為第3B圖的製程步驟所形成的第一漸變金屬合金層242L的剩餘部分。此外，每個金屬導孔結構240可包含第一金屬填充材料層的第一金屬填充材料的剩餘部分，在本揭露被稱作第一金屬填充材料部份246。第一金屬填充材料部分246與同一金屬導孔結構240之中的第一漸變金屬合金層242的垂直延伸部分的內側壁接觸，並與同一金屬導孔結構240之中的第一漸變金屬合金層242的水平延伸部分的頂表面接觸。每個金屬導孔結構240的頂表面可在與導孔級介電材料層234的頂表面相同的水平面之中。
參見第3D圖，可沉積額外的互連級介電層30於導孔級介電材料層234上方。參照第2A-2F圖中所繪示的實施例，額外的互連級介電層30可為導線級介電材料層334，其可具有上方描述過的介電材料層134的任意材料組成。儘管也可使用更小或更大的厚度，導線級介電材料層334的厚度之範圍可為2奈米至150奈米，諸如5奈米至50奈米。
可形成導線凹孔331穿過導線級介電材料層334。雖然在第3D圖中僅繪示了單個導線凹孔331，應理解的是，可同時形成複數個導線凹孔331穿過導線級介電材料層334。
例如，可形成第二光阻層（未繪出）於導線級介電材料層334的頂表面上方。第二光阻層可經由光學微影製程來圖案化，以形成具有後續形成穿過導線級介電材料層334的導線凹孔的圖案的多個開口。可執行第二非等向性蝕刻製程以蝕刻穿過導線級介電材料層334未被遮罩覆蓋的區域。可藉由導線級介電材料層334轉移第二光阻層中的開口的圖案。隨後第二光阻層可藉由諸如灰化製程來移除。導線凹孔331延伸穿過導線級介電材料層334，且在每個導線凹孔331的底部可物理露出金屬導孔結構240的頂表面。每個導線凹孔331的各種尺寸可與上方描述過的導線與導孔集成凹孔131的導線部分的對應尺寸相同。
參見第3E圖，第二漸變金屬合金層342L包含可沉積於每個導線凹孔331的物理露出的表面上的對應的第一金屬材料與對應的第二金屬材料的第二漸變金屬合金。第二漸變金屬合金層342L的厚度以及漸變材料組成可與上方描述過的任意配置的漸變金屬合金層142L的厚度以及漸變材料組成相同。因此，第二漸變金屬合金層342L的第一金屬材料可為上方描述過的可用於漸變金屬合金層142L的第一金屬材料的任意材料。第二漸變金屬合金層342L的第二金屬材料可為上方描述過的可用於漸變金屬合金層142L的第二金屬材料的任意材料。第二漸變金屬合金層342L的第一金屬材料可相同於或者不同於第一漸變金屬合金層242L的第一金屬材料。第二漸變金屬合金層342L的第二金屬材料可相同於或者不同於第一漸變金屬合金層242L的第二金屬材料。此外，第二漸變金屬合金層342L可藉由上方描述過的可用於沉積漸變金屬合金層142L的任意沉積製程來形成。第二漸變金屬合金層342L可直接沉積於金屬導孔結構240的物理露出的表面上以及直接沉積於導線級介電材料層334的全部的物理露出的表面上。
參見第3F圖，可再度執行第2E圖的製程步驟以沉積第二金屬填充材料層。第二金屬填充材料層可具有可用於上方描述過的金屬填充材料層146L的任意材料組成，以及可藉由可用於沉積金屬填充材料層146L的任意方法來沉積。
可執行第二平坦化處理以移除第二金屬填充材料層與第二漸變金屬合金層342L位於導線級介電材料層334上方的多個部分。明確地說，第二平坦化處理移除了第二金屬填充材料層與第二漸變金屬合金層342L位於包含導線級介電材料層334的頂表面的水平面上方的多個部分。第二平坦化處理可包含第二化學機械平坦化處理。
填充導線凹孔331的金屬材料部分的每一組構成了金屬互連結構，其可為金屬導線結構340。每個金屬導線結構340可包含第二漸變金屬合金層342，其為第3E圖的製程步驟所形成的第二漸變金屬合金層342L的剩餘部分。此外，每個金屬導線結構340可包含第二金屬填充材料層的第二金屬填充材料的剩餘部分，在本揭露被稱作第二金屬填充材料部份346。第二金屬填充材料部分346與同一金屬導線結構340之中的第二漸變金屬合金層342的垂直延伸部分的內側壁接觸，並與同一金屬導線結構340之中的第二漸變金屬合金層342的水平延伸部分的頂表面接觸。每個金屬導線結構340的頂表面可在與導線級介電材料層334的頂表面相同的水平面之中。
每個金屬導孔結構240可用作第1圖中所繪示的金屬導孔結構。每個金屬導線結構340可用作第1圖中所繪示的金屬導線或金屬接合墊。
參見第4圖，第4圖是根據本發明實施例，繪示出金屬互連結構（140、240、340）之中的材料組成與接觸金屬互連結構（140、240、340）的介電材料層（134、234、334）的側壁距離d的函數關係圖。金屬互連結構（140、240、340）包括含有漸變金屬合金的漸變金屬合金層（142、242、342），以及含有金屬填充材料的金屬填充材料部份（146、246、346）。漸變金屬合金層（142、242、342）的第一金屬材料的原子濃度可作為金屬互連結構（140、240、340）與介電材料層（134、234、334）之間的界面距離的函數而嚴格遞減（strictly decrease）。漸變金屬合金層（142、242、342）的第二金屬材料的原子濃度可作為金屬互連結構（140、240、340）與介電材料層（134、234、334）之間的界面距離的函數而嚴格遞增（strictly increase）。
共同參見第1-4圖並根據本揭露的各種實施例，提供了一種半導體結構，其包括了包含介電材料（134、234、334）且覆蓋於基板8上的互連級介電層30；以及形成於互連級介電層30之中的金屬互連結構（140、240、340）並包含漸變金屬合金層（142、242、342）以及金屬填充材料部份（146、246、346），其中漸變金屬合金層（142、242、342）包含第一金屬材料與不同於第一金屬材料的第二金屬材料的漸變金屬合金；以及第二金屬材料的原子濃度隨著漸變金屬合金與互連級介電層30之間的界面的距離而增加。
在一實施例中，金屬填充材料部份（146、246、346）與漸變金屬合金層（142、242、342）的垂直延伸部分的內側壁接觸，並與漸變金屬合金層（142、242、342）的水平延伸部分的頂表面接觸。在一實施例中，漸變金屬合金層（142、242、342）包含第一金屬材料以及第二金屬材料。在一實施例中，第二金屬材料與金屬填充材料部份（146、246、346）的材料之間的黏合強度大於第一金屬材料與金屬填充材料部份（146、246、346）的材料之間的黏合強度，且第一金屬材料比第二金屬材料能提供更高的對金屬填充材料部份（146、246、346）的材料的擴散阻隔特性。
在一實施例中，第一金屬材料包含至少一第一元素金屬，而第二金屬材料包含至少一第二元素金屬。在一實施例中，前述至少一第一元素金屬的每一個是擇自Ta、Ti、Ru、In、Zn、Mn、Zr、W、Mo、Os、Ir、Al、Fe、以及Ni，而前述至少一第二元素金屬的每一個是擇自Co、Ru、Mn、Zn、Zr、W、Mo、Os、Ir、Al、Fe、以及Ni。其他合適的金屬材料也在本揭露的考慮範圍之中。在一實施例中，前述至少一第一元素金屬為第一單元素金屬，而前述至少一第二元素金屬為第二單元素金屬。
在一實施例中，金屬填充材料部份（146、246、346）包含擇自Cu、Co、W、Ru、以及Mo的元素金屬，或者包括CoWP。在一實施例中，漸變金屬合金層（142、242、342）具有範圍為0.3奈米至5奈米的厚度。漸變金屬合金層接觸互連級介電層30的第一表面的第二金屬材料的原子濃度之範圍可為5％至30％。漸變金屬合金層（142、242、342）接觸金屬填充材料部份（146、246、346）的第二表面的第二金屬材料的原子濃度之範圍可為70％至95％。金屬互連結構（140、240、340）包含金屬導線結構340、金屬導孔結構240、以及金屬導線與導孔集成結構140中的其中一者。
根據本揭露的另一實施例，提供了一種結構，其包括互連級介電層30，包含介電材料（134、234、334）且覆蓋於基板8上；以及金屬互連結構（140、240、340），嵌入至互連級介電層30中並包含漸變金屬合金層（142、242、342）以及嵌入至漸變金屬合金層（142、242、342）中的金屬填充材料部份（146、246、346），其中漸變金屬合金層（142、242、342）包含至少一第一元素金屬組成的第一金屬材料與不同於第一金屬材料的至少一第二元素金屬組成的第二金屬材料的漸變金屬合金，且基本上不含氮原子。
在一實施例中，漸變金屬合金層（142、242、342）包含第一金屬材料與第二金屬材料的漸變金屬合金，且第二金屬材料的原子濃度隨著漸變金屬合金與互連級介電層30之間的界面的距離而增加。
參見第5圖，繪示出本揭露的方法的一般製程步驟的流程示意圖500。參見步驟510，形成包含介電材料的互連級介電層30於基板8上方。參見步驟520，可形成凹孔（131、231、331）於互連級介電層30中。參見步驟530，可沉積包含了第一金屬材料與不同於第一金屬材料的第二金屬材料的漸變金屬合金的漸變金屬合金層（142、242、342）於凹孔（131、231、331）的表面上。第二金屬材料的原子濃度可隨著漸變金屬合金層之中漸變金屬合金與互連級介電層30之間的界面的距離而增加。參見步驟540，可沉積金屬填充材料於漸變金屬合金上。參見步驟550，可自互連級介電層30上方移除金屬填充材料與漸變金屬合金的多個部分。可形成包含金屬填充材料的剩餘部分（諸如金屬填充材料部份（146、246、346））與漸變金屬合金的剩餘部分（諸如漸變金屬合金層（142、242、342））的金屬互連結構（140、240、340）於凹孔（131、231、331）中。
本發明實施例的金屬互連結構（140、240、340）可提供相較先前技術的金屬互連結構來說更高的導電性，且具有相同的形狀與相同的總體積。本揭露的金屬互連結構所提供的低電阻可有利地使用於半導體晶粒中以減少橫跨金屬互連結構的電壓下降，以及在金屬佈線結構中減少電阻電容延遲。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
8:基板 10:半導體材料層 12:淺溝槽隔離結構 14:深主動區 15:半導體通道 18:金屬-半導體合金區 20:閘極結構 22:閘極介電層 24:閘極電極 26:介電閘極間隔物 28:介電閘極蓋層 30:互連級介電層 31A:平坦化介電層 31B:第一互連級介電層 32:第二互連級介電層 33:第三互連級介電層 34:第四互連級介電層 35:第五互連級介電層 36:第六互連級介電層 37:第七互連級介電層 40:金屬互連結構 41L:第一金屬導線 41V:接觸導孔結構 42L:第二金屬導線 42V:第一金屬導孔結構 43L:第三金屬導線 43V:第二金屬導孔結構 44L:第四金屬導線 44V:第三金屬導孔結構 45L:第五金屬導線 45V:第四金屬導孔結構 46L:第六金屬導線 46V:第五金屬導孔結構 47B:金屬接合墊 47V:第六金屬導孔結構 110:底層矩陣層 120:底層導電材料部分 122:底層漸變金屬合金層 122A:金屬阻障層 122B:金屬黏合層 123:膜層堆疊 126:金屬填充材料部份 131:導線與導孔集成凹孔 131’:孔洞 132:蝕刻停止介電層 134:介電材料層 140:金屬導線與導孔集成結構 142:漸變金屬合金層 142L:漸變金屬合金層 146:金屬填充材料部份 146L:金屬填充材料層 231:導孔凹孔 234:導孔級介電材料層 240:金屬導孔結構 242:第一漸變金屬合金層 242L:第一漸變金屬合金層 246:第一金屬填充材料層 330:互補式金-氧-半電路 331:導線凹孔 334:導線級介電材料層 340:金屬導線結構 342:第二漸變金屬合金層 342L:第二漸變金屬合金層 346:第二金屬填充材料部份 500:流程示意圖 510:製程步驟 520:製程步驟 530:製程步驟 540:製程步驟 550:製程步驟 d:距離 h_i:高度 h_l:高度 h_v:高度 L0:接觸件級結構 L1:第一互連級結構 L2:第二互連級結構 L3:第三互連級結構 L4:第四互連級結構 L5:第五互連級結構 L6:第六互連級結構 L7:第七互連級結構 w_l:寬度 w_v:寬度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據本發明實施例，繪示出包含半導體裝置以及金屬互連結構的例示性結構的垂直剖面示意圖。 第2A圖是根據本發明實施例，繪示出形成底層導電材料部分、蝕刻停止介電層、以及導線與導孔級介電材料層之後的例示性結構的一部份的垂直剖面示意圖。 第2B圖是根據本發明實施例，繪示出形成導線與導孔集成凹孔之後的例示性結構的一部份的垂直剖面示意圖。 第2C圖是根據本發明實施例，繪示出形成漸變金屬合金層之後的例示性結構的一部份的垂直剖面示意圖。 第2D圖是根據本發明實施例，繪示出形成金屬填充材料層之後的例示性結構的一部份的垂直剖面示意圖。 第2E圖是根據本發明實施例，繪示出形成金屬導線與導孔集成結構之後的例示性結構的一部份的垂直剖面示意圖。 第2F圖是根據本發明實施例，繪示出形成金屬導線與導孔集成結構之後的例示性結構的一部份的替代配置的垂直剖面示意圖。 第3A圖是根據本發明實施例，繪示出形成底層導電材料部分、蝕刻停止介電層、導孔級介電材料層、以及導孔凹孔之後的例示性結構的一部份的垂直剖面示意圖。 第3B圖是根據本發明實施例，繪示出形成導孔級漸變金屬合金層之後的例示性結構的一部份的垂直剖面示意圖。 第3C圖是根據本發明實施例，繪示出形成金屬導孔結構之後的例示性結構的一部份的垂直剖面示意圖。 第3D圖是根據本發明實施例，繪示出形成導線級介電材料層以及導線凹孔之後的例示性結構的一部份的垂直剖面示意圖。 第3E圖是根據本發明實施例，繪示出形成導線級漸變金屬合金層之後的例示性結構的一部份的垂直剖面示意圖。 第3F圖是根據本發明實施例，繪示出形成金屬導線結構之後的例示性結構的一部份的垂直剖面示意圖。 第4圖是根據本發明的多個實施例，繪示出漸變金屬合金層之中的材料組成的示意圖。 第5圖是根據本發明實施例，繪示出本揭露的方法的一般製程步驟的流程示意圖。
8:基板
10:半導體材料層
12:淺溝槽隔離結構
14:深主動區
15:半導體通道
18:金屬-半導體合金區
20:閘極結構
22:閘極介電層
24:閘極電極
26:介電閘極間隔物
28:介電閘極蓋層
30:互連級介電層
31A:平坦化介電層
31B:第一互連級介電層
32:第二互連級介電層
33:第三互連級介電層
34:第四互連級介電層
35:第五互連級介電層
36:第六互連級介電層
37:第七互連級介電層
40:金屬互連結構
41L:第一金屬導線
41V:接觸導孔結構
42L:第二金屬導線
42V:第一金屬導孔結構
43L:第三金屬導線
43V:第二金屬導孔結構
44L:第四金屬導線
44V:第三金屬導孔結構
45L:第五金屬導線
45V:第四金屬導孔結構
46L:第六金屬導線
46V:第五金屬導孔結構
47B:金屬接合墊
47V:第六金屬導孔結構
330:互補式金-氧-半電路
L0:接觸件級結構
L1:第一互連級結構
L2:第二互連級結構
L3:第三互連級結構
L4:第四互連級結構
L5:第五互連級結構
L6:第六互連級結構
L7:第七互連級結構

Claims (1)

  1. 一種半導體結構，包括： 一互連級（interconnect-level）介電層，包括一介電材料並覆蓋於一基板上；以及 一金屬互連結構，嵌入至該互連級介電層中並包括一漸變金屬合金層（graded metallic alloy layer）以及一金屬填充材料部分，其中： 該漸變金屬合金層包含一第一金屬材料與不同於該第一金屬材料的一第二金屬材料的一漸變金屬合金；以及 該第二金屬材料的一原子濃度隨著該漸變金屬合金與該互連級介電層之間的界面的距離而增加。
TW111102103A 2021-03-18 2022-01-19 半導體結構 TW202238903A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/205,184 2021-03-18
US17/205,184 US11682620B2 (en) 2021-03-18 2021-03-18 Graded metallic liner for metal interconnect structures and methods for forming the same

Publications (1)

Publication Number Publication Date
TW202238903A true TW202238903A (zh) 2022-10-01

Family

ID=82529993

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111102103A TW202238903A (zh) 2021-03-18 2022-01-19 半導體結構

Country Status (3)

Country Link
US (1) US11682620B2 (zh)
CN (1) CN114823501A (zh)
TW (1) TW202238903A (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955986B2 (en) * 2003-03-27 2005-10-18 Asm International N.V. Atomic layer deposition methods for forming a multi-layer adhesion-barrier layer for integrated circuits
US10115670B2 (en) * 2016-08-17 2018-10-30 International Business Machines Corporation Formation of advanced interconnects including set of metal conductor structures in patterned dielectric layer

Also Published As

Publication number Publication date
CN114823501A (zh) 2022-07-29
US20220302039A1 (en) 2022-09-22
US11682620B2 (en) 2023-06-20

Similar Documents

Publication Publication Date Title
US11715718B2 (en) Bonding contacts having capping layer and method for forming the same
TWI503981B (zh) 半導體裝置
US8263454B2 (en) Embedded semiconductor device including planarization resistance patterns and method of manufacturing the same
CN114731762A (zh) 包括界面电迁移阻挡层的接合衬垫及其制造方法
US10943866B2 (en) Method and structure to construct cylindrical interconnects to reduce resistance
US20240021494A1 (en) Semiconductor devices and method for forming the same
US20220352012A1 (en) Via structure and methods for forming the same
US20240194559A1 (en) Thermal dissipation in semiconductor devices
US11355410B2 (en) Thermal dissipation in semiconductor devices
TWI801927B (zh) 半導體結構與其形成方法
CN116314024A (zh) 集成电路装置及其制造方法
TWI793522B (zh) 半導體裝置及其形成方法
TW202238903A (zh) 半導體結構
US20220359376A1 (en) Integrated circuit structure and method for forming the same
US20220336583A1 (en) Integrated circuit structure and method for forming the same
US11690232B2 (en) High density memory devices with low cell leakage and methods for forming the same
US20230238323A1 (en) Interconnect structure including vertically stacked power and ground lines
TW202341285A (zh) 半導體裝置與其形成方法