TW202218137A - 包含氫擴散阻障膜的電晶體及其形成方法 - Google Patents

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Abstract

本揭露公開一種薄膜電晶體及其製造方法。薄膜電晶體包括：基底；設置於基底上的字元線；設置於基底上的半導體層，半導體層具有源極區、汲極區和通道區，通道區設置於源極區和汲極區之間，且在垂直於基底的平面的垂直方向上與字元線重疊；在垂直方向上與通道區重疊的氫擴散阻障層；設置於通道區和字元線之間的閘極介電層；以及分別電耦合至源極區和汲極區的源極和汲極。

Description

包含氫擴散阻障膜的電晶體及其形成方法
在半導體工業中，一直希望增加積體電路的面密度，各別電晶體變得越來越小。然而，可以使各別的電晶體變小的速率正在趨緩。將周邊電晶體從前段製程（front-end-of-line，FEOL）移至後段製程（back-end-of-line，BEOL）可能是有利的，因為可以在BEOL上添加功能，同時可以在FEOL中獲得的寶貴的晶片面積。對於BEOL整合而言，使用氧化物半導體製成的薄膜電晶體（thin film transistor，TFT）是理想選項，因為薄膜電晶體可在低溫下進行處理，故不會損壞先前製造的裝置。
即便如此，在形成其他後段製程裝置的期間，後段製程電晶體仍可能受周圍環境的氣體影響。例如，後段製程電晶體可能會暴露於周圍環境的電漿和空氣中。在周圍環境中，如氫氣之類的氣體可能會破壞後段製程電晶體的層，並降低製造裝置的效率。
以下揭露內容提供用於實現所提供的主題的諸多不同的實施例或示例的不同特徵。下文闡述組件及排列的特定示例以簡化本揭露。當然，這些僅是示例，而非為了限制。例如，在下面的描述中，在第二特徵之上或上方的第一特徵的形成可以包括第一和第二特徵形成為直接接觸的實施例，也可以包括在第一和第二特徵之間可以形成附加特徵，以使第一和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各個示例中重複使用元件符號和/或字母。重複的目的是為了簡單明了，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，在本文中可以使用諸如「在……之下（beneath）」、「在……下方（below）」、「下部（lower）」、「在……上方（above）」、「上部（upper）」之類的空間相對術語，以便於描述如圖所示一個元素或特徵與另一元素或特徵的關係。除了在圖中描述的方位之外，空間相對術語還旨在囊括裝置在使用或操作中的不同定向。設備可以以其他方式定向（旋轉90度或以其他定向），並且本文中使用的空間相對描述語可以同樣地被相應地解釋。除非另有明確說明，否則假定具有相同元件符號的每個元件具有相同的材料組成並且具有在相同厚度範圍內的厚度。本文所使用的「實質上」和「大約」是指±5％範圍內的偏差。
本揭露是有關於半導體裝置，且特別是有關於薄膜電晶體裝置及其形成方法。薄膜電晶體裝置包括氫擴散阻障膜，以保護半導體通道層免於暴露在可能降低薄膜電晶體效能的環境氣體中。
記憶體裝置包括在基底上形成的網狀的具有獨立功能的記憶體單元。記憶體裝置可包括揮發性（volatile）記憶體單元或非揮發性（nonvolatile，NV）記憶體單元。相較於常見消費性電子產品所使用的造價昂貴的矽晶片，新興記憶體技術試圖以更低的成本來儲存更多數據。在不久的將來，新興記憶體裝置可用於替代現有的記憶體技術，如快閃記憶體。儘管現有的電阻式隨機存取記憶體通常都能達成其預期目的，但隨著裝置的尺寸持續縮小，這些記憶體已無法在所有方面皆表現得完全盡如人意。
在一些記憶體裝置中，互補式金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電晶體可作為選擇電晶體。然而，互補式金屬氧化物半導體電晶體技術的尺寸限制卻可能使記憶體裝置在尺寸及記憶體單元密度方面難以提升。本文所述的各實施例提供之經改良的薄膜電晶體可作為各種裝置中的選擇電晶體。
薄膜電晶體可於後段製程製造，藉由在後段製程製造薄膜電晶體，可以在BEOL上添加功能，同時可以在FEOL中獲得的寶貴的晶片面積。對於BEOL整合而言，使用氧化物半導體製成的薄膜電晶體是理想選項，因為薄膜電晶體可在低溫下進行處理，故不會損壞先前製造的裝置。雖然在後段製程中製造薄膜電晶體可保護薄膜電晶體不受多種惡劣條件影響，但在形成其他後段製程裝置的期間，後段製程電晶體仍可能受周圍環境的氣體影響。例如，後段製程電晶體可能會暴露於周圍環境的電漿和空氣中。在周圍環境中，如氫氣之類的氣體可能會破壞後段製程電晶體的層，並降低製造裝置的效率。因此，本文所述的各實施例試圖藉由結合氫擴散阻障膜層來保護薄膜電晶體。
請參考圖1A，根據本揭露各實施例繪示了根據本揭露一實施例在形成記憶體結構陣列之前的第一示範性結構。第一示範性結構包括基底8，其包括半導體材料層10。基底8可包括塊狀半導體基底，例如矽基底，其中半導體材料層10從基底8的頂表面連續延伸至基底8的底表面，或者可包括絕緣層上半導體，其包括半導體材料層10作為頂部半導體層來上覆埋入的絕緣層（例如二氧化矽層）。上述示範性結構可包括各種裝置區域，其可包括記憶體陣列區50，其中至少一個陣列的非揮發性記憶體單元可隨後形成。
舉例來說，上述至少一個非揮發性記憶體單元陣列可以包括電阻式隨機存取記憶體（resistive random-access memory，RRAM或ReRAM）、磁/磁阻隨機存取記憶體（magnetic/magneto-resistive random-access memory，MRAM）、鐵電隨機存取記憶體（ferroelectric random-access memory，FeRAM）和相變記憶體（phase-change memory，PCM）等裝置。該示範性結構還可以包括周邊邏輯區52，非揮發性記憶體單元的每個陣列與包括場效電晶體（field effect transistor，FET）的周邊電路之間的電連接可隨後形成於周邊邏輯區52中。記憶體陣列區50和周邊邏輯區52的區域可以用來形成周邊電路的各種元件。
在前段製程操作期間，可以在半導體材料層10上和/或之中形成諸如場效應電晶體（FET）之類的半導體裝置。例如，經由形成淺溝渠並隨後用諸如二氧化矽的介電材料填充該淺溝渠，淺溝渠隔離結構12可以形成在半導體材料層10的上部中。其他合適的介電材料均在本揭露的預期範圍內。經由進行掩蔽離子植入製程，可以在半導體材料層10的上部的各個區域中形成各種摻雜井（未明確示出）。
藉由沉積和圖案化閘極介電層、閘極層和閘極頂蓋介電層，閘極結構20可形成於基底8的頂表面上方。每個閘極結構20可以包括閘極介電層22、閘極24和閘極頂蓋介電質28的垂直堆疊，其在本文中稱之為閘極堆疊（22、24、28）。可執行離子植入製程來形成延伸植入區，其可包括源極延伸區和汲極延伸區。介電閘極間隙壁26可以形成在閘極堆疊（22、24、28）周圍。每個組裝的閘極堆疊（22、24、28）和介電閘極間隙壁26構成閘極結構20。可以執行額外的離子植入製程，額外的離子植入製程使用閘極結構20作為自對準植入罩幕以形成深層主動區。這種深層主動區可以包括深層源極區和深層汲極區。深層主動區的上部可以與延伸植入區的一部分重疊。延伸植入區和深層主動區的每種組合可以構成主動區14。取決於電偏壓，主動區14可以是源極區或汲極區。半導體通道15可形成於相鄰的一對主動區14之間的每個閘極堆疊（22、24、28）下方。金屬半導體合金區18可形成於每個主動區14的頂表面上。場效電晶體可形成於半導體材料層10上。每個場效電晶體皆可包括閘極結構20、半導體通道15、一對主動區14（其中一個作為源極區，且另一個作為汲極區）以及可選的金屬-半導體合金區18。互補式金屬氧化物半導體（CMOS）電路75可以提供於半導體材料層10上，其可包括隨後形成的薄膜電晶體陣列的周邊電路。
隨後可形成各種內連層結構，其可以在形成鰭式背閘極場效電晶體陣列之前形成。內連層結構在本文中被稱為下部內連層結構（L0，L1，L2）。在可以隨後在兩層內連層金屬線的上方形成薄膜電晶體的二維陣列的實施例中，下部內連層結構（L0，L1，L2）可以包括接觸層結構L0、第一內連層結構L1和第二內連層結構L2。接觸層結構L0可包括平坦化介電層31A以及各種接觸件通孔結構41V。平坦化介電層31A包括諸如氧化矽的平坦化介電質。各種接觸件通孔結構41V接觸主動區14或閘極24中的相應一個，且形成於平坦化介電層31A內。第一內連層結構L1包括第一內連層介電層31B以及形成於第一內連層介電層31B內的第一金屬線41L。第一內連層介電層31B也稱為第一線層（first line-level）介電層。第一金屬線41L可以接觸相應的一個接觸件通孔結構41V。第二內連層結構L2包括第二內連層介電層32，第二內連層介電層32可以包括第一通孔層介電材料層和第二線層（second line-level）介電材料層或線-通孔層（line-and-via-level）介電材料層的堆疊。第二內連層介電層32可以在其中形成有第二內連層金屬內連結構（42V，42L），且第二內連層金屬內連結構（42V、42L）包括第一金屬通孔結構42V和第二金屬線42L。第二金屬線42L的頂表面可以與第二內連層介電層32的頂表面共面。
請參考圖1B，非揮發性記憶體單元和薄膜電晶體選擇器裝置的陣列95可形成於第二內連層結構L2上方的記憶體陣列區50中。非揮發性記憶體單元和薄膜電晶體選擇器裝置的陣列95的結構和製程步驟的細節將在下面詳細描述。第三內連層介電層33可以在於非揮發性記憶體單元和薄膜電晶體選擇器裝置的陣列95的形成期間形成。在非揮發性記憶體單元和薄膜電晶體選擇器裝置的陣列95的層上形成的所有結構的集合，在本文中被稱之為第三內連層結構L3。
請參考圖1C，第三內連層金屬內連結構（43V，43L）可形成於第三內連層介電層33內。第三內連層金屬內連結構（43V，43L）可包括第二金屬通孔結構43V和第三金屬線43L。隨後可形成額外的內連層結構，本文稱之為上內連層結構（L4，L5，L6，L7）。例如，上內連層結構（L4、L5、L6、L7）可包括第四內連層結構L4、第五內連層結構L5、第六內連層結構L6和第七內連層結構L7。第四內連層結構L4可包括第四內連層介電層34，該第四內連層介電層34在其中形成有第四內連層金屬內連結構（44V，44L），該第四內連層金屬內連結構（44V，44L）可包括第三金屬通孔結構44V和第四金屬線44L。第五內連層結構L5可包括第五內連層介電層35，該第五內連層介電層35在其中形成有第五內連層金屬內連結構（45V，45L），該第五內連層金屬內連結構（45V，45L）可以包括第四金屬通孔結構45V和第五金屬線45L。第六內連層結構L6可包括第六內連層介電層36，該第六內連層介電層36在其中形成有第六內連層金屬內連結構（46V，46L），該第六內連層金屬內連結構（46V，46L）可包括第五金屬通孔結構46V和第六金屬線46L。第七內連層結構L7可包括第七內連層介電層37，該第七內連層介電層37在其中形成有第六金屬通孔結構47V（其為第七內連層金屬內連結構）和金屬接合墊47B。金屬接合墊47B可配置用於焊料接合（可採用C4球接合或打線接合），亦可配置用於金屬對金屬的接合（例如銅對銅的接合）。
每個內連層介電層皆可稱為內連層介電（interconnect level dielectric，ILD）層30。每個內連層金屬內連結構皆可被稱為金屬內連結構40。金屬通孔結構和位於同一內連層結構（L2-L7）中的上覆金屬線的每個連續組合可以使用兩個單鑲嵌製程依次形成為兩個不同的結構，也可以採用雙鑲嵌製程同時形成為一個整體結構。每個金屬內連結構40可包括相應的金屬襯墊（例如厚度在2nm至20nm範圍內的TiN、TaN或WN層）和相應的金屬填充材料（例如鎢、銅、鈷、鉬、釕、其他元素金屬或其合金或其組合）。用作金屬襯和金屬填充材料的其他合適的材料均在本揭露的預期範圍內。各種蝕刻停止介電層和介電質覆蓋層可插入在垂直地相鄰的一對ILD層30之間，或者可以合併到一個或多個ILD層30中。
儘管採用一個非揮發性記憶體單元和薄膜電晶體選擇器裝置的陣列95可形成為第三內連層結構L3的構件的實施例描述本揭露，但是各實施例明確預期非揮發性記憶體單元和薄膜電晶體選擇器裝置的陣列95可形成為任何其他內連層結構（例如L1-L7）的構件。此外，儘管使用形成八個內連層結構內連層結構的集合的實施例描述了本揭露，但是本文明確地設想了使用不同數量的內連層結構的實施例。另外，本文明確設想了其中可以在記憶體陣列區50中的多個內連層結構內提供兩個或多個非揮發性記憶體單元和薄膜電晶體選擇器裝置的陣列95的實施例。雖然本揭露使用可以在單個內連層結構中形成非揮發性記憶體單元和薄膜電晶體選擇器裝置的陣列95的實施例來描述，在一些實施例中，但是本揭露各實施例明確設想非揮發性記憶體單元和薄膜電晶體選擇器裝置的陣列95可於兩個垂直相鄰的內連層結構上方形成。
傳統的薄膜電晶體包括與通道層接觸並與閘極重疊的源極和汲極，而閘極藉由閘極絕緣層與通道分隔。然而，在製造期間，通道層的通道區可能因例如沉積製程電漿及/或接觸空氣等製程狀況而劣化。另外，N +型摻雜區的形成也可能不易精確控制。
圖2A為依據本揭露各實施例在基底上方沉積第一介電層之後的薄膜電晶體的中間結構的平面圖。圖2B是根據本揭露各實施例沿圖2A中A-A'剖線截取的垂直剖面圖。請參考圖2A和圖2B，第一介電層102可沉積於基底100上。基底100可為任何合適的基底，如塑膠、玻璃或半導體基底，且可包括前段製程期間形成的控制元件。在一些實施例中，基底100可為內連層介電層，如內連層介電層33。第一介電層102可用如上述之任何合適的介電材料來形成。第一介電層102可用任何合適的沉積製程來沉積。在此，合適的沉積製程可包括化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、高密度電漿CVD（high density plasma CVD，HDPCVD）、有機金屬CVD（metalorganic CVD，MOCVD）、電漿增強CVD（plasma enhanced CVD，PECVD）、濺鍍、雷射燒蝕等。
圖3A為依據本揭露各實施例在第一介電層中形成字元線溝渠之後的薄膜電晶體的中間結構的平面圖。圖3B是根據本揭露各實施例沿圖3A中A-A'剖線截取的垂直剖面圖。請參考圖3A和3B，光阻層101可施加於第一介電層102上方。光阻層101可以被微影圖案化以形成線和間隔圖案，該線和間隔圖案包括沿第一水平方向hd1延伸的光阻材料條。可執行非等向性蝕刻製程以蝕刻第一介電層102的未掩蓋的部分。沿第一水平方向hd1延伸的字元線溝渠103可形成於未被光阻材料條掩蓋的區域內。非等向性蝕刻製程可使用任何合適的蝕刻製程，例如濕蝕刻製程或乾蝕刻製程。光阻層101可隨後被去除（例如藉由灰化）。
圖4A為依據本揭露各實施例在字元線溝渠中沉積金屬填充材料以形成字元線之後的薄膜電晶體的中間結構的平面圖。圖4B是根據本揭露各實施例沿圖4A中A-A'剖線截取的垂直剖面圖。請參考圖4A和圖4B，導電金屬填充材料可沉積於第一介電層102上方以填充字元線溝渠103。接著，可對第一介電層102和字元線110的上表面執行平坦化製程（例如化學機械平坦化（chemical-mechanical planarization，CMP））並且從第一介電層102和字元線溝渠103的上表面去除任何多餘的導電金屬填充材料。字元線110可使用本文所述任何合適的沉積方法並由任何合適的導電金屬填充材料形成。例如，字元線110可由銅、鋁、鋯、鈦、氮化鈦、鎢、鉭、氮化鉭、釕、鈀、鉑、鈷、鎳、銥、其合金或類似元素。其他合適的導電金屬填充材料均在本揭露的預期範圍內。
圖5A為依據本揭露各實施例在沉積閘極介電毯覆層和半導體毯覆層材料之後的薄膜電晶體的中間結構的平面圖。圖5B為依據本揭露各實施例沿圖5A中A-A'剖線截取的垂直剖面圖。請參考圖5A和圖5B，閘極介電材料毯覆層116L和半導體材料毯覆層120L可沉積於第一介電層102上並覆蓋字元線110。特別是，如本文所述，透過使用任何合適的沉積製程，閘極介電材料毯覆層116L可由任何合適的介電材料形成。如本文所述，可使用任何合適的沉積製程來沉積半導體材料毯覆層120L。半導體材料毯覆層120L可包括多晶矽、非晶矽或金屬氧化物半導體材料，例如氧化銦鎵鋅（InGaZnO，IGZO）、銦錫氧化物（indium tin oxide，ITO）、氧化銦鎢（InWO）、氧化銦鋅（InZnO）、氧化銦錫（InSnO）、氧化鎵（GaOx）、氧化銦（InOx）等。然而，其他合適的半導體材料均在本揭露之預期範圍內。
圖6A為依據本揭露各實施在對閘極介電毯覆層和半導體毯覆層進行圖案化之後的薄膜電晶體的中間結構的平面圖。圖6B為依據本揭露各實施例沿圖6A中A-A'剖線截取的垂直剖面圖。請參考圖6A和圖6B，可將半導體材料毯覆層120L圖案化以形成半導體層120。具體來說，光阻層101可施加於半導體材料毯覆層120L上方。光阻層101可以被微影圖案化以形成線圖案，其包括沿第二水平方向hd2延伸的光阻材料條。可執行非等向性蝕刻製程以蝕刻半導體材料毯覆層120L的未被掩蓋的部分。可形成半導體層120和閘極介電層116，兩者皆沿第二水平方向hd2延伸於未被光阻材料條掩蓋的區域內。非等向性蝕刻製程可使用任何合適的蝕刻製程，例如濕蝕刻製程或乾蝕刻製程。光阻層101隨後可以被去除（例如藉由灰化）。
如圖6A和圖6B所示，閘極介電層116亦可被蝕刻。然而，在其他實施例中，對於閘極介電層，半導體材料毯覆層120L可以選擇性蝕刻（例如，閘極介電層116L可保持實質上未經蝕刻）。
圖7A為依據本揭露各實施例在圖案化的閘極介電層和半導體層上沉積氫擴散阻障膜層之後的薄膜電晶體的中間結構的平面圖。圖7B為依據本揭露各實施例沿圖7A中A-A'剖線截取的垂直剖面圖。請參考圖7A和圖7B，阻障材料毯覆層122L可沉積於半導體層120和下方之閘極介電層116的上方。可使用本文所述任何合適的沉積製程來沉積阻障材料毯覆層122L，例如濺鍍，CVD等。阻障材料毯覆層122L可包括介電氫擴散阻障材料，例如氧化鋁（Al 2O 3）、碳化矽、氮氧化矽、堆疊的二氧化矽/氮化矽等。然而，其他介電氫擴散阻障材料均在本揭露之預期範圍內。
圖8A為依據本揭露各實施例在對氫擴散阻障膜進行圖案化之後的薄膜電晶體的中間結構的平面圖。圖8B為依據本揭露各實施例沿圖8A中A-A'剖線截取的垂直剖面圖。請參考圖8A和圖8B，可將氫擴散阻障膜材料層122L圖案化以形成氫擴散阻障膜122。具體來說，光阻層101可以施加於氫擴散阻障膜材料層122L上。光阻層101可以被微影圖案化以形成線圖案，線圖案包括沿第一水平方向hd1延伸的光阻材料條。可執行非等向性蝕刻製程以蝕刻氫擴散阻障膜材料層122L的未被掩蓋的部分。可在光阻材料條未掩蓋的區域內形成沿第一水平方向hd1延伸的氫擴散阻障膜122。非等向性蝕刻製程可使用任何合適的蝕刻製程，例如濕蝕刻製程或乾蝕刻製程。光阻層101可隨後被去除 （例如藉由灰化）。所得的氫擴散阻障膜122的厚度可以在大約1奈米至大約200奈米的範圍內，例如大約1奈米至大約20奈米，但是也可以使用更大或更小的厚度。
圖9A為依據本揭露各實施例在沉積第二介電層之後的薄膜電晶體的中間結構的平面圖。圖9B為依據本揭露各實施例沿圖9A中A-A'剖線截取的垂直剖面圖。請參考圖9A和圖9B，第二介電層106可沉積於氫擴散阻障膜122、半導體層120、閘極介電層116和第一介電層102上。具體來說，如本文所述，可藉由使用任何合適的沉積製程來沉積任何合適的介電材料以形成第二介電層106。舉例來說，在一些實施例中，第二介電層106可由二氧化矽（SiO 2），氮化矽（Si 3N 4）和/或氮氧化矽（SiN xO y）形成。其他合適的介電層材料均在本揭露之預期範圍內。第二介電層106的材料可與第一介電層102的材料相同或不相同。第二介電層106實質上鑲嵌了薄膜電晶體裝置。
圖10為依據本揭露各實施例在進行退火製程步驟以形成主動區的期間的薄膜電晶體的垂直剖面圖。請參考圖10，如圖9A和圖9B所示的嵌入式結構可經退火製程處理。退火製程將氫擴散至部分半導體層120中，以形成主動汲極區120D和源極區120S。具體來說，如圖9A和圖9B所示的嵌入式結構可被加熱到至少100℃的溫度，該溫度範圍例如從大約100℃到大約300℃。在各實施例中，退火製程可在包含氫氣（H 2）或包含氫氣及氮氣（N 2）的氣氛中進行。在一些實施例中，退火可於惰性氣氛中執行，並且第二介電層106可以包括被捕獲的氫。
氫可通過第二介電層106擴散到半導體層120的相對部分內，以形成N +型摻雜的源極區和汲極區120S、120D。氫擴散阻障膜122可能會阻止周圍的氫氣擴散到半導體層120的區域內。因此，可在源極區120S和汲極區120D之間的氫擴散阻障膜122下方的半導體層120內形成半導體通道區120C。如此一來，可使用自對準製程來形成主動區。特別是，源極區120S和汲極區120D可具有比通道區120C更高的氫含量（例如，摻雜程度）。
圖11A為依據本揭露各實施例在形成主動區電極通孔腔之後的薄膜電晶體的中間結構的平面圖。圖11B是根據本揭露各實施例沿圖11A中A-A'剖線截取的垂直剖面圖。請參考圖11A和圖11B，可將第二介電層106圖案化以形成主動區電極通孔腔105。具體來說，光阻層（未繪示）可以施加於第二介電層106上方。光阻層可被微影圖案化而形成包括通孔空間的圖案。經圖案化的圖案化的光阻層可以展現各種通孔空間中的任何一個。例如，儘管圖11A和圖11B繪示了實質上為圓形的通孔空間，但是仍可使用正方形、矩形或任何閉合的多邊形。可執行非等向性蝕刻製程以蝕刻第二介電層106的未被掩蓋的部分。主動區電極通孔腔105可形成為延伸自第二介電層106的頂表面至暴露出一部分主動源極區120S和主動汲極區120D。在一些實施例中，主動區電極通孔腔105可與氫擴散阻障膜122重疊。因此，氫擴散阻障膜122的側壁和頂表面部分可暴露於主動區電極通孔腔105的底部。非等向性蝕刻製程可使用任何合適的蝕刻製程，例如濕蝕刻製程或乾蝕刻製程。光阻層（未繪示）可隨後被去除（例如藉由灰化）。
圖12A為依據本揭露各實施例在形成主動區電極之後的薄膜電晶體的完整結構的平面圖。圖12B為依據本揭露各實施例沿圖12A中A-A'剖線截取的垂直剖面圖。請參考圖12A和圖12B，源極112（例如源極線）和汲極114（例如位元線）可形成於主動區電極通孔腔105內。具體來說，導電金屬填充材料可以沉積於第二介電層106上方和主動區電極通孔腔105中。接著，可執行平坦化製程（例如CMP）以去除任何過量的導電金屬填充材料。平坦化製程可提供源極112（例如，源極線）和汲極114（例如，位元線）的頂表面以及第二介電層106的頂表面並使其共面。在一些實施例中，在沉積導電金屬填充材料之前，例如氮化鈦的金屬襯層（未繪示）可共形地沉積在主動區電極通孔腔105中，以提升源極112和汲極114以及各自對應的主動源極區120S和主動汲極區120D之間的電性連接效果。與本揭露各實施例一致的完整的背閘極式薄膜電晶體200可形成於基底100上。
圖13為依據本揭露各實施例在形成主動區電極之後的薄膜電晶體200的完整結構的半透明平面圖。請參考圖12A、圖12B和圖13，源極112和汲極114可在垂直於基底100的平面的垂直方向上與通道區120C和字元線110的部分重疊。換句話說，源極112和汲極114之間的間隔距離D可小於通道區120C的寬度C。源極112和汲極114之間的間隔距離D也可小於字元線110的寬度W。源極112和汲極114可分別電性連接至源極區120S和汲極區120D。
圖14A為依據本揭露各實施例在形成主動區電極之後的替代薄膜電晶體的完整結構的半透明平面圖。圖14B為沿圖14A中A-A'剖線截取的垂直剖面圖。請參考圖14A和圖14B，用於形成主動區電極通孔腔105之圖案化的光阻層經修改後可使源極112和汲極114之間的間隔距離D大於字元線110的寬度W。具體來說，源極112和汲極114可與源極區120S和汲極區120D垂直地重疊，但是可不與字元線110或通道區120C垂直地重疊。通道區120C的寬度C可等於或小於字元線110的寬度W。
在各替代實施例中，前閘極式薄膜電晶體400可形成有氫擴散阻障膜，以防止氫意外擴散至通道區120C內。舉例來說，在形成前閘極式薄膜電晶體的替代實施例中，上述在圖2A和圖2B中形成的中間結構可用於替代實施例。圖15A為依據本揭露各替代實施例在源極線溝渠和汲極線溝渠中沉積金屬填充材料以形成源極線和汲極線之後的薄膜電晶體的中間結構的平面圖。圖15B為依據本揭露各替代實施例沿圖15A的線A-A'截取的垂直剖面圖。請參考圖15A和圖15B，光阻層（未繪示）可施加於第一介電層102上。在前閘極式薄膜電晶體的實施例中，第一介電層102可包括介電氫擴散阻障材料，例如氧化鋁(Al 2O 3)、碳化矽、氮氧化矽、堆疊的二氧化矽/氮化矽等。光阻層可以被微影圖案化以形成線和間隔圖案，該線和間隔圖案包括沿第一水平方向hd1延伸且沿第二水平方向hd2具有週期性的光阻材料條。可執行非等向性蝕刻製程以蝕刻第一介電層102的未被掩蓋的部分。沿第一水平方向hd1延伸的源極線溝渠（未繪示）和位元（汲極）線溝渠（未繪示）可形成於光阻材料條未掩蓋的區域內。非等向性蝕刻製程可使用任何合適的蝕刻製程，例如濕蝕刻製程或乾蝕刻製程。光阻層可隨後被去除（例如藉由灰化）。
可將導電金屬填充材料層沉積在第一介電層102上方以及源極線溝渠和汲極線溝渠中，以便在第一介電層102內形成源極線112和位元（汲極）線114。可在平坦化製程（例如CMP）中去除過量的導電金屬填充材料，使源極線112和位元（汲極）線114的頂表面與第一介電層102的頂表面共面。
圖16A為依據本揭露各替代實施例在源極線和汲極線上方沉積半導體毯覆層之後的前閘極式薄膜電晶體的中間結構的平面圖。圖16B為依據本揭露各替代實施例沿圖16A的線A-A'截取的垂直剖面圖。請參考圖16A和圖16B，半導體材料毯覆層120L可形成於第一介電層102上並覆蓋源極線112和位元（汲極）線114。半導體材料毯覆層120L可包括任何合適的半導體材料，例如非晶矽、多晶矽或金屬氧化物半導體材料，例如氧化銦鎵鋅、銦錫氧化物、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦等。然而，其他合適的半導體材料均在本揭露之預期範圍內。
圖17A為依據本揭露各替代實施例在將源極線和汲極線上方的半導體通道圖案化之後的薄膜電晶體的中間結構的平面圖。圖17B為依據本揭露各替代實施例沿圖17A的線A-A'截取的垂直剖面圖。請參考圖17A和圖17B，半導體材料毯覆層120L可以被圖案化以形成半導體層120。具體來說，光阻層101可施加於半導體材料毯覆層120L上。光阻層101可以被微影圖案化以形成線圖案，該線圖案包括沿第二水平方向hd2延伸的光阻材料條。可執行非等向性蝕刻製程以蝕刻半導體材料毯覆層120L的未被掩蓋的部分。通道區120C可形成於光阻材料條未掩蓋的區域內並沿第二水平方向hd2延伸。非等向性蝕刻製程可使用任何合適的蝕刻製程，例如濕蝕刻製程或乾蝕刻製程。光阻層101可隨後被去除（例如藉由灰化）。
圖18A為依據本揭露各替代實施例在半導體通道上方沉積氫擴散阻障膜層、閘極介電毯覆層及字元線毯覆層之後的薄膜電晶體的中間結構的平面圖。圖18B是根據本揭露各實施例沿圖18A中A-A'剖線截取的垂直剖面圖。請參考圖18A和圖18B，氫擴散阻障材料毯覆層122L、閘極介電材料毯覆層116L和導電字元線閘極材料毯覆層110L可依序沉積於第一半導體層102和通道區120C上方。氫擴散阻障材料毯覆層122L、閘極介電材料毯覆層116L和導電字元線閘極材料毯覆層110L可由上述材料形成並使用上述方法沉積。舉例來說，如上所述，氫擴散阻障材料毯覆層122L可包括氧化鋁，閘極介電材料層116L可包括介電材料，且導電字元線閘極材料毯覆層110L可包括導電金屬材料。
圖19A為依據本揭露各替代實施例在圖案化氫擴散阻障膜、閘極介電層和字元線之後的前閘極式薄膜電晶體的中間結構的平面圖。圖19B是根據本揭露各實施例沿圖19A中A-A'剖線截取的垂直剖面圖。請參考圖19A和圖19B，氫擴散阻障毯覆層122L、閘極介電材料毯覆層116L和導電字元線閘極材料毯覆層110L可經圖案化而形成氫擴散阻障膜122、閘極介電層116和字元線110（例如閘極）。具體來說，光阻層101可施加於導電字元線閘極材料毯覆層110L、下方之閘極介電材料毯覆層116L和氫擴散阻障毯覆層122L的上方。光阻層101可以被微影圖案化以形成線圖案，該線圖案包括沿第一水平方向hd1延伸的光阻材料條。可執行非等向性蝕刻製程以蝕刻氫擴散阻障毯覆層122L、閘極介電材料毯覆層116L和導電字元線閘極材料毯覆層110L的未被掩蓋部分。氫擴散阻障膜122、閘極介電層116和字元線110可形成於光阻材料條未掩蓋的區域內並沿第一水平方向hd1延伸。非等向性蝕刻製程可使用任何合適的蝕刻製程，例如濕蝕刻製程或乾蝕刻製程。光阻層101可隨後被去除（例如藉由灰化）。
圖20A為依據本揭露各替代實施例在沉積第二介電層之後的薄膜電晶體的中間結構的平面圖。圖20B為依據本揭露各替代實施例沿圖20A的線A-A'截取的垂直剖面圖。請參考圖20A和圖20B，第二介電層106可沉積於氫擴散阻障膜122、半導體層120、閘極介電層116和第一介電層102上。具體來說，如本文所述，可藉由使用任何合適的沉積製程來沉積任何合適的介電材料以形成第二介電層106。舉例來說，在一些實施例中，第二介電層106可以由二氧化矽、氮化矽（Si 3N 4）和/或氮氧化矽（SiN xO y）形成。其他合適的介電層材料均在本揭露之預期範圍內。第二介電層106的材料可以與第一介電層102的材料相同或不相同。第二介電層106實質上鑲嵌了前閘極式薄膜電晶體裝置。可執行例如CMP的平坦化製程以去除第二介電層106的任何多餘部分。第二介電層106的頂表面與字元線110的頂表面可共面。
圖21為依據本揭露各替代實施例在形成主動區的退火製程步驟期間的前閘極式薄膜電晶體的垂直剖面圖。請參考圖21，如圖20A和圖20B所示的嵌入式結構可經退火製程處理。退火製程使氫擴散至部分半導體層120內，以形成主動汲極區120D和主動源極區120S。具體來說，圖9A和圖9B所示的嵌入式結構可加熱到至少100℃，例如大約100℃至大約300℃。在各實施例中，退火製程可在包含氫氣或包含氫氣及氮氣的氣氛中進行。在一些實施例中，退火可以在惰性氣氛中執行，並且第二介電層106可以包括被捕獲的氫。
氫可通過第二介電層106擴散到半導體層120的相對部分內，以形成N +型摻雜的源極區和汲極區120S、120D。氫擴散阻障膜122可能會阻止周圍的氫氣擴散到半導體層120的區域內。因此，可在源極區120S和汲極區120D之間的氫擴散阻障膜122下方的半導體層120內形成半導體通道區120C。如此便可使用自對準製程來形成主動區。特別是，源極區120S和汲極區120D可具有比通道區120C更高的氫含量（例如，摻雜程度）。特別是，通道區120C實質上可不摻雜氫。因此，至少前閘極式薄膜電晶體400可形成於基底100上。
源極線112與位元（汲極）線114之間的間隔距離D可大於通道區120C和字元線110的寬度W。換句話說，源極線112和位元（汲極）線114可以不與通道區120C或字元線110垂直重疊。源極線112和位元（汲極）線114可分別電性連接至源極區120S和汲極區域120D。
圖22為依據本揭露各替代實施例的背閘極式薄膜電晶體200的形成方法的製程流程圖。請參考圖2A至圖14B和圖22，在操作2201中，第一介電層102可沉積於基底100上。在操作2202中，第一介電層102可圖案化以形成字元線溝渠103。在操作2203中，金屬填充材料可沉積於第一介電層102上方和字元線溝渠103中以形成字元線110。第一介電層102和字元線110可經平坦化，使第一介電層102的頂表面和字元線共面。在操作2204中，閘極介電毯覆層116L和半導體材料毯覆層120L可依序沉積於第一介電層102和字元線110上方。在操作2205中，半導體材料毯覆層120L和閘極介電毯覆層116L可圖案化以形成第一通道部120和閘極介電層116。在操作2206中，氫擴散阻障層122L可沉積於第一通道部120和閘極介電層116上方。在操作2207中，氫擴散阻障層122L可圖案化而形成氫擴散阻障膜122。在操作2208中，第二介電層106可沉積於氫擴散阻障膜、半導體通道120和閘極介電層116的上方。在操作2209中，可對整個中間結構進行退火，藉此將周圍的氫擴散至半導體層120的一些部分內，從而形成主動汲極區120D和主動源極區120S。在操作2210中，第二介電層106可圖案化以形成主動區電極通孔腔105。在操作2211中，金屬填充材料可沉積於第二介電層106上方和主動區電極通孔腔105內以形成源極112和汲極114。第二介電層106、源極112和汲極114可平坦化而使第二介電層106的頂表面與源極112和汲極114共面。
圖23為依據本揭露各替代實施例的前閘極式薄膜電晶體400的形成方法的製程流程圖。請參考圖2A、圖2B及圖15A至圖21，在操作2301中，第一介電層102可沉積於基底100上方。在前閘極式薄膜電晶體的實施例中，第一介電層102可由介電氫擴散阻障材料形成，例如氧化鋁、碳化矽、氧氮化矽、堆疊的二氧化矽/氮化矽等。在操作2302中，第一介電層102可圖案化以形成源極線溝渠和位元（汲極）線溝渠103。金屬填充材料可沉積於第一介電層102上方和源極線溝渠及位元（汲極）線溝渠103內，以形成源極線112和位元（汲極）線114。第一介電層102、源極線112和位元（汲極）線114可平坦化而使第一介電層102的頂表面與源極線112和位元（汲極）線114共面。在操作2303中，半導體材料毯覆層120L可沉積於第一介電層102、源極線112和位元（汲極）線114上方。在操作2304中，半導體材料毯覆層120L可圖案化以形成第一通道部120。在操作2305中，氫擴散阻障毯覆層122L、閘極介電毯覆層116L和導電字元線閘極材料毯覆層110L可依序沉積於第一通道部120上方。在操作2306中，氫擴散阻障毯覆層122L、閘極介電毯覆層116L和導電字元線閘極材料毯覆層110L可圖案化以形成氫擴散阻障膜122、閘極介電層116和字元線110。在操作2307中，第二介電層106可沉積於字元線110、閘極介電層116、氫擴散阻障膜122和半導體通道120上方。第二介電層106和字元線110可平坦化而使字元線110的頂表面與第二介電層106共面。在操作2308中，可對整個中間結構進行退火，藉此使周圍的氫擴散至半導體層120的一些部分內，從而形成主動汲極區120D和主動源極區120S。
各實施例提供了包括設置於半導體層上的圖案化的氫擴散阻障膜的電晶體。氫被摻雜進半導體層的其他部分以形成主動源極區和主動汲極區的退火製程期間，氫擴散阻障膜阻止氫滲透進半導體層的通道區。這麼一來，通道區在處理過程中便可得到保護而不受損，且在自對準製程中亦可精確控制源極區和汲極區的形成。
請參考所有附圖且根據本揭露的各實施例，提供了一種薄膜電晶體裝置。薄膜電晶體包括：字元線110，設置於基底100上；半導體層120，設置於基底100上，且包括源極區120S、汲極區120D和通道區120C，該通道區120C設置於源極區120S和汲極區120D之間且在垂直於基底100的平面的垂直方向上與字元線110重疊；氫擴散阻障膜122，在垂直方向上與通道區120C重疊；設置在通道區120C和字元線110之間的閘極介電層116；源極112和汲極114，分別電性連接至源極區120S和汲極區120D。
在一實施例中，薄膜電晶體200的源極區120S和汲極區120D可具有比通道區120C更高的氫濃度。在另一實施例中，氫擴散阻障膜122的厚度範圍可從大約1奈米至大約20奈米。在另一實施例中，薄膜電晶體200的氫擴散阻障膜122包括介電材料。在另一實施例中，薄膜電晶體200的氫擴散阻障膜122包括氧化鋁。在另一實施例中，薄膜電晶體200的第一介電層102可設置於半導體層120和基底100之間；且第二介電層106可設置於第一介電層102上並覆蓋半導體層120和氫擴散阻障膜122。在另一實施例中，源極112和汲極114可嵌入於第二介電層106中；且字元線110可嵌入於第一介電層102中。在另一實施例中，薄膜電晶體200的源極112和汲極114可在垂直方向上與字元線100的相對部分重疊。在另一實施例中，源極112和汲極114的間隔可比字元線110的寬度W更大。在另一實施例中，氫擴散阻障膜122可設置於第二介電層106和通道區120C之間；閘極介電層116可設置於半導體層120和字元線110之間。在另一實施例中，源極112和汲極114可嵌入於第一介電層102中，字元線110可嵌入於第二介電層106中。在另一個實施例中，第一介電層102可包含二氧化矽；且第二介電層106可包含二氧化矽或氮化矽。在另一實施例中，薄膜電晶體200可具有通過熱退火製程形成的源極區120S和汲極區120D。
請參考所有附圖且根據本揭露各實施例，提供了一種薄膜電晶體400。薄膜電晶體400包括：字元線110，設置於基底100上；半導體層120，設置於基底100上，半導體層120包括源極區120S、汲極區120D和通道區120C，溝道區120C設置於源極區120S和汲極區120D之間，且在垂直於基底100的平面的垂直方向上與字元線110重疊；氫擴散阻障膜122，在垂直方向上與通道區120C重疊；閘極介電層116，設置於通道區120C和字元線110之間；源極112和汲極114，分別電性耦合至源極區120S和汲極區120D；第一介電層102，設置於半導體層120和基底100之間；第二介電層106，設置於第一介電層102上，且覆蓋半導體層120和氫擴散阻障膜122，其中源極區120S和汲極區120D直接接觸第二介電層106，而通道區120C直接接觸氫擴散阻障膜122。
各實施例提供了形成電晶體的方法，包括在基底100上沉積第一介電層102；在第一介電層102上形成半導體層120；在半導體層120的通道區120C上形成氫擴散阻障膜122；在半導體層120和氫擴散阻障膜122上沉積第二介電層106；以及執行熱退火製程來使氫擴散至半導體層120中以在通道區120C的相對側上形成源極區120S和汲極區120D。
前述概述了幾個實施例的特徵，以使本領域技術人員可以更好地理解本揭露的各觀點。本領域技術人員可以意識到，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該明白這樣的等同構造不脫離本揭露的精神和範圍，並且在不背離本揭露的精神和範圍的情況下，他們可以進行各種改變，替換和變更。
8:基底 10:半導體材料層 12:淺溝渠隔離結構 14:主動區 15:半導體通道 18:金屬半導體合金區 20:閘極結構 22:閘極介電層 24:閘極 26:介電閘極間隙壁 28:閘極頂蓋介電層 30:內連層介電層 31A:平坦化介電層 31B:第一內連層介電層 32:第二內連層介電層 33:第三內連層介電層 34:第四內連層介電層 35:第五內連層介電層 36:第六內連層介電層 37:第七內連層介電層 40:金屬內連結構 41L:第一金屬線 41V:接觸件通孔結構 42L:第二金屬線 42V:第一金屬通孔結構 43L:第三金屬線 43V:第二金屬通孔結構 44L:第四金屬線 44V:第三金屬通孔結構 45L:第五金屬線 45V:第四金屬通孔結構 46L:第六金屬線 46V:第五金屬通孔結構 47B:金屬接合墊 47V:第六金屬通孔結構 50:記憶體陣列區 52:邏輯區 75:互補式金屬氧化物半導體電路 95:陣列 100:基底 101:光阻層 102:第一介電層 103:字元線溝渠 105:主動區電極通孔腔 106:第二介電層 110:字元線 112:源極/源極線 114:汲極/汲極線 116:閘極介電層 116L:閘極介電材料毯覆層 120:半導體層 120C:通道區 120D:汲極區 120L:半導體材料毯覆層 120S:源極區 122:氫擴散阻障膜 122L:阻障材料毯覆層/氫擴散阻障膜材料層 200:背閘極式薄膜電晶體 400:前閘極式薄膜電晶體 C:寬度 D:間隔距離 hd1:第一水平方向 hd2:第二水平方向 L0:接觸層結構 L1:第一內連層結構 L2:第二內連層結構 L3:第三內連層結構 L4:第四內連層結構 L5:第五內連層結構 L6:第六內連層結構 L7:第七內連層結構 W:寬度 2201~2211:操作步驟 2301~2308:操作步驟
結合附圖閱讀以下詳細說明，能最好地理解本揭露的各方面。應注意，根據本行業中的標準慣例，各種特徵未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A為依據本揭露一實施例在形成薄膜電晶體陣列之前的第一示範性結構的垂直剖面圖。 圖1B為依據本揭露一實施例在形成後段製程電晶體期間的第一示範性結構的垂直剖面圖。 圖1C為依據本揭露一實施例在形成上層金屬內連結構之後的第一示範性結構的垂直剖面圖。 圖2A為依據本揭露各實施例在基底上方沉積第一介電層之後的薄膜電晶體的中間結構的平面圖。 圖2B為依據本揭露各實施例沿圖2A中A-A'剖線截取的垂直剖面圖。 圖3A為依據本揭露各實施例在第一介電層中形成字元線溝渠之後的薄膜電晶體的中間結構的平面圖。 圖3B為依據本揭露各實施例沿圖3A中A-A'剖線截取的垂直剖面圖。 圖4A為依據本揭露各實施例在字元線溝渠中沉積金屬填充材料以形成字元線之後的薄膜電晶體的中間結構的平面圖。 圖4B為依據本揭露各實施例沿圖4A中A-A'剖線截取的垂直剖面圖。 圖5A為依據本揭露各實施例在沉積閘極介電毯覆層和半導體毯覆層材料之後的薄膜電晶體的中間結構的平面圖。 圖5B為依據本揭露各實施例沿圖5A中A-A'剖線截取的垂直剖面圖。 圖6A為依據本揭露各實施在對閘極介電毯覆層和半導體毯覆層進行圖案化之後的薄膜電晶體的中間結構的平面圖。 圖6B為依據本揭露各實施例沿圖6A中A-A'剖線截取的垂直剖面圖。 圖7A為依據本揭露各實施例在經圖案化的閘極介電層和半導體層上方沉積氫擴散阻障膜層之後的薄膜電晶體的中間結構的平面圖。 圖7B為依據本揭露各實施例沿圖7A中A-A'剖線截取的垂直剖面圖。 圖8A為依據本揭露各實施例在對氫擴散阻障膜進行圖案化之後的薄膜電晶體的中間結構的平面圖。 圖8B為依據本揭露各實施例沿圖8A中A-A'剖線截取的垂直剖面圖。 圖9A為依據本揭露各實施例在沉積第二介電層之後的薄膜電晶體的中間結構的平面圖。 圖9B為依據本揭露各實施例沿圖9A中A-A'剖線截取的垂直剖面圖。 圖10為依據本揭露各實施例在進行退火製程步驟以形成主動區期間的薄膜電晶體的垂直剖面圖。 圖11A為依據本揭露各實施例在形成主動區電極通孔腔之後的薄膜電晶體的中間結構的平面圖。 圖11B為依據本揭露各實施例沿圖11A中A-A'剖線截取的垂直剖面圖。 圖12A為依據本揭露各實施例在形成主動區電極之後的薄膜電晶體的完整結構的平面圖。 圖12B為依據本揭露各實施例沿圖12A中A-A'剖線截取的垂直剖面圖。 圖13為依據本揭露各實施例在形成主動區電極之後的薄膜電晶體的完整結構的半透明平面圖。 圖14A為依據本揭露各實施例在形成主動區電極之後的替代薄膜電晶體的完整結構的半透明平面圖。 圖14B為依據本揭露各實施例沿圖14A中A-A'剖線截取的垂直剖面圖。 圖15A為依據本揭露各替代實施例在源極線溝渠和汲極線溝渠中沉積金屬填充材料以形成源極線和汲極線之後的薄膜電晶體的中間結構的平面圖。 圖15B為依據本揭露各替代實施例沿圖15A中A-A'剖線截取的垂直剖面圖。 圖16A為依據本揭露各替代實施例在源極線和汲極線上方沉積半導體毯覆層之後的薄膜電晶體的中間結構的平面圖。 圖16B為依據本揭露各替代實施例沿圖16A中A-A'剖線截取的垂直剖面圖。 圖17A為依據本揭露各替代實施例在源極線和汲極線上方將半導體通道圖案化之後的薄膜電晶體的中間結構的平面圖。 圖17B為依據本揭露各替代實施例沿圖17A中A-A'剖線截取的垂直剖面圖。 圖18A為依據本揭露各替代實施例在半導體通道上方沉積氫擴散阻障膜層、閘極介電毯覆層以及字元線毯覆層之後的薄膜電晶體的中間結構的平面圖。 圖18B為依據本揭露各實施例沿圖18A中A-A'剖線截取的垂直剖面圖。 圖19A為依據本揭露各替代實施例在將氫擴散阻障膜、閘極介電層和字元線圖案化之後的薄膜電晶體的中間結構的平面圖。 圖19B為依據本揭露各實施例沿圖19A中A-A'剖線截取的垂直剖面圖。 圖20A為依據本揭露各替代實施例在沉積第二介電層之後的薄膜電晶體的中間結構的平面圖。 圖20B為依據本揭露各替代實施例沿圖20A中A-A'剖線截取的垂直剖面圖。 圖21為依據本揭露各替代實施例在進行退火製程步驟以形成主動區期間的薄膜電晶體的垂直剖面圖。 圖22為依據本揭露各替代實施例的背閘極式薄膜電晶體200的形成方法的製程流程圖。 圖23為依據本揭露各替代實施例的前閘極式薄膜電晶體400的形成方法的製程流程圖。
100:基底
102:第一介電層
106:第二介電層
110:字元線
112:源極/源極線
114:汲極/汲極線
116:閘極介電層
120C:通道區
120D:汲極區
120S:源極區
122:氫擴散阻障膜
200:背閘極式薄膜電晶體
C:寬度
D:間隔距離
W:寬度

Claims (20)

  1. 一種電晶體，包括： 字元線，設置於基底上； 半導體層，設置於所述基底上，所述半導體層包括源極區、汲極區和通道區，所述通道區設置於所述源極區和所述汲極區之間且在垂直於所述基底的平面的垂直方向上與所述字元線重疊； 氫擴散阻障膜，在所述垂直方向上與所述通道區重疊； 閘極介電層，設置於所述通道區和所述字元線之間；以及 源極與汲極，分別電性耦合至所述源極區與所述汲極區。
  2. 如請求項1所述的電晶體，其中所述源極區與所述汲極區具有比所述通道區更高的氫濃度。
  3. 如請求項1所述的電晶體，其中所述氫擴散阻障膜的厚度的範圍從大約1奈米至大約200奈米。
  4. 如請求項1所述的電晶體，其中所述氫擴散阻障膜包括介電材料。
  5. 如請求項1所述的電晶體，其中所述氫擴散阻障膜包括Al 2O 3。
  6. 如請求項1所述的電晶體，更包括： 第一介電層，設置於所述半導體層和所述基底之間；以及 第二介電層，設置於所述第一介電層上且覆蓋所述半導體層和所述氫擴散阻障膜。
  7. 如請求項6所述的電晶體，其中： 所述源極和所述汲極嵌入於所述第二介電層中；以及 所述字元線嵌入於所述第一介電層中。
  8. 如請求項7所述的電晶體，其中所述源極與所述汲極在所述垂直方向上與所述字元線的相對部分重疊。
  9. 如請求項7所述的電晶體，其中所述源極與所述汲極的間隔比所述字元線的寬度更大。
  10. 如請求項7所述的電晶體，其中： 所述氫擴散阻障膜設置於所述第二介電層和所述通道區之間；且 所述閘極絕緣層設置於所述半導體層和所述字元線之間。
  11. 如請求項6所述的電晶體，其中： 所述源極與所述汲極嵌入於所述第一介電層中；且 所述字元線嵌入於所述第二介電層中。
  12. 如請求項11所述的電晶體，其中： 所述氫擴散阻障膜設置於所述閘極介電層和所述通道區之間；且 所述閘極介電層設置於所述氫擴散阻障膜和所述字元線之間。
  13. 如請求項6所述的電晶體，其中： 所述第一介電層包括二氧化矽；以及 所述第二介電層包括二氧化矽或氮化矽。
  14. 如請求項1所述的電晶體，其中所述半導體層包括金屬氧化物半導體材料。
  15. 如請求項1所述的電晶體，其中所述源極區與所述汲極區是通過熱退火製程而形成。
  16. 一種電晶體，包括： 字元線，設置於基底上； 半導體層，設置於所述基底上，所述半導體層包括源極區、汲極區和通道區，所述通道區設置於所述源極區和所述汲極區之間且在垂直於所述基底的平面的垂直方向上與所述字元線重疊； 氫擴散阻障膜，在所述垂直方向上與所述通道區重疊； 閘極介電層，設置於所述通道區和所述字元線之間； 源極與汲極，分別電性耦合至所述源極區與所述汲極區； 第一介電層，設置於所述半導體層和所述基底之間； 第二介電層，設置於所述第一介電層上且覆蓋所述半導體層和所述氫擴散阻障膜，其中 所述源極區與所述汲極區直接接觸所述第二介電層；以及 所述通道區直接接觸所述氫擴散阻障膜。
  17. 如請求項16所述的電晶體，其中： 所述源極區與所述汲極區具有比所述通道區更高的氫含量； 所述氫擴散阻障膜包括介電材料；以及 所述半導體層包括金屬氧化物半導體材料。
  18. 一種形成電晶體的方法，包括： 在基底上沉積第一介電層； 在所述第一介電層上形成半導體層； 在所述半導體層的通道區上形成氫擴散阻障膜； 在所述半導體層和所述氫擴散阻障膜上沉積第二介電層；以及 執行熱退火製程以使氫擴散進所述半導體層以在所述通道區相對側上形成源極區和汲極區。
  19. 如請求項18所述的形成電晶體的方法，其中執行所述熱退火製程包括在含氫氣的氣氛中並在大約100℃至大約300℃的溫度範圍內加熱所述基底。
  20. 如請求項18所述的形成電晶體的方法，更包括： 在所述第一介電層和所述第二介電層的不同層中形成字元線、源極與汲極；以及 在所述字元線和所述通道區之間形成閘極介電層。
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