TW202310200A - 記憶體裝置 - Google Patents

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江昱維
賴昇志
楊豐誠
林仲德
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Abstract

在一些實施例中，本揭露係關於一種記憶體裝置，包括設置於基板上的複數閘極電極層。第一記憶體單元設置於基板上，且包括延伸穿過複數閘極電極層的第一及第二源極/汲極導線。阻障結構設置於第一與第二源極/汲極導線間。通道層設置於第一與第二源極/汲極導線的複數最外側側壁上。第一介電層設置於阻障結構與通道層間。記憶體層設置於通道層的複數側壁上。第一介電層具有在第一介電層之複數最外側側壁間量測的第一最大寬度。第一源極/汲極導線具有在第一源極/汲極導線之複數最外側側壁間量測的第二最大寬度。第二寬度大於第一寬度。

Description

記憶體裝置
本揭露係有關於一種記憶體裝置，特別係有關於一種3D NOR類型記憶體陣列的記憶體裝置。
二維(2D)記憶體陣列普遍存在於電子裝置中，並且舉例來說，可包括NOR快閃記憶體(flash memory)陣列、NAND快閃記憶體陣列、動態隨機存取記憶體(dynamic random-access memory, DRAM)陣列等。然而，2D記憶體陣列正在抵達微縮的限制，且因此在記憶體密度上也抵達了限制。三維(3D)記憶體陣列對於增加記憶體密度是備受期待的候選者，並且舉例來說，可包括3D NAND快閃記憶體陣列、3D NOR快閃記憶體陣列等。
本揭露實施例提供一種記憶體裝置。上述記憶體裝置包括設置於基板上方之複數閘極電極層的堆疊；設置於複數閘極電極層之每一者的上方及下方的複數互連介電層；設置於基板上方的第一記憶體單元，且第一記憶體單元包括：垂直地延伸穿過複數閘極電極層之堆疊的第一源極/汲極導線；垂直地延伸穿過複數閘極電極層之堆疊的第二源極/汲極導線；設置於第一源極/汲極導線與第二源極/汲極導線之間的阻障結構；設置於第一源極/汲極導線及第二源極/汲極導線之複數最外側側壁上的通道層；設置於阻障結構與通道層之間的第一介電層，其中第一介電層的複數最外側側壁直接接觸通道層；以及設置於通道層之複數最外側側壁上的記憶體層，其中第一介電層具有第一寬度，第一寬度為第一介電層之複數最外側側壁之間的最大距離，且第一源極/汲極導線具有第二寬度，第二寬度為第一源極/汲極導線之複數最外側側壁之間的最大距離，並且第二寬度大於第一寬度。
本揭露實施例提供一種記憶體裝置。上述記憶體裝置包括設置於基板上方的第一記憶體單元，且第一記憶體單元包括：延伸穿過複數閘極電極層之堆疊的第一源極/汲極導線，其中複數閘極電極層與設置於基板上方的複數互連介電層交替；延伸穿過與複數互連介電層交替之複數閘極電極層的堆疊的第二源極/汲極導線，其中第二源極/汲極導線在第一方向上藉由第一阻障結構與第一源極/汲極導線分隔；圍繞第一源極/汲極導線與第二源極/汲極導線之複數最外側側壁的第一通道層；以及圍繞第一通道層之複數最外側側壁的第一記憶體層，其中在第一方向上連續延伸的第一線段在第二方向上與第一阻障結構偏移，並且與第一記憶體層、第一源極/汲極導線以及第二源極/汲極導線交叉，且其中第二方向垂直於第一方向。
本揭露實施例提供一種記憶體裝置的形成方法。上述記憶體裝置的形成方法包括：在基板上方形成設置於複數互連介電層之間的複數虛擬閘極電極層的堆疊；在複數虛擬閘極電極層的堆疊內形成第一溝槽；在第一溝槽內形成第一犧牲材料；在第一犧牲材料內形成複數第一開口，其中複數第一開口寬於第一溝槽；以複數閘極電極層取代複數虛擬閘極電極層；移除第一犧牲材料；以記憶體層、通道層、第一介電層以及第二介電層襯墊第一溝槽與複數第一開口；選擇性地移除第一介電層及第二介電層之設置於複數第一開口內的複數部分；在複數第一開口內形成導電材料，以在複數第一開口內形成複數源極/汲極導線；以及在最上方互連介電層上方形成互連結構，以將複數互連線路耦接至複數源極/汲極導線以及複數閘極電極層。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各元件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形的實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸的實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置之間的關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「低於」、「下方」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
三維(3D)的NOR類型記憶體陣列可包括複數水平堆疊的閘極電極層，這些閘極電極層設置於沿著垂直方向延伸的源極導線與垂直汲極導線之間。3D NOR類型記憶體陣列包括在基板上方以高密度排列並且並聯連接，以達成積之和(sum-of-product)操作的記憶體單元。3D NOR類型記憶體陣列的每個記憶體單元，可藉由透過存取電路選擇耦接至源極導線的源線(source-line)、耦接至汲極導線的位元線以及耦接至閘極電極層的字元線來進行存取。通道層可被設置在源極與汲極導線的最外側側壁上，而記憶體層可被設置於通道層之最外側側壁上且介於閘極電極層與源極和汲極導線之間。在一些實施例中，於存取記憶體單元時，可基於流經通道層的電流將資料寫入至每個記憶體單元的記憶體層，或者是自每個記憶體單元的記憶體層讀取資料。
3D NOR類型記憶體陣列的形成可藉由在閘極電極層的堆疊內形成溝槽來進行，其中這些閘極電極層藉由互連介電層而彼此分隔。記憶體層、通道層以及介電層可被沉積在溝槽內。接著，介電層的一些部分可被移除以形成開口，其中源極導線與汲極導線將於隨後被形成在開口中。遮罩結構可被用於形成開口。然而，在一些情況下，遮罩結構的開口可能會直接覆蓋於通道層及/或記憶體層的一些部分上，導致通道層及/或記憶體層的這些部分被移除及/或受損。如此一來，由於通道層及/或記憶體層這些受損或是缺失的部分，3D NOR類型記憶體陣列可能會變得不可靠。
本揭露的多種實施例係有關於在虛擬(dummy)閘極電極層的堆疊內形成第一溝槽，其中這些虛擬閘極電極層藉由互連介電層而彼此分隔。第一溝槽可被填充以第一犧牲材料，並且可以根據遮罩結構移除第一犧牲材料的一些部分，以在第一犧牲材料內形成複數第一開口。第一開口寬於第一溝槽。在一些實施例中，虛擬閘極電極層隨後被移除並且被閘極電極層所取代，且接著，第一犧牲層被移除。在一些實施例中，記憶體層、通道層、第一介電層以及第二介電層被形成在第一溝槽與第一開口內。在一些實施例中，記憶體層、通道層、第一介電層以及第二介電層完全填充第一溝槽，其中在第一開口中，於第二介電層的內側側壁之間有空間存在。
在一些實施例中，第一開口內之第一及第二介電層的一些部分藉由蝕刻製程被選擇性地移除，此蝕刻製程避免了對通道層與記憶體層造成損傷。進一步地，在一些實施例中，第一溝槽內之第一及第二介電層的其他部分並未被蝕刻製程移除，因為第一溝槽中的薄層之間並不存在可供蝕刻劑進行移除的空間。換句話說，在一些實施例中，因為第一開口具有比第一溝槽更大的寬度，因此不需要遮罩結構來選擇性地移除第一開口內之第一及第二介電層的一些部分。在一些實施例中，經由沉積、移除與圖案化製程的多種操作，源極與汲極導線接著被形成在第一開口中以形成3D NOR類型記憶體陣列，由於在製造期間減輕了對其通道層和記憶體層的損傷，此3D NOR類型記憶體陣列具有增加的可靠度。
第1A圖顯示了3D NOR類型記憶體陣列之一些實施例的俯視圖100A，其中3D NOR類型記憶體陣列所包括的源極/汲極導線寬於源極/汲極導線之間的阻障(barrier)結構。
第1A圖之俯視圖100A中的3D NOR類型記憶體陣列位於xy平面上且包括記憶體單元118，記憶體單元118在y方向上藉由單元隔離結構112彼此分隔，並且在x方向上藉由互連介電層102彼此分隔。每個記憶體單元118包括源極導線104、汲極導線106、通道層108以及記憶體層110。在一些實施例中，通道層108自源極導線104的最外側側壁連續地延伸至汲極導線106的最外側側壁。在一些實施例中，記憶體層110沿著通道層108的最外側側壁持續地延伸。在一些實施例中，源極導線104藉由阻障結構114與汲極導線106分隔。在一些實施例中，第一介電層116被設置在阻障結構114的最外側側壁上，並且在x方向上將阻障結構114與通道層108分隔。在一些實施例中，源極導線104與汲極導線106的一些部分，具有與第一介電層116直接接觸的最外側側壁。
在一些實施例中，為了在y方向上分隔每個記憶體單元118，單元隔離結構112將每個記憶體單元118之間的通道層108完全分隔。進一步地，在一些實施例中，單元隔離結構112將記憶體單元118之間的源極導線104與汲極導線106完全分隔。在一些實施例中，單元隔離結構112、阻障結構114、第一介電層116以及互連介電層102包括介電材料，舉例來說，介電材料例如氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(borosilicate glass, BSG)、磷矽酸鹽玻璃(phosphoric silicate glass, PSG)、硼磷矽酸鹽玻璃(BPSG)、低k值氧化物(例如：碳摻雜之氧化物、SiCOH)等。在一些實施例中，第一介電層116具有高於單元隔離結構112、阻障結構114及/或互連介電層102的介電常數。在一些這樣的實施例中，舉例來說，第一介電層116可包括氧化鋁、氧化鉿等。
在一些實施例中，源極導線104具有第一寬度w 1，此為源極導線104的最大寬度，並且是在x方向上於源極導線104的最外側側壁之間量測的。在一些實施例中，汲極導線106具有第二寬度w 2，此為汲極導線106的最大寬度，並且是在x方向上於汲極導線106的最外側側壁之間量測的。在一些實施例中，第一寬度w 1是在源極導線104的最頂部表面處量測的，而第二寬度w 2是在汲極導線106的最底部表面處量測的。將能理解的是，在其他實施例中，不同於第1A圖所示，源極導線104的第一寬度w 1可以位於源極導線104的不同區域，且汲極導線106的第二寬度w 2可以位於汲極導線106的不同的區域。
在一些實施例中，第一介電層116之最外側側壁之間的最大距離等於第三寬度w 3。第三寬度w 3是在x方向上於第一介電層116的最外側側壁之間量測的。第一介電層116的最外側側壁直接接觸通道層108的最內側側壁。在一些實施例中，第三寬度w3的量測，包括阻障結構114的寬度以及第一介電層116之設置於阻障結構114任一側的兩個部分。在一些實施例中，第一介電層116的第三寬度w 3小於源極導線104的第一寬度w 1，並且小於汲極導線106的第二寬度w 2。在一些實施例中，因為源極導線104與汲極導線106中的每一者具有大於第一介電層116的最大寬度，因此在y方向上持續延伸的線段101可以在x方向上與阻障結構114偏移，並與相同之記憶體單元118的記憶體層110、通道層108、源極導線104和汲極導線106交叉(intersect)。
在一些實施例中，源極導線104與汲極導線106中的每一者具有第四寬度w 4，第四寬度w 4為源極導線104與汲極導線106的最小寬度。在一些實施例中，阻障結構114具有第五寬度w 5，第五寬度w 5為阻障結構114在x方向上量測的最大寬度。在一些實施例中，第四寬度w 4約等於第五寬度w 5。
在一些實施例中，第三寬度w 3小於第一寬度w 1及第二寬度w 2，以降低在記憶體單元118的形成期間對通道層108的損傷。舉例來說，在形成記憶體單元118的一些實施例中，記憶體層110、通道層108、第一介電層116以及阻障結構114被形成在互連介電層102的空腔(cavity)內。接著，第一介電層116以及阻障結構114的一些部分被選擇性地從通道層108移除。因為第三寬度w 3小於第一寬度w 1及第二寬度w 2，因此阻障結構114更容易從通道層108移除，進而減輕對通道層108的損傷。
第1B圖顯示對應第1A圖之俯視圖100A的一些實施例的俯視圖100B，並且包括用於顯示3D NOR類型記憶體陣列如何操作的電晶體示意圖。
在一些實施例中，互連介電層(第1A圖的互連介電層102)被設置於閘極電極層120上方。換句話說，在一些實施例中，於第1A圖中，閘極電極層120位於互連介電層102後方。因此，在第1B圖的俯視圖100B中，互連介電層102被省略，且記憶體單元118包括圍繞記憶體層110的閘極電極層120。
在一些實施例中，閘極電極層120包括導電或半導體材料，舉例來說，例如氮化鈦、鎢、氮化鉭、銅、多晶矽等。在一些實施例中，源極導線104與汲極導線106包括導電材料，舉例來說，例如氮化鈦、鎢、氮化鉭、銅或一些其他合適的導電材料。在一些實施例中，通道層108包括半導體材料，舉例來說，例如多晶矽、非晶矽、氧化物半導體(oxide-semiconductor)材料、氧化銦鎵鋅(indium gallium zinc oxide)或是一些其他合適的半導體材料。在一些實施例中，記憶體層110包括能夠根據流經通道層108的不同偏壓來儲存資料的材料，舉例來說，例如二氧化矽-氮化矽-二氧化矽(ONO)結構、鐵電(ferroelectric)材料(例如：氧化鉿、氧化鉿鋅等)、或是一些其他合適的記憶體儲存材料。在一些其他實施例中，記憶體層110可包括半導體材料，例如多晶矽，並且用作浮動閘極(floating gate)。
在一些實施例中，每個記憶體單元118可藉由對源極導線104、汲極導線106以及閘極電極層120施加訊號(例如：電流、電壓)來「開啟(turn on)」。接著，通道層108可被「開啟」以使移動電荷載子(例如：電子、電洞)在源極導線104與汲極導線106之間流動。因此，在一些實施例中，每個記憶體單元118包括設置於阻障結構114之第一側上的第一電晶體122a，以及設置於阻障結構114之第二側上的第二電晶體122b。當移動電荷載子流經阻障結構114之第一側上的通道層108的第一通道區域108a時，第一電晶體122a被導通，而當移動電荷載子流經阻障結構114之第二側上的通道層108的第二通道區域108b時，第二電晶體122b被導通。第一電晶體122a與第二電晶體122b可同時被存取，因為第一電晶體122a與第二電晶體122b耦接至相同的源極導線104、汲極導線106以及閘極電極層120。
在一些實施例中，基於施加到源極導線104、汲極導線106以及閘極電極層120的訊號(例如：電流、電壓)還有流經通道層108的移動電荷載子，資料狀態(例如：「1」或「0」)可被寫入至記憶體層110上。進一步地，可以使用不同的訊號(例如：電流、電壓)幅度(amplitude)從記憶體層110讀取資料狀態，這些訊號的幅度不同於用於將資料狀態寫入至記憶體層110上的訊號(例如：電流、電壓)。
在一些實施例中，因為源極導線104與汲極導線106寬於第一介電層116，因此減輕了在製造期間對通道層108的損傷，進而增加了每個記憶體單元118之第一電晶體122a及第二電晶體122b的可靠度。
第1C圖顯示了3D NOR類型記憶體陣列之一些實施例在xz平面上的截面圖100C。在一些實施例中，第1C圖的截面圖100C對應第1A圖的截面線段CC’。
在一些實施例中，複數閘極電極層120被設置在基板124上方。每個閘極電極層120具有被多個互連介電層102中的一者所圍繞的上方表面與下方表面。在一些實施例中，汲極導線106從互連介電層102中最上方的一者延伸至互連介電層102中最底部的一者，但藉由互連介電層102中最底部的一者與基板分隔。在一些實施例中，汲極導線106的最外側側壁被通道層108及記憶體層110所圍繞。
在一些實施例中，第1C圖的截面圖100C包括6個不同記憶體單元的特徵。舉例來說，在一些實施例中，閘極電極層120中最上方的一者與汲極導線106對應第一記憶體單元118a；閘極電極層120中中間的一者與汲極導線106對應第二記憶體單元118b；閘極電極層120中最底部的一者與汲極導線106對應第三記憶體單元118c；閘極電極層120中最上方的一者與阻障結構114對應第四記憶體單元118d；閘極電極層120中中間的一者與阻障結構114對應第五記憶體單元118e；而閘極電極層120中最底部的一者與阻障結構114對應第六記憶體單元118f。
因此，在一些實施例中，第1C圖的截面圖100C與第1A圖的俯視圖100A對應三維(3D)NOR類型記憶體陣列，因為記憶體單元118被設置在x 、y以及z方向上，這增加了設置於基板124之一面積上的記憶體單元118的數量(即：增加了裝置密度)。進一步地，由第1C圖的截面圖100C看來，汲極導線106寬於第一介電層116，以降低製造期間對通道層108造成的損傷。
第1D圖顯示了3D NOR類型記憶體陣列之一些實施例在x-z平面上的截面圖100D。在一些實施例中，第1D圖的截面圖100D對應第1A圖的截面線段DD’。
第1A圖的截面線段DD’沿著y方向延伸穿過阻障結構114。在一些實施例中，第一源極導線104a藉由阻障結構114與第一汲極導線106a分隔。在一些實施例中，第一源極導線104a與第一汲極導線106a為相同記憶體單元的一部分。在一些實施例中，第一單元隔離結構112a將第一汲極導線106a與不同記憶體單元的第二源極導線104b分隔，而第二單元隔離結構112b將第一源極導線104a與不同記憶體單元的第二汲極導線106b分隔。進一步地，在一些實施例中，第一單元隔離結構112a將第一汲極導線106a與第二源極導線104b完全分隔，且第二單元隔離結構112b將第一源極導線104a與第二汲極導線106b完全分隔。
將能理解的是，在一些其他實施例中，第二源極導線104b與第二汲極導線106b的標記可被切換，使得第一單元隔離結構112a將第一汲極導線106a與第二汲極導線106b分隔，而第二單元隔離結構112b將第一源極導線104a與第二源極導線104b分隔。
第2A圖顯示了設置於3D NOR類型記憶體陣列上方之互連導線的一些實施例的俯視圖200A。
第2A圖的俯視圖200A忽略了將被設置於互連導線202下方與之間的互連結構介電質。為了易於理解互連導線202相對於3D NOR類型記憶體陣列之記憶體單元118的位置，互連結構介電層在第2A圖中被省略。在一些實施例中，互連導線202在x方向上延伸，並且在y方向上彼此分隔。
第2B圖顯示了耦接至汲極導線之互連導線的一些實施例在xz平面上的截面圖200B。在一些實施例中，第2B圖的截面圖200B對應第2A圖的截面線段BB’。
在一些實施例中，互連結構介電層206被設置在互連介電層102、汲極導線106、通道層108、記憶體層110、阻障結構114以及第一介電層116上方。在一些實施例中，互連導線202經由在z方向上延伸的互連接點204耦接到汲極導線106。
進一步地，在一些實施例中，第一介電層116的最頂部表面116t與阻障結構114的最頂部表面114t，被設置為低於通道層108的最頂部表面108t以及記憶體層110的最頂部表面110t，這是因為製程期間的殘留蝕刻(residual etching)效應。
第2C圖顯示了耦接至閘極電極層之互連導線的一些實施例在yz平面上的截面圖200C。在一些實施例中，第2C圖的截面圖200C對應第2A圖的截面線段CC’。
在一些實施例中，於基板124上方，閘極電極層120在長度方面有所錯開(stagger)。在第2C圖中，閘極電極層120之錯開的部分並未直接位於任何記憶體單元(第2A圖的記憶體單元118)的記憶體層(第2A圖的記憶體層110)之下。舉例來說，在一些實施例中，最上方的閘極電極層120u短於中間的閘極電極層120m，且中間的閘極電極層120m短於最底部的閘極電極層120b。藉由閘極電極層120這種錯開的配置，互連接點204可以接觸每個閘極電極層120，並且維持與其他閘極電極層120和其他互連接點204的隔離。因此，在一些實施例中，於z方向的量測上，耦接至閘極電極層120的互連接點204在高度上有所變化。互連介電層102與互連結構介電層206防止閘極電極層120、互連接點204以及互連導線202中的各種元件之間發生不希望出現的串擾(cross-talk)。
第2D圖顯示3D NOR類型記憶體陣列之記憶體單元的一些實施例的示意圖200D，其中3D NOR類型記憶體陣列耦接至位元線、源線以及字元線，並且由列與偏壓電路控制。
在一些實施例中，互連導線(第2A圖的互連導線202)對應位元線BL、源線SL或是字元線WL。舉例來說，在一些實施例中，汲極導線106耦接至對應位元線BL的互連導線(第2A圖的互連導線202)，而源極導線104耦接至對應源線SL的互連導線(第2A圖的互連導線202)。位元線BL以及源線SL可被耦接至偏壓(bias)電路208，偏壓電路208藉由對位元線BL以及源線SL施加不同的訊號(例如：電流、電壓)來將位元線BL以及源線SL「開啟」和「關閉」。
在一些實施例中，最底部的閘極電極層120b耦接至對應第一字元線WL x的互連導線(第2A圖的互連導線202)；中間的閘極電極層120m耦接至對應第二字元線WL x+1的互連導線(第2A圖的互連導線202)；且最上方的閘極電極層120u耦接至對應第三字元線WL x+2的互連導線(第2A圖的互連導線202)。在一些實施例中，第一字元線WL x、第二字元線WL x+1以及第三字元線WL x+2耦接至列(row)電路210，列電路210可以藉由對第一字元線WL x、第二字元線WL x+1以及第三字元線WL x+2中的一者施加不同的訊號(例如：電流、電壓)，來選擇性地「開啟」與「關閉」第一字元線WL x、第二字元線WL x+1或是第三字元線WL x+2中的一者。
進一步地，第2D圖的示意圖200D顯示了第一記憶體單元118a、第二記憶體單元118b以及第三記憶體單元118c之經過簡化的形式，其中每個記憶體單元(第一記憶體單元118a、第二記憶體單元118b以及第三記憶體單元118c)包括第一電晶體122a與第二電晶體122b。第一電晶體122a與第二電晶體122b中的每一者，均耦接至位元線BL、源線SL以及字元線WL。在第2D圖的示意圖200D中，相同的位元線BL與相同的源線SL耦接到第一記憶體單元118a、第二記憶體單元118b以及第三記憶體單元118c。然而，不同的字元線WL耦接到第一記憶體單元118a、第二記憶體單元118b以及第三記憶體單元118c。因此，為了存取第一記憶體單元118a、第二記憶體單元118b以及第三記憶體單元118c中的一者，偏壓電路「開啟」源線SL與位元線BL，且特定的字元線WL(例如：第一字元線WL x、第二字元線WL x+1或是第三字元線WL x+2)由列電路210「開啟」，同時其他字元線WL則保持「關閉」。根據施加到記憶體單元(第一記憶體單元118a、第二記憶體單元118b以及第三記憶體單元118c)的訊號(例如：電流、電壓)，資料可被寫入至所存取之記憶體單元(第一記憶體單元118a、第二記憶體單元118b以及第三記憶體單元118c)的記憶體層(第2B圖的記憶體層110)，或是從所存取之記憶體單元(第一記憶體單元118a、第二記憶體單元118b以及第三記憶體單元118c)的記憶體層(例如，第2B圖的記憶體層110)讀取資料。
於存在複數位元線BL以及複數源線SL的實施例中，偏壓電路208亦將選擇性地「開啟」位元線BL中的一者以及源線SL中的一者，以存取一個特定的記憶體單元118。
第3圖至第6圖顯示了具有較寬之源極/汲極導線的3D NOR類型記憶體陣列的一些替代性實施例的俯視圖300-600。
如第3圖之俯視圖300所示，在一些實施例中，阻障結構114與第一介電層116具有在y方向上量測之較大的高度，大於第1A圖之俯視圖100A所示。因此，在一些實施例中，源極導線104所具有之在x方向上量測的寬度，在y方向上從源極導線104的最頂部表面朝向源極導線104的最底部表面持續地減少。相似地，在一些實施例中，汲極導線106所具有之在x方向上量測的寬度，在y方向上從汲極導線106的最頂部表面朝向汲極導線106的最底部表面持續地增加。在一些這樣的實施例中，源極導線104與汲極導線106的第四寬度w 4，也就是源極導線104與汲極導線106的最小寬度，大於阻障結構114的第五寬度w 5，其中第五寬度w 5為阻障結構114的最大寬度。
在一些這樣的實施例中，源極導線104與汲極導線106可具有實質上彎曲的最外側側壁。於此等實施例中，由俯視圖300來看，源極導線104與汲極導線106可具有實質上呈半圓形的輪廓。在一些其他實施例中，源極導線104與汲極導線106可具有實質上筆直的最外側側壁。於此等實施例中，由俯視圖300來看，源極導線104與汲極導線106可具有實質上呈三角形的輪廓。
在一些實施例中，為了節省基板(第1C圖的基板124)上方的空間，記憶體單元118並未在x方向上被對稱地設置。換句話說，在一些實施例中，記憶體單元118的阻障結構114可以在x方向上與另一個記憶體單元118的單元隔離結構112直接分隔，而不是與另一個記憶體單元118的阻障結構114直接分隔。在一些這樣的實施例中，一個記憶體單元118之較寬的區域(例如：源極導線104與汲極導線106)，在x方向上直接位於另一個記憶體單元之較窄的區域(例如：阻障結構114)旁邊。於此等實施例中，不同記憶體單元118的記憶體層110在x方向上被互連介電層102充分地分隔，以防止不同記憶體單元118的記憶體層110之間的串擾。
因此，在一些實施例中，於x方向上持續延伸的第一線段103，與第一記憶體單元的源極導線104或汲極導線106以及相鄰之記憶體單元的阻障結構114交叉。相似地，在一些實施例中，與第一線段103分隔並且平行於第一線段103的第二線段105，與第一記憶體單元的阻障結構114以及相鄰之記憶體單元的源極導線104或汲極導線106交叉。
如第4圖的俯視圖400所示，在一些其他實施例中，由俯視圖400的角度來看，源極導線104與汲極導線106具有矩形的輪廓。
如第5圖的俯視圖500所示，在一些其他實施例中，單元隔離結構(第3圖的單元隔離結構112)被省略，使得在y方向上彼此分隔的記憶體單元118共享源極導線104與汲極導線106。在一些這樣的實施例中，由俯視圖500來看，源極導線104與汲極導線106具有實質上呈圓形的輪廓。進一步地，在一些這樣的實施例中，相同的通道層108沿著共享相同之源極導線104或汲極導線106的記憶體單元連續地延伸。
如第6圖的俯視圖600所示，在一些其他實施例中，單元隔離結構(第4圖的單元隔離結構112)被省略，使得在y方向上彼此分隔的記憶體單元118共享源極導線104與汲極導線106。在一些這樣的實施例中，由俯視圖600來看，源極導線104與汲極導線106具有實質上呈矩形的輪廓。藉由省略單元隔離結構(第3圖及第4圖的單元隔離結構112)，可以節省製程期間的操作，並且可以降低記憶體單元118在y方向的尺寸以增加裝置密度。
第7A圖至第24C圖顯示了形成3D NOR類型記憶體陣列之方法的一些實施例的多種圖式(標記為700A-2400C)，其中此方法藉由在沉積通道與記憶體層之前於溝槽中形成較寬的開口，以減輕在未來的製程操作期間對通道與記憶體層造成的損傷。儘管對第7A圖至第24C圖係有關於一種方法，但應理解的是，第7A圖至第24C圖所揭露的結構並不限於此方法，而是可以單獨作為獨立於此方法的結構。
在第7A圖至第24C圖中，將能理解的是，「A」圖式(例如：7A、8A、9A、10A等)為xy平面上的俯視圖，而「B」圖式(例如：7B、8B、9B、10B等)則是對應於先前「A」圖式之截面線段BB’的xz平面上的截面圖。舉例來說，第7B圖的截面圖700B對應第7A圖之俯視圖700A的截面線段BB’。
如第7A圖之俯視圖700A以及第7B圖之截面圖700B所示，在一些實施例中，設置於互連介電層102之間的虛擬閘極電極層702被形成於基板124上方。互連介電層102被設置在每個虛擬閘極電極層702的上方與下方。在一些實施例中，基板124包括任何類型的半導體本體(例如：矽/CMOS體(bulk)、SiGe、SOI等)，例如半導體晶圓或晶圓上的一或多者以及任何其他類型之半導體及/或形成於其上或是以其他方式與之相關的磊晶層。
在一些實施例中，舉例來說，互連介電層102包括介電材料，例如氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k值氧化物(例如：碳摻雜之氧化物、SiCOH)等。在一些實施例中，互連介電層102可藉由沉積製程(例如：化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等)的方式形成。
在一些實施例中，舉例來說，虛擬閘極電極層702包括氮化矽、碳化矽等。在一些實施例中，虛擬閘極電極層702包括不同於互連介電層102的材料，使得虛擬閘極電極層702可以在稍後被移除，並且被導電材料所取代以形成閘極電極層。在一些實施例中，虛擬閘極電極層702可藉由沉積製程(例如： CVD、PVD、ALD等)的方式形成。
如第8A圖之俯視圖800A以及第8B圖之截面圖800B所示，在一些實施例中，執行移除製程以在互連介電層102與虛擬閘極電極層702內形成溝槽802。在一些實施例中，溝槽802藉由下列方法形成：首先經由沉積(例如：PVD、CVD、ALD、自旋塗佈(spin-on)等)、微影以及移除(例如：蝕刻、化學機械研磨(chemical mechanical planarization, CMP)等)製程的多種操作，在互連介電層102上方形成遮罩結構。於互連介電層102上方形成遮罩結構之後，執行第8A圖及第8B圖的移除製程，以根據遮罩結構中的開口移除互連介電層102與虛擬閘極電極層702的一些部分。在一些實施例中，溝槽802所具有之在x方向上量測的寬度，等於第一距離d 1。在一些實施例中，舉例來說，第一距離d 1處於約10奈米與約450奈米之間的範圍內。在一些實施例中，多於或是少於兩個的溝槽802被形成在基板124上方。
在一些實施例中，第8A圖及第8B圖的移除製程包括濕式或乾式蝕刻製程。在一些實施例中，當互連介電層102中最底部的一者的第一中間表面804被曝露時，停止第8A圖及第8B圖的移除製程。換句話說，在一些實施例中，互連介電層102中最底部的一者的第一中間表面804，定義了溝槽802的最底部表面。在一些實施例中，第8A圖及第8B圖的移除製程由蝕刻時間控制。在一些實施例中，互連介電層102中之最底部的一者，厚於其他的互連介電層102，以確保基板124在第8A圖及第8B圖的移除製程期間不會曝露。
如第9A圖之俯視圖900A以及第9B圖之截面圖900B所示，溝槽(第8A圖及第8B圖的溝槽802)被填充以第一犧牲材料902。在一些實施例中，第一犧牲材料902藉由沉積製程(例如：PVD、CVD、ALD等)的方式形成。在一些實施例中，於沉積製程之後執行諸如化學機械研磨(CMP)的移除製程，以移除第一犧牲材料902之被設置於互連介電層102中最上方的一者上方的部分。在一些實施例中，第一犧牲材料902所包括的材料不同於虛擬閘極電極層702以及互連介電層102，使得第一犧牲材料902可在稍後被選擇性地移除，同時不會移除虛擬閘極電極層702以及互連介電層102的部分。舉例來說，在一些實施例中，第一犧牲材料902可包括碳化矽、矽、碳氧化矽或是其他合適的材料，其對於虛擬閘極電極層702以及互連介電層102具有高蝕刻選擇性。
如第10A圖之俯視圖1000A以及第10B圖之截面圖1000B所示，可藉由移除第一犧牲材料902、互連介電層102以及虛擬閘極電極層702的一些部分，以在溝槽(第8A圖及第8B圖的溝槽802)上方形成第一開口1002。在一些實施例中，使用另一個蝕刻遮罩並接著進行移除製程(例如：濕式或乾式蝕刻)來形成第一開口1002，其中此蝕刻遮罩包括直接設置於溝槽(第8A圖及第8B圖的溝槽802)上方的開口。在一些實施例中，第一開口1002比溝槽(第8A圖及第8B圖的溝槽802)還寬。舉例來說，在一些實施例中，第一開口1002具有在x方向上量測之等於第二距離d 2的寬度，其中第二距離d 2大於第一距離d 1。在一些實施例中，第一開口1002具有在y方向上量測之等於第三距離d 3的高度。在一些實施例中，由第10A圖的俯視圖1000A來看，第一開口1002具有實質上呈圓形的輪廓，且因此第二距離d 2約等於第三距離d 3。在一些其他實施例中，第一開口1002可具有由第10A圖之俯視圖1000A看來實質上呈矩形、菱形、橢圓形或一些其他合適形狀的輪廓。在一些實施例中，舉例來說，第二距離d 2和第三距離d 3中的每一者，處於約50奈米與約500奈米之間的範圍內。
在一些實施例中，第一開口1002具有由互連介電層102中最底部的一者的第二中間表面1004所定義之最底部表面。在一些實施例中，第二中間表面1004高於、低於或是約略相同於第一中間表面804所處的高度。在一些實施例中，如第10A圖的俯視圖1000A所示，第一開口1002藉由第一犧牲材料902在y方向上彼此分隔。進一步地，在一些實施例中，第10A圖的截面線段BB’與第一開口1002以及第一犧牲材料902交叉。換句話說，在一些實施例中，第一開口1002並不會在x方向上被直接設置於彼此旁邊，以防止第一開口1002在x方向上彼此接觸。
如第11A圖之俯視圖1100A以及第11B圖之截面圖1100B所示，在一些實施例中，虛擬閘極電極層(第10B圖的虛擬閘極電極層702)被選擇性地移除。在一些實施例中，第11A圖及第11B圖選擇性移除製程包括濕式蝕刻劑，舉例來說，例如熱磷酸(hot phosphoric acid)或是一些其他合適的濕式蝕刻劑，其移除虛擬閘極電極層(第10B圖的虛擬閘極電極層702)，且不會移除第一犧牲材料902或是互連介電層102。
如第12A圖之俯視圖1200A以及第12B圖之截面圖1200B所示，在一些實施例中，閘極電極層120被形成於虛擬閘極電極層(第10B圖的虛擬閘極電極層702)曾經存在的位置上。在一些實施例中，閘極電極層120藉由沉積製程(例如：PVD、CVD、ALD、濺鍍(sputtering)等)的方式形成。在一些實施例中，舉例來說，閘極電極層120包括氮化鈦、鎢、氮化鉭、銅或是一些其他合適的導電金屬。在一些其他實施例中，閘極電極層120可包括多晶矽或是一些其他合適的半導體材料。
第12C圖顯示了對應閘極電極層120之一些實施例在yz平面上的截面圖1200C，其中yz平面對應第12A圖的截面線段CC’。第12A圖的截面線段CC’取自基板124上方的一區域，此區域並未直接位於第一開口1002或第一犧牲材料902下方。
如第12C圖的截面圖1200C所示，在一些實施例中，閘極電極層120在y方向上具有不同的長度。舉例來說，最底部的閘極電極層120b在y方向上長於最上方的閘極電極層120u以及中間的閘極電極層120m。進一步地，中間的閘極電極層120m在y方向上長於最上方的閘極電極層120u。閘極電極層120這種錯開的設置是用於未來互連接點的形成，其中互連接點耦接至每個閘極電極層120(例如：見第24C圖)。
如第13A圖之俯視圖1300A以及第13B圖之截面圖1300B所示，在一些實施例中，第一犧牲材料(第12A圖及第12B圖的第一犧牲材料902)被移除。在一些實施例中，第13A圖及第13B圖的移除製程包括濕式或乾式蝕刻劑，此蝕刻劑移除第一犧牲材料(第12A圖及第12B圖的第一犧牲材料902)，同時不會移除互連介電層102或閘極電極層120的部分。在移除第一犧牲材料(第12A圖及第12B圖的第一犧牲材料902)之後，溝槽802與第一開口1002再度曝露且打開，其中溝槽802連接至第一開口1002，且溝槽802窄於第一開口1002。
如第14A圖之俯視圖1400A以及第14B圖之截面圖1400B所示，在一些實施例中，記憶體層110被形成在溝槽(第13B圖的溝槽802)以及第一開口(第13B圖的第一開口1002)內。在一些實施例中，記憶體層110襯墊(line)溝槽(第13B圖的溝槽802)與第一開口(第13B圖的第一開口1002)，並且藉由沉積製程(例如：PVD、CVD、ALD等)的方式形成。在一些實施例中，舉例來說，記憶體層110包括二氧化矽-氮化矽-二氧化矽(ONO)結構、鐵電材料(例如：氧化鉿、氧化鉿鋅等)、或是一些其他合適的記憶體儲存材料。
進一步地，在一些實施例中，通道層108被形成在記憶體層110上方。在一些實施例中，通道層108藉由沉積製程(例如：PVD、CVD、ALD等)的方式形成，並且舉例來說，可以包括半導體材料，例如多晶矽、非晶矽、氧化物半導體材料、氧化銦鎵鋅或是一些其他合適的半導體材料。在一些實施例中，第一介電層116被形成在通道層108上方。在一些實施例中，第一介電層116藉由沉積製程(例如：PVD、CVD、ALD等)的方式形成，並且舉例來說，可以包括氧化鋁、氧化鉿等。在一些實施例中，於形成記憶體層110、通道層以及第一介電層116之後，空間1406保留在溝槽(第13B圖的溝槽802)與第一開口(第13B圖的第一開口1002)內。
將能理解的是，第一介電層116在第14A圖的俯視圖1400A中被圖示為有些透明，以顯示記憶體層110與通道層108也被設置於第一介電層116下方。因此，在一些實施例中，由第14A圖的俯視圖1400A來看，第一介電層116實際上可能有些透明或可能不太透明。
如第15A圖之俯視圖1500A以及第15B圖之截面圖1500B所示，在一些實施例中，執行垂直蝕刻製程來移除記憶體層110、通道層108與第一介電層116之實質上呈水平的部分，以曝露互連介電層102中最上方的一者以及互連介電層102中最底部的一者的第一中間表面804和第二中間表面1004。在一些這樣的實施例中，於第15A圖及第15B圖的垂直蝕刻製程期間，並不需要遮罩結構。在一些實施例中，第15A圖及第15B圖的垂直蝕刻製程需要多種蝕刻劑，因為記憶體層110、通道層108以及第一介電層116包括不同的材料。在一些其他實施例中，可在第15A圖及第15B圖的垂直蝕刻製程中使用相同的蝕刻劑。進一步地，用於15A圖及第15B圖之垂直蝕刻製程的蝕刻劑，並不會移除互連介電層102。
如第16A圖之俯視圖1600A以及第16B圖之截面圖1600B所示，在一些實施例中，第二介電層1602被形成在互連介電層102中最上方的一者上方，以及第一介電層116、通道層108與記憶體層110上方。在一些實施例中，舉例來說，第二介電層1602包括氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(BSG)、 磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k值氧化物(例如：碳摻雜之氧化物，SiCOH)等。在一些實施例中，第一介電層116具有高於第二介電層1602與互連介電層102的介電常數。
在一些實施例中，第二介電層1602藉由沉積製程(例如：PVD、CVD、ALD等)的方式形成。在一些實施例中，第二介電層1602夠厚，厚得足以完全填充介於第一介電層116之間的空間(第15B圖的空間1406)，其中此第一介電層116被設置於溝槽(第13B圖的溝槽802)中。不過，第二介電層1602又夠薄，使得開口區域1604保留在第二介電層1602之間，其中此第二介電層1602被設置於第一開口(第13B圖的第一開口1002)內。
如第17A圖之俯視圖1700A以及第17B圖之截面圖1700B所示，在一些實施例中，執行移除製程以移除第二介電層(第16A圖及第16B圖的第二介電層1602)之設置於第一開口(第13B圖的第一開口1002)內的部分。於此等實施例中，移除製程包括濕式或乾式的等向性(isotropic)蝕刻劑，舉例來說，此蝕刻劑由時間所控制以移除等於第二介電層(第16A圖及第16B圖的第二介電層1602)之厚度的第二介電層(第16A圖及第16B圖的第二介電層1602)的量。在一些實施例中，互連介電層102與第一介電層116實質上抵抗等向性蝕刻劑造成的移除。在一些實施例中，剩餘的第二介電層(第16A圖及第16B圖的第二介電層1602)在溝槽(第13B圖的溝槽802)內形成阻障結構114。
因為溝槽(第13B圖的溝槽802)與第一開口(第13B圖的第一開口1002)間不同的寬度，因此開口區域(第16B圖的開口區域1604)允許第17B圖的等向性蝕刻移除第二介電層(第16A圖及第16B圖的第二介電層1602)之設置於第一開口(第13B圖的第一開口1002)內的部分，但不允許移除設置於溝槽(第13B圖的溝槽802)內的部分。在一些這樣的實施例中，第17A圖及第17B圖中並不需要遮罩結構。在一些其他實施例中，第二介電層(第16A圖及第16B圖的第二介電層1602)之一個較小的上方部分可被從溝槽(13B圖的溝槽802)移除，使得阻障結構114所具有的最頂部表面被設置為恰好(just)低於第一介電層116的最頂部表面。
如第18A圖之俯視圖1800A以及第18B圖之截面圖1800B所示，在一些實施例中，執行移除製程以移除第一介電層116之設置於第一開口(第13B圖的第一開口1002)內的部分。於此等實施例中，第18A圖及第18B圖的移除製程包括濕式或乾式的等向性蝕刻劑，此蝕刻劑移除第一介電層116在第一開口(第13B圖的第一開口1002)內的厚度。在一些實施例中，第一介電層116之設置於溝槽(第13B圖的溝槽802)內的部分，實質上抵抗第18A圖及第18B圖之移除製程所造成的移除，因為設置於溝槽(第13B圖的溝槽802)內的第一介電層116被阻障結構114所覆蓋。
在一些實施例中，第18A圖及第18B圖的移除製程包括低偏壓或無偏壓的轟擊(bombardment)蝕刻製程，以防止在移除第一介電層116的一些部分之後，當通道層108曝露於低偏壓或無偏壓的轟擊蝕刻製程時對通道層108造成傷害。
進一步地，在一些實施例中，執行附加的移除製程以移除阻障結構114在y方向上的部分。在一些這樣的實施例中，第一介電層116實質上能夠抵抗此附加的移除製程。在一些其他實施例中，附加的移除製程被省略，使得阻障結構114在y方向上的尺寸並未減少。
在一些其他實施例(未圖示)中，可藉由第18A圖及第18B圖的移除製程，殘餘地(residually)移除設置於溝槽(第13B圖的溝槽802)內之阻障結構114及/或第一介電層116的上方部分，使得阻障結構114及/或第一介電層116的最頂部表面被設置為低於記憶體層110與通道層108的最頂部表面。
如第19A圖之俯視圖1900A以及第19B圖之截面圖1900B所示，在一些實施例中，第二犧牲材料1902被形成在第一開口(第13B圖的第一開口1002)的開口區域內及/或溝槽(第13B圖的溝槽802)的開口區域內。在一些實施例中，第二犧牲材料1902藉由沉積製程(例如：PVD、CVD、ALD等)的方式形成，且隨後進行移除製程(例如：CMP)以移除第二犧牲材料1902之設置於互連介電層102中最上方的一者上方的多餘部分。
如第20A圖之俯視圖2000A以及第20B圖之截面圖2000B所示，第二犧牲材料1902與通道層108的一些部分被從第一開口(第13B圖的第一開口1002)移除，進而在第二犧牲材料1902與通道層108中形成第二開口2002。在一些實施例中，第二開口2002藉由根據微影製程所圖案化的遮罩結構形成。接著，在一些實施例中，根據遮罩結構移除第二犧牲材料1902與通道層108的一些部分。
如第21A圖之俯視圖2100A以及第21B圖之截面圖2100B所示，單元隔離結構112被形成在第二開口(第20A及第20B圖的第二開口2002)內。在一些實施例中，單元隔離結構112藉由沉積製程(例如：PVD、CVD、ALD等)的方式形成，且隨後進行移除製程(例如：CMP)以移除單元隔離結構112之設置於互連介電層102中最上方的一者上方的多餘部分。在一些實施例中，單元隔離結構112包括介電材料，舉例來說，例如氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k值氧化物(例如：碳摻雜之氧化物、SiCOH)等。
如第22A圖之俯視圖2200A以及第22B圖之截面圖2200B所示，在一些實施例中，第二犧牲材料(第21A圖及第21B圖的第二犧牲材料1902)被移除。在一些實施例中，第二犧牲材料(第21A圖及第21B圖的第二犧牲材料1902)可藉由濕式或乾式蝕刻製程移除。
如第23A圖之俯視圖2300A以及第23B圖之截面圖2300B所示，導電材料被形成在第二犧牲材料(第21A圖及第21B圖的第二犧牲材料1902)曾經存在的位置，以填充溝槽(第13B圖的溝槽802)與第一開口(第13B圖的第一開口1002)中的剩餘開口區域，進而在第一開口(第13B圖的第一開口1002)內形成源極導線104以及汲極導線106。在一些實施例中，舉例來說，源極導線104與汲極導線106的導電材料包括氮化鈦、鎢、氮化鉭、銅或是一些其他合適的導電金屬。在一些實施例中，極導線104與汲極導線106之導電材料的形成藉由沉積製程(例如：PVD、CVD、ALD、濺鍍等)的方式進行，且隨後使用移除製程(例如：CMP)以移除導電材料之設置於互連介電層102中最上方的一者上方的多餘部分。
源極導線104、汲極導線106、阻障結構114、閘極電極層120中的一者、通道層108、記憶體層110以及第一介電層116，是為3D NOR類型記憶體陣列之記憶體單元118的一部分，其中記憶體單元118被設置於x、y與z方向上。於記憶體單元118內，在一些實施例中，源極導線104藉由阻障結構114而與汲極導線106分隔。在一些實施例中，於y方向上的記憶體單元118之間，記憶體單元118被單元隔離結構112所分隔。
在一些其他實施例中，被設置為在y方向上彼此相鄰的記憶體單元118共享源極導線104及/或汲極導線106，且因此，單元隔離結構112被省略(例如：見第5圖及第6圖)。在這樣的其他實施例中，第19A圖至第22B圖所示之用於形成單元隔離結構112的操作，被從方法中省略。
如第24A圖之俯視圖2400A以及分別位於第24B圖與第24C圖的截面圖2400B與截面圖2400C所示，互連結構被形成在記憶體單元118上方。在一些實施例中，互連結構包括在x方向上延伸的互連導線202，互連導線202經由互連接點204耦接源極導線104、汲極導線106與閘極電極層120。在一些實施例中，互連導線202與互連接點204被形成於互連結構介電層206內，其中互連結構介電層206被設置在互連介電層102中最上方的一者上方。將能理解的是，互連結構介電層206從第24A圖的俯視圖2400A中被省略，以易於理解互連導線202是如何覆蓋記憶體單元118的。
在一些實施例中，互連結構介電層206、互連導線202以及互連接點204的形成，經由沉積(例如：PVD、CVD、ALD、濺鍍等)、微影與移除製程(例如：蝕刻、CMP等)的多種操作進行。在一些實施例中，舉例來說，互連結構介電層206包括氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(BSG) 、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k值氧化物(例如：碳摻雜之氧化物、SiCOH)等。在一些實施例中，舉例來說，互連導線202與互連接點204包括鎢、鋁、銅、鉭、鈦或是一些其他合適的導電材料。在一些實施例中，耦接至閘極電極層120的互連接點204具有在z方向上量測之不同的長度，以接觸交錯的閘極電極層120。
在一些實施例中，耦接至源極導線104的互連導線202與源線(第2D圖的源線SL)有關；耦接至汲極導線106的互連導線202與位元線(第2D圖的位元線BL)有關；並且耦接至閘極電極層120的互連導線202與字元線(第2D圖的字元線WL)有關。每個記憶體單元118可經由控制電路(第2D圖的偏壓電路208及列電路210)進行存取，控制電路對耦接至將要存取之記憶體單元118的字元線(第2D圖的字元線WL)、源線(第2D圖的源線SL)以及位元線(第2D圖的位元線BL)選擇性地施加訊號(例如：電流、電壓)。基於流經通道層108的移動電荷載子，可自被存取之記憶體單元118的記憶體層110讀取資料狀態，或是將資料狀態寫入至被存取之記憶體單元118的記憶體層110。因為較寬的第一開口(第13B圖的第一開口1002)以及第18A圖和第18B圖中用於移除部分的第一介電層的低損傷蝕刻製程，因此對通道層108與記憶體層110的損傷得以降低，進而增加了最終3D NOR類型記憶體陣列中整體記憶體單元118的可靠度。
第25圖顯示了對應第7A圖至第24C圖所示之方法的方法2500的一些實施例的流程圖。
儘管方法2500在下文中被顯示且描述為一系列的動作或事件，但將能理解的是，所示的這些動作或事件的順序不應被以限制性的方式進行解讀。舉例來說，一些動作能夠以不同的順序發生，及/或與除了本文所示及/或所述的那些之外的其他動作或事件同時發生。此外，在本文所述的一或多個態樣或是實施例中，可能並非全部所示的動作都是必要的。並且，本文所述的一或多個動作，可在一或多個單獨的動作及/或階段中執行。
在動作2502中，虛擬閘極電極層的堆疊被形成，並且每個虛擬閘極電極層被設置於基板上方的互連介電層之間。第7B圖顯示了對應動作2502的一些實施例的截面圖700B。
在動作2504中，第一溝槽被形成在虛擬閘極電極層的堆疊內。第8B圖顯示了對應動作2504的一些實施例的截面圖800B。
在動作2506中，第一溝槽被填充以第一犧牲材料。第9B圖顯示了對應動作2506的一些實施例的截面圖900B。
在動作2508中，第一開口被形成在第一犧牲材料內，其中第一開口寬於第一溝槽。第10A圖顯示了對應動作2508的一些實施例的俯視圖1000A，且第10B圖顯示了對應動作2508的一些實施例的截面圖1000B。
在動作2510中，虛擬閘極電極層被以閘極電極層取代。第11B圖及第12B圖分別顯示了對應動作2510的一些實施例的截面圖1100B及截面圖1200B。
在動作2512中，第一犧牲材料被移除。第13B圖顯示了對應動作2512的一些實施例的截面圖1300B。
在動作2514中，第一溝槽及第一開口被以記憶體層、通道層、第一介電層與第二介電層進行襯墊。第16B圖顯示了對應動作2514的一些實施例的截面圖1600B。
在動作2516中，第一及第二介電層之設置於第一開口內的部分被選擇性地移除。第17B圖及第18B圖分別顯示了對應動作2516的一些實施例的截面圖1700B及截面圖1800B。
在動作2518中，第一開口的開口區域被填充以第二犧牲材料。第19B圖顯示了對應動作2518的一些實施例的截面圖1900B。
在動作2520中，第二犧牲材料在第一開口內的一些部分被移除，且被單元隔離結構所取代。第20B圖及第21B圖分別顯示了對應動作2520的一些實施例的截面圖2000B及截面圖2100B。
在動作2522中，第二犧牲材料被導電材料所取代，以形成源極導線與汲極導線。第23A圖顯示了對應動作2522的一些實施例的俯視圖2300A。
在動作2524中，互連結構被形成於最上方的互連介電層上方，並且包括耦接至源極導線的源線、耦接至汲極導線的位元線、以及耦接至閘極電極層的字元線。第24A圖、第24B圖及第24C圖顯示了對應動作2524的一些實施例的俯視圖2400A、截面圖2400B及截面圖2400C。
因此，本揭露係有關於一種形成3D NOR類型記憶體陣列的方法，此方法藉由在沉積通道與記憶體層之前，於互連介電質與閘極電極層結構中形成用於形成源極/汲極導線的開口，以減輕對通道與記憶體層損傷，進而增加最終3D NOR類型記憶體陣列的可靠度。
因此，在一些實施例中，本揭露係有關於一種記憶體裝置。上述記憶體裝置包括設置於基板上方之複數閘極電極層的堆疊；設置於複數閘極電極層之每一者的上方及下方的複數互連介電層；設置於基板上方的第一記憶體單元，且第一記憶體單元包括：垂直地延伸穿過複數閘極電極層之堆疊的第一源極/汲極導線；垂直地延伸穿過複數閘極電極層之堆疊的第二源極/汲極導線；設置於第一源極/汲極導線與第二源極/汲極導線之間的阻障結構；設置於第一源極/汲極導線及第二源極/汲極導線之複數最外側側壁上的通道層；設置於阻障結構與通道層之間的第一介電層，其中第一介電層的複數最外側側壁直接接觸通道層；以及設置於通道層之複數最外側側壁上的記憶體層，其中第一介電層具有第一寬度，第一寬度為第一介電層之複數最外側側壁之間的最大距離，且第一源極/汲極導線具有第二寬度，第二寬度為第一源極/汲極導線之複數最外側側壁之間的最大距離，並且第二寬度大於第一寬度。
在一或多個實施例中，第二源極/汲極導線具有第三寬度，第三寬度為第二源極/汲極導線之複數最外側側壁之間的最大距離，且其中第三寬度大於第一寬度。
在一或多個實施例中，通道層沿著第一源極/汲極導線、第一介電層以及第二源極/汲極導線的複數最外側側壁持續地延伸。
在一或多個實施例中，阻障結構具有第三寬度，第三寬度為阻障結構的複數最外側側壁之間的最大距離，其中第一源極/汲極導線具有第四寬度，第四寬度為第一源極/汲極導線之複數最外側側壁之間的最小距離，且第三寬度約等於第四寬度。
在一或多個實施例中，上述記憶體裝置更包括設置於基板上方的第二記憶體單元，且第二記憶體單元包括：垂直地延伸穿過複數閘極電極層之堆疊的第三源極/汲極導線；垂直地延伸穿過複數閘極電極層之堆疊的第四源極/汲極導線；設置於第三源極/汲極導線與第四源極/汲極導線之間的附加阻障結構；設置於第三源極/汲極導線及第四源極/汲極導線之複數最外側側壁上的附加通道層；設置於附加阻障結構與附加通道層之間的附加第一介電層，其中附加第一介電層的複數最外側側壁直接接觸附加通道層；以及設置於附加通道層之複數最外側側壁上的附加記憶體層。
在一或多個實施例中，第一源極/汲極導線在第一方向上藉由阻障結構與第二源極/汲極導線分隔，且第三源極/汲極導線在第一方向上藉由單元隔離結構與第二源極/汲極導線分隔，其中單元隔離結構將通道層與附加通道層分隔。
在一或多個實施例中，第一寬度與第二寬度是在第一方向上量測的，其中第二記憶體單元在第一方向上與第一記憶體單元分隔，且在第一方向上連續延伸的第一線段與第一源極/汲極導線及附加阻障結構交叉，並且平行於第一線段的第二線段與第三源極/汲極導線及阻障結構交叉。
在一或多個實施例中，第一源極/汲極導線耦接至第三源極/汲極導線，且通道層耦接至附加通道層。
在其他實施例中，本揭露係有關於一種記憶體裝置。上述記憶體裝置包括設置於基板上方的第一記憶體單元，且第一記憶體單元包括：延伸穿過複數閘極電極層之堆疊的第一源極/汲極導線，其中複數閘極電極層與設置於基板上方的複數互連介電層交替；延伸穿過與複數互連介電層交替之複數閘極電極層的堆疊的第二源極/汲極導線，其中第二源極/汲極導線在第一方向上藉由第一阻障結構與第一源極/汲極導線分隔；圍繞第一源極/汲極導線與第二源極/汲極導線之複數最外側側壁的第一通道層；以及圍繞第一通道層之複數最外側側壁的第一記憶體層，其中在第一方向上連續延伸的第一線段在第二方向上與第一阻障結構偏移，並且與第一記憶體層、第一源極/汲極導線以及第二源極/汲極導線交叉，且其中第二方向垂直於第一方向。
在一或多個實施例中，第一源極/汲極導線與第二源極/汲極導線的複數最外側側壁實質上是彎曲的。
在一或多個實施例中，第一源極/汲極導線與第二源極/汲極導線的複數最外側側壁實質上是筆直的。
在一或多個實施例中，上述記憶體裝置更包括設置於第一阻障結構與第一通道層之間的第一介電層。
在一或多個實施例中，第一源極/汲極導線具有在第二方向上量測的寬度，並且隨著自第一源極/汲極導線之最頂部表面朝向第一阻障結構對第一源極/汲極導線的寬度進行量測而持續減少。
在一或多個實施例中，第二源極/汲極導線具有在第二方向上量測的寬度，並且隨著自第一阻障結構朝向第二源極/汲極導線之最底部表面對第二源極/汲極導線的寬度進行量測而持續增加。
在又一些其他實施例中，本揭露係有關於一種記憶體裝置的形成方法。上述記憶體裝置的形成方法包括：在基板上方形成設置於複數互連介電層之間的複數虛擬閘極電極層的堆疊；在複數虛擬閘極電極層的堆疊內形成第一溝槽；在第一溝槽內形成第一犧牲材料；在第一犧牲材料內形成複數第一開口，其中複數第一開口寬於第一溝槽；以複數閘極電極層取代複數虛擬閘極電極層；移除第一犧牲材料；以記憶體層、通道層、第一介電層以及第二介電層襯墊第一溝槽與複數第一開口；選擇性地移除第一介電層及第二介電層之設置於複數第一開口內的複數部分；在複數第一開口內形成導電材料，以在複數第一開口內形成複數源極/汲極導線；以及在最上方互連介電層上方形成互連結構，以將複數互連線路耦接至複數源極/汲極導線以及複數閘極電極層。
在一或多個實施例中，上述記憶體裝置的形成方法更包括：在選擇性地移除第一介電層與第二介電層的複數部分之後，於複數第一開口的複數開口區域內形成第二犧牲材料；根據遮罩結構移除第二犧牲材料與通道層在複數第一開口中的複數部分，以形成複數第二開口；在複數第二開口內形成阻障結構；以及自複數第一開口移除第二犧牲材料。
在一或多個實施例中，第一介電層與第二介電層之複數部分的選擇性移除，包括無偏壓轟擊蝕刻製程。
在一或多個實施例中，自一俯視透視圖來看，複數第一開口具有圓形輪廓。在一或多個實施例中，自一俯視透視圖來看，複數第一開口具有矩形輪廓。
在一或多個實施例中，第一溝槽及複數第一開口所具有的複數底部表面，由複數互連介電層之最底部的一者定義。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100A:俯視圖 101:線段 102:互連介電層 104:源極導線 106:汲極導線 108:通道層 110:記憶體層 112:單元隔離結構 114:阻障結構 116:第一介電層 118:記憶體單元 w 1:第一寬度 w 2:第二寬度 w 3:第三寬度 w 4:第四寬度 w 5:第五寬度 CC’:截面線段 DD’:截面線段 100B:俯視圖 108a:第一通道區域 108b:第二通道區域 120:閘極電極層 122a:第一電晶體 122b:第二電晶體 100C:截面圖 118a:第一記憶體單元 118b:第二記憶體單元 118c:第三記憶體單元 118d:第四記憶體單元 118e:第五記憶體單元 118f:第六記憶體單元 124:基板 100D:截面圖 104a:第一源極導線 104b:第二源極導線 106a:第一汲極導線 106b:第二汲極導線 112a:第一單元隔離結構 112b:第二單元隔離結構 200A:俯視圖 202:互連導線 BB’:截面線段 200B:截面圖 108t:最頂部表面 110t:最頂部表面 114t:最頂部表面 116t:最頂部表面 204:互連接點 206:互連結構介電層 200C:截面圖 102u:閘極電極層 102m:閘極電極層 102b:閘極電極層 200D:示意圖 208:偏壓電路 210:列電路 BL:位元線 SL:源線 WL x:第一字元線 WL x+1:第二字元線 WL x+2:第三字元線 300:俯視圖 103:第一線段 105:第二線段 400:俯視圖 500:俯視圖 600:俯視圖 700A:俯視圖 700B:截面圖 702:虛擬閘極電極層 800A:俯視圖 802:溝槽 d 1:第一距離 800B:截面圖 804:第一中間表面 900A:俯視圖 902:第一犧牲材料 900B:截面圖 1000A:俯視圖 1002:第一開口 d 2:第二距離 d 3:第三距離 1000B:截面圖 1004:第二中間表面 1100A:俯視圖 1100B:截面圖 1200A:俯視圖 1200B:截面圖 1200C:截面圖 1300A:俯視圖 1300B:截面圖 1400A:俯視圖 1400B:截面圖 1406:空間 1500A:俯視圖 1500B:截面圖 1600A:俯視圖 1602:第二介電層 1604:開口區域 1600B:截面圖 1700A:俯視圖 1700B:截面圖 1800A:俯視圖 1800B:截面圖 1900A:俯視圖 1902:第二犧牲材料 1900B:截面圖 2000A:俯視圖 2002:第二開口 2000B:截面圖 2100A:俯視圖 2100B:截面圖 2200A:俯視圖 2200B:截面圖 2300A:俯視圖 2300B:截面圖 2400A:俯視圖 2400B:截面圖 2400C:截面圖 2500:方法 2502~2524:動作
本揭露之態樣自後續實施方式及圖式可更佳地理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1A圖顯示積體晶片之一些實施例的俯視圖，其中積體晶片包括3D NOR類型記憶體陣列，其所具有的源極/汲極導線寬於源極/汲極導線之間的介電層。 第1B圖所顯示之俯視圖對應第1A圖的俯視圖，且包括覆蓋3D NOR類型記憶體陣列的電晶體示意圖。 第1C圖及第1D圖顯示對應第1A圖之俯視圖的一些實施例的截面圖。 第2A圖至第2C圖顯示3D NOR類型記憶體陣列的多種圖式，其中3D NOR類型記憶體陣列具有寬源極/汲極導線，且包括耦接至源極/汲極導線與閘極電極層的互連結構。 第2D圖顯示3D NOR類型記憶體陣列的示意圖，其中3D NOR類型記憶體陣列的耦接至位元線、字元線以及源線，且由列與偏壓電路所控制。 第3圖至第6圖顯示積體晶片之一些其他實施例的俯視圖，其中積體晶片包括3D NOR類型記憶體陣列，其所具有的源極/汲極導線寬於源極/汲極導線之間的介電層。 第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖及第24C圖顯示形成3D NOR類型記憶體陣列之方法的一些實施例的多種圖式，此方法用於減輕對通道層的傷害並增加3D NOR類型記憶體陣列的可靠度。 第25圖顯示對應第7A圖至第24C圖之方法的一些實施例的流程圖。
100A:俯視圖
101:線段
102:互連介電層
104:源極導線
106:汲極導線
108:通道層
110:記憶體層
112:單元隔離結構
114:阻障結構
116:第一介電層
118:記憶體單元
w1:第一寬度
w2:第二寬度
w3:第三寬度
w4:第四寬度
w5:第五寬度
CC’:截面線段
DD’:截面線段

Claims (1)

  1. 一種記憶體裝置，包括： 複數閘極電極層的一堆疊，設置於一基板上方； 複數互連介電層，設置於上述閘極電極層之每一者的上方及下方； 一第一記憶體單元，設置於上述基板上方，並且包括： 一第一源極/汲極導線，垂直地延伸穿過上述閘極電極層的上述堆疊； 一第二源極/汲極導線，垂直地延伸穿過上述閘極電極層的上述堆疊； 一阻障結構，設置於上述第一源極/汲極導線與上述第二源極/汲極導線之間； 一通道層，設置於上述第一源極/汲極導線及上述第二源極/汲極導線的複數最外側側壁上； 一第一介電層，設置於上述阻障結構與上述通道層之間，其中上述第一介電層的複數最外側側壁直接接觸上述通道層；以及 一記憶體層，設置於上述通道層的複數最外側側壁上； 其中上述第一介電層具有一第一寬度，上述第一寬度為上述第一介電層之上述最外側側壁之間的一最大距離，且上述第一源極/汲極導線具有一第二寬度，上述第二寬度為上述第一源極/汲極導線之上述最外側側壁之間的一最大距離，並且上述第二寬度大於上述第一寬度。
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KR100567885B1 (ko) * 2003-12-30 2006-04-04 동부아남반도체 주식회사 반도체 소자의 실리사이드막 제조 방법
KR101912397B1 (ko) * 2011-11-25 2018-10-29 삼성전자주식회사 3차원적으로 배열된 저항성 메모리 셀들을 포함하는 반도체 메모리 장치
WO2018144957A1 (en) * 2017-02-04 2018-08-09 Monolithic 3D Inc. 3d semiconductor device and structure
US11094711B2 (en) * 2019-10-21 2021-08-17 Macronix International Co., Ltd. Memory device

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