CN115568220A - 存储器装置 - Google Patents

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CN115568220A
CN115568220A CN202210914867.2A CN202210914867A CN115568220A CN 115568220 A CN115568220 A CN 115568220A CN 202210914867 A CN202210914867 A CN 202210914867A CN 115568220 A CN115568220 A CN 115568220A
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dielectric layer
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江昱维
赖昇志
杨丰诚
林仲德
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Abstract

在一些实施例中，本公开是关于一种存储器装置，包括设置于基板上的多个栅极电极层。第一存储器单元设置于基板上，且包括延伸穿过多个栅极电极层的第一及第二源极/漏极导线。阻障结构设置于第一与第二源极/漏极导线间。通道层设置于第一与第二源极/漏极导线的多个最外侧侧壁上。第一介电层设置于阻障结构与通道层间。存储器层设置于通道层的多个侧壁上。第一介电层具有在第一介电层的多个最外侧侧壁间测量的第一最大宽度。第一源极/漏极导线具有在第一源极/漏极导线的多个最外侧侧壁间测量的第二最大宽度。第二宽度大于第一宽度。

Description

存储器装置
技术领域
本公开是有关于一种存储器装置，特别是有关于一种3D NOR类型存储器阵列的存储器装置。
背景技术
二维(2D)存储器阵列普遍存在于电子装置中，并且举例来说，可包括NOR快闪存储器(flash memory)阵列、NAND快闪存储器阵列、动态随机存取存储器(dynamic random-access memory,DRAM)阵列等。然而，2D存储器阵列正在抵达微缩的限制，且因此在存储器密度上也抵达了限制。三维(3D)存储器阵列对于增加存储器密度是备受期待的候选者，并且举例来说，可包括3DNAND快闪存储器阵列、3D NOR快闪存储器阵列等。
发明内容
本公开实施例提供一种存储器装置。上述存储器装置包括设置于基板上方的多个栅极电极层的堆叠；设置于多个栅极电极层的每一者的上方及下方的多个互连介电层；设置于基板上方的第一存储器单元，且第一存储器单元包括：垂直地延伸穿过多个栅极电极层的堆叠的第一源极/漏极导线；垂直地延伸穿过多个栅极电极层的堆叠的第二源极/漏极导线；设置于第一源极/漏极导线与第二源极/漏极导线之间的阻障结构；设置于第一源极/漏极导线及第二源极/漏极导线的多个最外侧侧壁上的通道层；设置于阻障结构与通道层之间的第一介电层，其中第一介电层的多个最外侧侧壁直接接触通道层；以及设置于通道层的多个最外侧侧壁上的存储器层，其中第一介电层具有第一宽度，第一宽度为第一介电层的多个最外侧侧壁之间的最大距离，且第一源极/漏极导线具有第二宽度，第二宽度为第一源极/漏极导线的多个最外侧侧壁之间的最大距离，并且第二宽度大于第一宽度。
本公开实施例提供一种存储器装置。上述存储器装置包括设置于基板上方的第一存储器单元，且第一存储器单元包括：延伸穿过多个栅极电极层的堆叠的第一源极/漏极导线，其中多个栅极电极层与设置于基板上方的多个互连介电层交替；延伸穿过与多个互连介电层交替的多个栅极电极层的堆叠的第二源极/漏极导线，其中第二源极/漏极导线在第一方向上借由第一阻障结构与第一源极/漏极导线分隔；围绕第一源极/漏极导线与第二源极/漏极导线的多个最外侧侧壁的第一通道层；以及围绕第一通道层的多个最外侧侧壁的第一存储器层，其中在第一方向上连续延伸的第一线段在第二方向上与第一阻障结构偏移，并且与第一存储器层、第一源极/漏极导线以及第二源极/漏极导线交叉，且其中第二方向垂直于第一方向。
本公开实施例提供一种存储器装置的形成方法。上述存储器装置的形成方法包括：在基板上方形成设置于多个互连介电层之间的多个虚拟栅极电极层的堆叠；在多个虚拟栅极电极层的堆叠内形成第一沟槽；在第一沟槽内形成第一牺牲材料；在第一牺牲材料内形成多个第一开口，其中多个第一开口宽于第一沟槽；以多个栅极电极层取代多个虚拟栅极电极层；移除第一牺牲材料；以存储器层、通道层、第一介电层以及第二介电层衬垫第一沟槽与多个第一开口；选择性地移除第一介电层及第二介电层的设置于多个第一开口内的多个部分；在多个第一开口内形成导电材料，以在多个第一开口内形成多个源极/漏极导线；以及在最上方互连介电层上方形成互连结构，以将多个互连线路耦接至多个源极/漏极导线以及多个栅极电极层。
附图说明
本公开的态样自后续实施方式及图式可更佳地理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
图1A显示集成芯片的一些实施例的俯视图，其中集成芯片包括3D NOR类型存储器阵列，其所具有的源极/漏极导线宽于源极/漏极导线之间的介电层。
图1B所显示的俯视图对应图1A的俯视图，且包括覆盖3D NOR类型存储器阵列的晶体管示意图。
图1C及图1D显示对应图1A的俯视图的一些实施例的截面图。
图2A至图2C显示3D NOR类型存储器阵列的多种图式，其中3D NOR类型存储器阵列具有宽源极/漏极导线，且包括耦接至源极/漏极导线与栅极电极层的互连结构。
图2D显示3D NOR类型存储器阵列的示意图，其中3D NOR类型存储器阵列的耦接至位元线、字元线以及源线，且由列与偏压电路所控制。
图3至图6显示集成芯片的一些其他实施例的俯视图，其中集成芯片包括3D NOR类型存储器阵列，其所具有的源极/漏极导线宽于源极/漏极导线之间的介电层。
图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B及图24C显示形成3D NOR类型存储器阵列的方法的一些实施例的多种图式，此方法用于减轻对通道层的伤害并增加3D NOR类型存储器阵列的可靠度。
图25显示对应图7A至图24C的方法的一些实施例的流程图。
其中，附图标记说明如下：
100A：俯视图
101：线段
102：互连介电层
104：源极导线
106：漏极导线
108：通道层
110：存储器层
112：单元隔离结构
114：阻障结构
116：第一介电层
118：存储器单元
w1：第一宽度
w2：第二宽度
w3：第三宽度
w4：第四宽度
w5：第五宽度
CC’：截面线段
DD’：截面线段
100B：俯视图
108a：第一通道区域
108b：第二通道区域
120：栅极电极层
122a：第一晶体管
122b：第二晶体管
100C：截面图
118a：第一存储器单元
118b：第二存储器单元
118c：第三存储器单元
118d：第四存储器单元
118e：第五存储器单元
118f：第六存储器单元
124：基板
100D：截面图
104a：第一源极导线
104b：第二源极导线
106a：第一漏极导线
106b：第二漏极导线
112a：第一单元隔离结构
112b：第二单元隔离结构
200A：俯视图
202：互连导线
BB’：截面线段
200B：截面图
108t：最顶部表面
110t：最顶部表面
114t：最顶部表面
116t：最顶部表面
204：互连接点
206：互连结构介电层
200C：截面图
102u：栅极电极层
102m：栅极电极层
102b：栅极电极层
200D：示意图
208：偏压电路
210：列电路
BL：位元线
SL：源线
WLx：第一字元线
WLx+1：第二字元线
WLx+2：第三字元线
300：俯视图
103：第一线段
105：第二线段
400：俯视图
500：俯视图
600：俯视图
700A：俯视图
700B：截面图
702：虚拟栅极电极层
800A：俯视图
802：沟槽
d1：第一距离
800B：截面图
804：第一中间表面
900A：俯视图
902：第一牺牲材料
900B：截面图
1000A：俯视图
1002：第一开口
d2：第二距离
d3：第三距离
1000B：截面图
1004：第二中间表面
1100A：俯视图
1100B：截面图
1200A：俯视图
1200B：截面图
1200C：截面图
1300A：俯视图
1300B：截面图
1400A：俯视图
1400B：截面图
1406：空间
1500A：俯视图
1500B：截面图
1600A：俯视图
1602：第二介电层
1604：开口区域
1600B：截面图
1700A：俯视图
1700B：截面图
1800A：俯视图
1800B：截面图
1900A：俯视图
1902：第二牺牲材料
1900B：截面图
2000A：俯视图
2002：第二开口
2000B：截面图
2100A：俯视图
2100B：截面图
2200A：俯视图
2200B：截面图
2300A：俯视图
2300B：截面图
2400A：俯视图
2400B：截面图
2400C：截面图
2500：方法
2502～2524：动作
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各元件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置之间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“低于”、“下方”、“在…上方”、“高于”及类似词汇，以便于叙述图式中一个元件或特征与其他元件或特征间的关系。除了图式所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。
三维(3D)的NOR类型存储器阵列可包括多个水平堆叠的栅极电极层，这些栅极电极层设置于沿着垂直方向延伸的源极导线与垂直漏极导线之间。3DNOR类型存储器阵列包括在基板上方以高密度排列并且并联连接，以达成积的和(sum-of-product)操作的存储器单元。3D NOR类型存储器阵列的每个存储器单元，可借由通过存取电路选择耦接至源极导线的源线(source-line)、耦接至漏极导线的位元线以及耦接至栅极电极层的字元线来进行存取。通道层可被设置在源极与漏极导线的最外侧侧壁上，而存储器层可被设置于通道层的最外侧侧壁上且介于栅极电极层与源极和漏极导线之间。在一些实施例中，于存取存储器单元时，可基于流经通道层的电流将数据写入至每个存储器单元的存储器层，或者是自每个存储器单元的存储器层读取数据。
3D NOR类型存储器阵列的形成可借由在栅极电极层的堆叠内形成沟槽来进行，其中这些栅极电极层借由互连介电层而彼此分隔。存储器层、通道层以及介电层可被沉积在沟槽内。接着，介电层的一些部分可被移除以形成开口，其中源极导线与漏极导线将于随后被形成在开口中。遮罩结构可被用于形成开口。然而，在一些情况下，遮罩结构的开口可能会直接覆盖于通道层及/或存储器层的一些部分上，导致通道层及/或存储器层的这些部分被移除及/或受损。如此一来，由于通道层及/或存储器层这些受损或是缺失的部分，3D NOR类型存储器阵列可能会变得不可靠。
本公开的多种实施例是有关于在虚拟(dummy)栅极电极层的堆叠内形成第一沟槽，其中这些虚拟栅极电极层借由互连介电层而彼此分隔。第一沟槽可被填充以第一牺牲材料，并且可以根据遮罩结构移除第一牺牲材料的一些部分，以在第一牺牲材料内形成多个第一开口。第一开口宽于第一沟槽。在一些实施例中，虚拟栅极电极层随后被移除并且被栅极电极层所取代，且接着，第一牺牲层被移除。在一些实施例中，存储器层、通道层、第一介电层以及第二介电层被形成在第一沟槽与第一开口内。在一些实施例中，存储器层、通道层、第一介电层以及第二介电层完全填充第一沟槽，其中在第一开口中，于第二介电层的内侧侧壁之间有空间存在。
在一些实施例中，第一开口内的第一及第二介电层的一些部分借由蚀刻制程被选择性地移除，此蚀刻制程避免了对通道层与存储器层造成损伤。进一步地，在一些实施例中，第一沟槽内的第一及第二介电层的其他部分并未被蚀刻制程移除，因为第一沟槽中的薄层之间并不存在可供蚀刻剂进行移除的空间。换句话说，在一些实施例中，因为第一开口具有比第一沟槽更大的宽度，因此不需要遮罩结构来选择性地移除第一开口内的第一及第二介电层的一些部分。在一些实施例中，经由沉积、移除与图案化制程的多种操作，源极与漏极导线接着被形成在第一开口中以形成3D NOR类型存储器阵列，由于在制造期间减轻了对其通道层和存储器层的损伤，此3D NOR类型存储器阵列具有增加的可靠度。
图1A显示了3D NOR类型存储器阵列的一些实施例的俯视图100A，其中3D NOR类型存储器阵列所包括的源极/漏极导线宽于源极/漏极导线之间的阻障(barrier)结构。
图1A的俯视图100A中的3D NOR类型存储器阵列位于xy平面上且包括存储器单元118，存储器单元118在y方向上借由单元隔离结构112彼此分隔，并且在x方向上借由互连介电层102彼此分隔。每个存储器单元118包括源极导线104、漏极导线106、通道层108以及存储器层110。在一些实施例中，通道层108自源极导线104的最外侧侧壁连续地延伸至漏极导线106的最外侧侧壁。在一些实施例中，存储器层110沿着通道层108的最外侧侧壁持续地延伸。在一些实施例中，源极导线104借由阻障结构114与漏极导线106分隔。在一些实施例中，第一介电层116被设置在阻障结构114的最外侧侧壁上，并且在x方向上将阻障结构114与通道层108分隔。在一些实施例中，源极导线104与漏极导线106的一些部分，具有与第一介电层116直接接触的最外侧侧壁。
在一些实施例中，为了在y方向上分隔每个存储器单元118，单元隔离结构112将每个存储器单元118之间的通道层108完全分隔。进一步地，在一些实施例中，单元隔离结构112将存储器单元118之间的源极导线104与漏极导线106完全分隔。在一些实施例中，单元隔离结构112、阻障结构114、第一介电层116以及互连介电层102包括介电材料，举例来说，介电材料例如氮化物(例如：氮化硅、氮氧化硅)、碳化物(例如：碳化硅)、氧化物(例如：氧化硅)、硼硅酸盐玻璃(borosilicate glass,BSG)、磷硅酸盐玻璃(phosphoric silicateglass,PSG)、硼磷硅酸盐玻璃(BPSG)、低k值氧化物(例如：碳掺杂的氧化物、SiCOH)等。在一些实施例中，第一介电层116具有高于单元隔离结构112、阻障结构114及/或互连介电层102的介电常数。在一些这样的实施例中，举例来说，第一介电层116可包括氧化铝、氧化铪等。
在一些实施例中，源极导线104具有第一宽度w1，此为源极导线104的最大宽度，并且是在x方向上于源极导线104的最外侧侧壁之间测量的。在一些实施例中，漏极导线106具有第二宽度w2，此为漏极导线106的最大宽度，并且是在x方向上于漏极导线106的最外侧侧壁之间测量的。在一些实施例中，第一宽度w1是在源极导线104的最顶部表面处测量的，而第二宽度w2是在漏极导线106的最底部表面处测量的。将能理解的是，在其他实施例中，不同于图1A所示，源极导线104的第一宽度w1可以位于源极导线104的不同区域，且漏极导线106的第二宽度w2可以位于漏极导线106的不同的区域。
在一些实施例中，第一介电层116的最外侧侧壁之间的最大距离等于第三宽度w3。第三宽度w3是在x方向上于第一介电层116的最外侧侧壁之间测量的。第一介电层116的最外侧侧壁直接接触通道层108的最内侧侧壁。在一些实施例中，第三宽度w3的测量，包括阻障结构114的宽度以及第一介电层116的设置于阻障结构114任一侧的两个部分。在一些实施例中，第一介电层116的第三宽度w3小于源极导线104的第一宽度w1，并且小于漏极导线106的第二宽度w2。在一些实施例中，因为源极导线104与漏极导线106中的每一者具有大于第一介电层116的最大宽度，因此在y方向上持续延伸的线段101可以在x方向上与阻障结构114偏移，并与相同的存储器单元118的存储器层110、通道层108、源极导线104和漏极导线106交叉(intersect)。
在一些实施例中，源极导线104与漏极导线106中的每一者具有第四宽度w4，第四宽度w4为源极导线104与漏极导线106的最小宽度。在一些实施例中，阻障结构114具有第五宽度w5，第五宽度w5为阻障结构114在x方向上测量的最大宽度。在一些实施例中，第四宽度w4约等于第五宽度w5。
在一些实施例中，第三宽度w3小于第一宽度w1及第二宽度w2，以降低在存储器单元118的形成期间对通道层108的损伤。举例来说，在形成存储器单元118的一些实施例中，存储器层110、通道层108、第一介电层116以及阻障结构114被形成在互连介电层102的空腔(cavity)内。接着，第一介电层116以及阻障结构114的一些部分被选择性地从通道层108移除。因为第三宽度w3小于第一宽度w1及第二宽度w2，因此阻障结构114更容易从通道层108移除，进而减轻对通道层108的损伤。
图1B显示对应图1A的俯视图100A的一些实施例的俯视图100B，并且包括用于显示3D NOR类型存储器阵列如何操作的晶体管示意图。
在一些实施例中，互连介电层(图1A的互连介电层102)被设置于栅极电极层120上方。换句话说，在一些实施例中，于图1A中，栅极电极层120位于互连介电层102后方。因此，在图1B的俯视图100B中，互连介电层102被省略，且存储器单元118包括围绕存储器层110的栅极电极层120。
在一些实施例中，栅极电极层120包括导电或半导体材料，举例来说，例如氮化钛、钨、氮化钽、铜、多晶硅等。在一些实施例中，源极导线104与漏极导线106包括导电材料，举例来说，例如氮化钛、钨、氮化钽、铜或一些其他合适的导电材料。在一些实施例中，通道层108包括半导体材料，举例来说，例如多晶硅、非晶硅、氧化物半导体(oxide-semiconductor)材料、氧化铟镓锌(indium gallium zinc oxide)或是一些其他合适的半导体材料。在一些实施例中，存储器层110包括能够根据流经通道层108的不同偏压来储存数据的材料，举例来说，例如二氧化硅-氮化硅-二氧化硅(ONO)结构、铁电(ferroelectric)材料(例如：氧化铪、氧化铪锌等)、或是一些其他合适的存储器储存材料。在一些其他实施例中，存储器层110可包括半导体材料，例如多晶硅，并且用作浮动栅极(floating gate)。
在一些实施例中，每个存储器单元118可借由对源极导线104、漏极导线106以及栅极电极层120施加信号(例如：电流、电压)来“开启(turn on)”。接着，通道层108可被“开启”以使移动电荷载子(例如：电子、电洞)在源极导线104与漏极导线106之间流动。因此，在一些实施例中，每个存储器单元118包括设置于阻障结构114的第一侧上的第一晶体管122a，以及设置于阻障结构114的第二侧上的第二晶体管122b。当移动电荷载子流经阻障结构114的第一侧上的通道层108的第一通道区域108a时，第一晶体管122a被导通，而当移动电荷载子流经阻障结构114的第二侧上的通道层108的第二通道区域108b时，第二晶体管122b被导通。第一晶体管122a与第二晶体管122b可同时被存取，因为第一晶体管122a与第二晶体管122b耦接至相同的源极导线104、漏极导线106以及栅极电极层120。
在一些实施例中，基于施加到源极导线104、漏极导线106以及栅极电极层120的信号(例如：电流、电压)还有流经通道层108的移动电荷载子，数据状态(例如：“1”或“0”)可被写入至存储器层110上。进一步地，可以使用不同的信号(例如：电流、电压)幅度(amplitude)从存储器层110读取数据状态，这些信号的幅度不同于用于将数据状态写入至存储器层110上的信号(例如：电流、电压)。
在一些实施例中，因为源极导线104与漏极导线106宽于第一介电层116，因此减轻了在制造期间对通道层108的损伤，进而增加了每个存储器单元118的第一晶体管122a及第二晶体管122b的可靠度。
图1C显示了3D NOR类型存储器阵列的一些实施例在xz平面上的截面图100C。在一些实施例中，图1C的截面图100C对应图1A的截面线段CC’。
在一些实施例中，多个栅极电极层120被设置在基板124上方。每个栅极电极层120具有被多个互连介电层102中的一者所围绕的上方表面与下方表面。在一些实施例中，漏极导线106从互连介电层102中最上方的一者延伸至互连介电层102中最底部的一者，但借由互连介电层102中最底部的一者与基板分隔。在一些实施例中，漏极导线106的最外侧侧壁被通道层108及存储器层110所围绕。
在一些实施例中，图1C的截面图100C包括6个不同存储器单元的特征。举例来说，在一些实施例中，栅极电极层120中最上方的一者与漏极导线106对应第一存储器单元118a；栅极电极层120中中间的一者与漏极导线106对应第二存储器单元118b；栅极电极层120中最底部的一者与漏极导线106对应第三存储器单元118c；栅极电极层120中最上方的一者与阻障结构114对应第四存储器单元118d；栅极电极层120中中间的一者与阻障结构114对应第五存储器单元118e；而栅极电极层120中最底部的一者与阻障结构114对应第六存储器单元118f。
因此，在一些实施例中，图1C的截面图100C与图1A的俯视图100A对应三维(3D)NOR类型存储器阵列，因为存储器单元118被设置在x、y以及z方向上，这增加了设置于基板124的一面积上的存储器单元118的数量(即：增加了装置密度)。进一步地，由图1C的截面图100C看来，漏极导线106宽于第一介电层116，以降低制造期间对通道层108造成的损伤。
图1D显示了3D NOR类型存储器阵列的一些实施例在x-z平面上的截面图100D。在一些实施例中，图1D的截面图100D对应图1A的截面线段DD’。
图1A的截面线段DD’沿着y方向延伸穿过阻障结构114。在一些实施例中，第一源极导线104a借由阻障结构114与第一漏极导线106a分隔。在一些实施例中，第一源极导线104a与第一漏极导线106a为相同存储器单元的一部分。在一些实施例中，第一单元隔离结构112a将第一漏极导线106a与不同存储器单元的第二源极导线104b分隔，而第二单元隔离结构112b将第一源极导线104a与不同存储器单元的第二漏极导线106b分隔。进一步地，在一些实施例中，第一单元隔离结构112a将第一漏极导线106a与第二源极导线104b完全分隔，且第二单元隔离结构112b将第一源极导线104a与第二漏极导线106b完全分隔。
将能理解的是，在一些其他实施例中，第二源极导线104b与第二漏极导线106b的标记可被切换，使得第一单元隔离结构112a将第一漏极导线106a与第二漏极导线106b分隔，而第二单元隔离结构112b将第一源极导线104a与第二源极导线104b分隔。
图2A显示了设置于3D NOR类型存储器阵列上方的互连导线的一些实施例的俯视图200A。
图2A的俯视图200A忽略了将被设置于互连导线202下方与之间的互连结构介电质。为了易于理解互连导线202相对于3D NOR类型存储器阵列的存储器单元118的位置，互连结构介电层在图2A中被省略。在一些实施例中，互连导线202在x方向上延伸，并且在y方向上彼此分隔。
图2B显示了耦接至漏极导线的互连导线的一些实施例在xz平面上的截面图200B。在一些实施例中，图2B的截面图200B对应图2A的截面线段BB’。
在一些实施例中，互连结构介电层206被设置在互连介电层102、漏极导线106、通道层108、存储器层110、阻障结构114以及第一介电层116上方。在一些实施例中，互连导线202经由在z方向上延伸的互连接点204耦接到漏极导线106。
进一步地，在一些实施例中，第一介电层116的最顶部表面116t与阻障结构114的最顶部表面114t，被设置为低于通道层108的最顶部表面108t以及存储器层110的最顶部表面110t，这是因为制程期间的残留蚀刻(residual etching)效应。
图2C显示了耦接至栅极电极层的互连导线的一些实施例在yz平面上的截面图200C。在一些实施例中，图2C的截面图200C对应图2A的截面线段CC’。
在一些实施例中，于基板124上方，栅极电极层120在长度方面有所错开(stagger)。在图2C中，栅极电极层120的错开的部分并未直接位于任何存储器单元(图2A的存储器单元118)的存储器层(图2A的存储器层110)之下。举例来说，在一些实施例中，最上方的栅极电极层120u短于中间的栅极电极层120m，且中间的栅极电极层120m短于最底部的栅极电极层120b。借由栅极电极层120这种错开的配置，互连接点204可以接触每个栅极电极层120，并且维持与其他栅极电极层120和其他互连接点204的隔离。因此，在一些实施例中，于z方向的测量上，耦接至栅极电极层120的互连接点204在高度上有所变化。互连介电层102与互连结构介电层206防止栅极电极层120、互连接点204以及互连导线202中的各种元件之间发生不希望出现的串扰(cross-talk)。
图2D显示3D NOR类型存储器阵列的存储器单元的一些实施例的示意图200D，其中3D NOR类型存储器阵列耦接至位元线、源线以及字元线，并且由列与偏压电路控制。
在一些实施例中，互连导线(图2A的互连导线202)对应位元线BL、源线SL或是字元线WL。举例来说，在一些实施例中，漏极导线106耦接至对应位元线BL的互连导线(图2A的互连导线202)，而源极导线104耦接至对应源线SL的互连导线(图2A的互连导线202)。位元线BL以及源线SL可被耦接至偏压(bias)电路208，偏压电路208借由对位元线BL以及源线SL施加不同的信号(例如：电流、电压)来将位元线BL以及源线SL“开启”和“关闭”。
在一些实施例中，最底部的栅极电极层120b耦接至对应第一字元线WLx的互连导线(图2A的互连导线202)；中间的栅极电极层120m耦接至对应第二字元线WLx+1的互连导线(图2A的互连导线202)；且最上方的栅极电极层120u耦接至对应第三字元线WLx+2的互连导线(图2A的互连导线202)。在一些实施例中，第一字元线WLx、第二字元线WLx+1以及第三字元线WLx+2耦接至列(row)电路210，列电路210可以借由对第一字元线WLx、第二字元线WLx+1以及第三字元线WLx+2中的一者施加不同的信号(例如：电流、电压)，来选择性地“开启”与“关闭”第一字元线WLx、第二字元线WLx+1或是第三字元线WLx+2中的一者。
进一步地，图2D的示意图200D显示了第一存储器单元118a、第二存储器单元118b以及第三存储器单元118c的经过简化的形式，其中每个存储器单元(第一存储器单元118a、第二存储器单元118b以及第三存储器单元118c)包括第一晶体管122a与第二晶体管122b。第一晶体管122a与第二晶体管122b中的每一者，均耦接至位元线BL、源线SL以及字元线WL。在图2D的示意图200D中，相同的位元线BL与相同的源线SL耦接到第一存储器单元118a、第二存储器单元118b以及第三存储器单元118c。然而，不同的字元线WL耦接到第一存储器单元118a、第二存储器单元118b以及第三存储器单元118c。因此，为了存取第一存储器单元118a、第二存储器单元118b以及第三存储器单元118c中的一者，偏压电路“开启”源线SL与位元线BL，且特定的字元线WL(例如：第一字元线WLx、第二字元线WLx+1或是第三字元线WLx+2)由列电路210“开启”，同时其他字元线WL则保持“关闭”。根据施加到存储器单元(第一存储器单元118a、第二存储器单元118b以及第三存储器单元118c)的信号(例如：电流、电压)，数据可被写入至所存取的存储器单元(第一存储器单元118a、第二存储器单元118b以及第三存储器单元118c)的存储器层(图2B的存储器层110)，或是从所存取的存储器单元(第一存储器单元118a、第二存储器单元118b以及第三存储器单元118c)的存储器层(例如，图2B的存储器层110)读取数据。
于存在多个位元线BL以及多个源线SL的实施例中，偏压电路208亦将选择性地“开启”位元线BL中的一者以及源线SL中的一者，以存取一个特定的存储器单元118。
图3至图6显示了具有较宽的源极/漏极导线的3D NOR类型存储器阵列的一些替代性实施例的俯视图300-600。
如图3的俯视图300所示，在一些实施例中，阻障结构114与第一介电层116具有在y方向上测量的较大的高度，大于图1A的俯视图100A所示。因此，在一些实施例中，源极导线104所具有的在x方向上测量的宽度，在y方向上从源极导线104的最顶部表面朝向源极导线104的最底部表面持续地减少。相似地，在一些实施例中，漏极导线106所具有的在x方向上测量的宽度，在y方向上从漏极导线106的最顶部表面朝向漏极导线106的最底部表面持续地增加。在一些这样的实施例中，源极导线104与漏极导线106的第四宽度w4，也就是源极导线104与漏极导线106的最小宽度，大于阻障结构114的第五宽度w5，其中第五宽度w5为阻障结构114的最大宽度。
在一些这样的实施例中，源极导线104与漏极导线106可具有实质上弯曲的最外侧侧壁。于此等实施例中，由俯视图300来看，源极导线104与漏极导线106可具有实质上呈半圆形的轮廓。在一些其他实施例中，源极导线104与漏极导线106可具有实质上笔直的最外侧侧壁。于此等实施例中，由俯视图300来看，源极导线104与漏极导线106可具有实质上呈三角形的轮廓。
在一些实施例中，为了节省基板(图1C的基板124)上方的空间，存储器单元118并未在x方向上被对称地设置。换句话说，在一些实施例中，存储器单元118的阻障结构114可以在x方向上与另一个存储器单元118的单元隔离结构112直接分隔，而不是与另一个存储器单元118的阻障结构114直接分隔。在一些这样的实施例中，一个存储器单元118的较宽的区域(例如：源极导线104与漏极导线106)，在x方向上直接位于另一个存储器单元的较窄的区域(例如：阻障结构114)旁边。于此等实施例中，不同存储器单元118的存储器层110在x方向上被互连介电层102充分地分隔，以防止不同存储器单元118的存储器层110之间的串扰。
因此，在一些实施例中，于x方向上持续延伸的第一线段103，与第一存储器单元的源极导线104或漏极导线106以及相邻的存储器单元的阻障结构114交叉。相似地，在一些实施例中，与第一线段103分隔并且平行于第一线段103的第二线段105，与第一存储器单元的阻障结构114以及相邻的存储器单元的源极导线104或漏极导线106交叉。
如图4的俯视图400所示，在一些其他实施例中，由俯视图400的角度来看，源极导线104与漏极导线106具有矩形的轮廓。
如图5的俯视图500所示，在一些其他实施例中，单元隔离结构(图3的单元隔离结构112)被省略，使得在y方向上彼此分隔的存储器单元118共享源极导线104与漏极导线106。在一些这样的实施例中，由俯视图500来看，源极导线104与漏极导线106具有实质上呈圆形的轮廓。进一步地，在一些这样的实施例中，相同的通道层108沿着共享相同的源极导线104或漏极导线106的存储器单元连续地延伸。
如图6的俯视图600所示，在一些其他实施例中，单元隔离结构(图4的单元隔离结构112)被省略，使得在y方向上彼此分隔的存储器单元118共享源极导线104与漏极导线106。在一些这样的实施例中，由俯视图600来看，源极导线104与漏极导线106具有实质上呈矩形的轮廓。借由省略单元隔离结构(图3及图4的单元隔离结构112)，可以节省制程期间的操作，并且可以降低存储器单元118在y方向的尺寸以增加装置密度。
图7A至图24C显示了形成3D NOR类型存储器阵列的方法的一些实施例的多种图式(标记为700A-2400C)，其中此方法借由在沉积通道与存储器层之前于沟槽中形成较宽的开口，以减轻在未来的制程操作期间对通道与存储器层造成的损伤。尽管对图7A至图24C是有关于一种方法，但应理解的是，图7A至图24C所公开的结构并不限于此方法，而是可以单独作为独立于此方法的结构。
在图7A至图24C中，将能理解的是，“A”图式(例如：7A、8A、9A、10A等)为xy平面上的俯视图，而“B”图式(例如：7B、8B、9B、10B等)则是对应于先前“A”图式的截面线段BB’的xz平面上的截面图。举例来说，图7B的截面图700B对应图7A的俯视图700A的截面线段BB’。
如图7A的俯视图700A以及图7B的截面图700B所示，在一些实施例中，设置于互连介电层102之间的虚拟栅极电极层702被形成于基板124上方。互连介电层102被设置在每个虚拟栅极电极层702的上方与下方。在一些实施例中，基板124包括任何类型的半导体本体(例如：硅/CMOS体(bulk)、SiGe、SOI等)，例如半导体晶圆或晶圆上的一或多者以及任何其他类型的半导体及/或形成于其上或是以其他方式与的相关的外延层。
在一些实施例中，举例来说，互连介电层102包括介电材料，例如氮化物(例如：氮化硅、氮氧化硅)、碳化物(例如：碳化硅)、氧化物(例如：氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k值氧化物(例如：碳掺杂的氧化物、SiCOH)等。在一些实施例中，互连介电层102可借由沉积制程(例如：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等)的方式形成。
在一些实施例中，举例来说，虚拟栅极电极层702包括氮化硅、碳化硅等。在一些实施例中，虚拟栅极电极层702包括不同于互连介电层102的材料，使得虚拟栅极电极层702可以在稍后被移除，并且被导电材料所取代以形成栅极电极层。在一些实施例中，虚拟栅极电极层702可借由沉积制程(例如：CVD、PVD、ALD等)的方式形成。
如图8A的俯视图800A以及图8B的截面图800B所示，在一些实施例中，执行移除制程以在互连介电层102与虚拟栅极电极层702内形成沟槽802。在一些实施例中，沟槽802借由下列方法形成：首先经由沉积(例如：PVD、CVD、ALD、自旋涂布(spin-on)等)、微影以及移除(例如：蚀刻、化学机械研磨(chemical mechanical planarization,CMP)等)制程的多种操作，在互连介电层102上方形成遮罩结构。于互连介电层102上方形成遮罩结构之后，执行图8A及图8B的移除制程，以根据遮罩结构中的开口移除互连介电层102与虚拟栅极电极层702的一些部分。在一些实施例中，沟槽802所具有的在x方向上测量的宽度，等于第一距离d1。在一些实施例中，举例来说，第一距离d1处于约10纳米与约450纳米之间的范围内。在一些实施例中，多于或是少于两个的沟槽802被形成在基板124上方。
在一些实施例中，图8A及图8B的移除制程包括湿式或干式蚀刻制程。在一些实施例中，当互连介电层102中最底部的一者的第一中间表面804被曝露时，停止图8A及图8B的移除制程。换句话说，在一些实施例中，互连介电层102中最底部的一者的第一中间表面804，定义了沟槽802的最底部表面。在一些实施例中，图8A及图8B的移除制程由蚀刻时间控制。在一些实施例中，互连介电层102中的最底部的一者，厚于其他的互连介电层102，以确保基板124在图8A及图8B的移除制程期间不会曝露。
如图9A的俯视图900A以及图9B的截面图900B所示，沟槽(图8A及图8B的沟槽802)被填充以第一牺牲材料902。在一些实施例中，第一牺牲材料902借由沉积制程(例如：PVD、CVD、ALD等)的方式形成。在一些实施例中，于沉积制程之后执行诸如化学机械研磨(CMP)的移除制程，以移除第一牺牲材料902的被设置于互连介电层102中最上方的一者上方的部分。在一些实施例中，第一牺牲材料902所包括的材料不同于虚拟栅极电极层702以及互连介电层102，使得第一牺牲材料902可在稍后被选择性地移除，同时不会移除虚拟栅极电极层702以及互连介电层102的部分。举例来说，在一些实施例中，第一牺牲材料902可包括碳化硅、硅、碳氧化硅或是其他合适的材料，其对于虚拟栅极电极层702以及互连介电层102具有高蚀刻选择性。
如图10A的俯视图1000A以及图10B的截面图1000B所示，可借由移除第一牺牲材料902、互连介电层102以及虚拟栅极电极层702的一些部分，以在沟槽(图8A及图8B的沟槽802)上方形成第一开口1002。在一些实施例中，使用另一个蚀刻遮罩并接着进行移除制程(例如：湿式或干式蚀刻)来形成第一开口1002，其中此蚀刻遮罩包括直接设置于沟槽(图8A及图8B的沟槽802)上方的开口。在一些实施例中，第一开口1002比沟槽(图8A及图8B的沟槽802)还宽。举例来说，在一些实施例中，第一开口1002具有在x方向上测量的等于第二距离d2的宽度，其中第二距离d2大于第一距离d1。在一些实施例中，第一开口1002具有在y方向上测量的等于第三距离d3的高度。在一些实施例中，由图10A的俯视图1000A来看，第一开口1002具有实质上呈圆形的轮廓，且因此第二距离d2约等于第三距离d3。在一些其他实施例中，第一开口1002可具有由图10A的俯视图1000A看来实质上呈矩形、菱形、椭圆形或一些其他合适形状的轮廓。在一些实施例中，举例来说，第二距离d2和第三距离d3中的每一者，处于约50纳米与约500纳米之间的范围内。
在一些实施例中，第一开口1002具有由互连介电层102中最底部的一者的第二中间表面1004所定义的最底部表面。在一些实施例中，第二中间表面1004高于、低于或是约略相同于第一中间表面804所处的高度。在一些实施例中，如图10A的俯视图1000A所示，第一开口1002借由第一牺牲材料902在y方向上彼此分隔。进一步地，在一些实施例中，图10A的截面线段BB’与第一开口1002以及第一牺牲材料902交叉。换句话说，在一些实施例中，第一开口1002并不会在x方向上被直接设置于彼此旁边，以防止第一开口1002在x方向上彼此接触。
如图11A的俯视图1100A以及图11B的截面图1100B所示，在一些实施例中，虚拟栅极电极层(图10B的虚拟栅极电极层702)被选择性地移除。在一些实施例中，图11A及图11B选择性移除制程包括湿式蚀刻剂，举例来说，例如热磷酸(hot phosphoric acid)或是一些其他合适的湿式蚀刻剂，其移除虚拟栅极电极层(图10B的虚拟栅极电极层702)，且不会移除第一牺牲材料902或是互连介电层102。
如图12A的俯视图1200A以及图12B的截面图1200B所示，在一些实施例中，栅极电极层120被形成于虚拟栅极电极层(图10B的虚拟栅极电极层702)曾经存在的位置上。在一些实施例中，栅极电极层120借由沉积制程(例如：PVD、CVD、ALD、溅镀(sputtering)等)的方式形成。在一些实施例中，举例来说，栅极电极层120包括氮化钛、钨、氮化钽、铜或是一些其他合适的导电金属。在一些其他实施例中，栅极电极层120可包括多晶硅或是一些其他合适的半导体材料。
图12C显示了对应栅极电极层120的一些实施例在yz平面上的截面图1200C，其中yz平面对应图12A的截面线段CC’。图12A的截面线段CC’取自基板124上方的一区域，此区域并未直接位于第一开口1002或第一牺牲材料902下方。
如图12C的截面图1200C所示，在一些实施例中，栅极电极层120在y方向上具有不同的长度。举例来说，最底部的栅极电极层120b在y方向上长于最上方的栅极电极层120u以及中间的栅极电极层120m。进一步地，中间的栅极电极层120m在y方向上长于最上方的栅极电极层120u。栅极电极层120这种错开的设置是用于未来互连接点的形成，其中互连接点耦接至每个栅极电极层120(例如：见图24C)。
如图13A的俯视图1300A以及图13B的截面图1300B所示，在一些实施例中，第一牺牲材料(图12A及图12B的第一牺牲材料902)被移除。在一些实施例中，图13A及图13B的移除制程包括湿式或干式蚀刻剂，此蚀刻剂移除第一牺牲材料(图12A及图12B的第一牺牲材料902)，同时不会移除互连介电层102或栅极电极层120的部分。在移除第一牺牲材料(图12A及图12B的第一牺牲材料902)之后，沟槽802与第一开口1002再度曝露且打开，其中沟槽802连接至第一开口1002，且沟槽802窄于第一开口1002。
如图14A的俯视图1400A以及图14B的截面图1400B所示，在一些实施例中，存储器层110被形成在沟槽(图13B的沟槽802)以及第一开口(图13B的第一开口1002)内。在一些实施例中，存储器层110衬垫(line)沟槽(图13B的沟槽802)与第一开口(图13B的第一开口1002)，并且借由沉积制程(例如：PVD、CVD、ALD等)的方式形成。在一些实施例中，举例来说，存储器层110包括二氧化硅-氮化硅-二氧化硅(ONO)结构、铁电材料(例如：氧化铪、氧化铪锌等)、或是一些其他合适的存储器储存材料。
进一步地，在一些实施例中，通道层108被形成在存储器层110上方。在一些实施例中，通道层108借由沉积制程(例如：PVD、CVD、ALD等)的方式形成，并且举例来说，可以包括半导体材料，例如多晶硅、非晶硅、氧化物半导体材料、氧化铟镓锌或是一些其他合适的半导体材料。在一些实施例中，第一介电层116被形成在通道层108上方。在一些实施例中，第一介电层116借由沉积制程(例如：PVD、CVD、ALD等)的方式形成，并且举例来说，可以包括氧化铝、氧化铪等。在一些实施例中，于形成存储器层110、通道层以及第一介电层116之后，空间1406保留在沟槽(图13B的沟槽802)与第一开口(图13B的第一开口1002)内。
将能理解的是，第一介电层116在图14A的俯视图1400A中被图示为有些透明，以显示存储器层110与通道层108也被设置于第一介电层116下方。因此，在一些实施例中，由图14A的俯视图1400A来看，第一介电层116实际上可能有些透明或可能不太透明。
如图15A的俯视图1500A以及图15B的截面图1500B所示，在一些实施例中，执行垂直蚀刻制程来移除存储器层110、通道层108与第一介电层116的实质上呈水平的部分，以曝露互连介电层102中最上方的一者以及互连介电层102中最底部的一者的第一中间表面804和第二中间表面1004。在一些这样的实施例中，于图15A及图15B的垂直蚀刻制程期间，并不需要遮罩结构。在一些实施例中，图15A及图15B的垂直蚀刻制程需要多种蚀刻剂，因为存储器层110、通道层108以及第一介电层116包括不同的材料。在一些其他实施例中，可在图15A及图15B的垂直蚀刻制程中使用相同的蚀刻剂。进一步地，用于15A图及图15B的垂直蚀刻制程的蚀刻剂，并不会移除互连介电层102。
如图16A的俯视图1600A以及图16B的截面图1600B所示，在一些实施例中，第二介电层1602被形成在互连介电层102中最上方的一者上方，以及第一介电层116、通道层108与存储器层110上方。在一些实施例中，举例来说，第二介电层1602包括氮化物(例如：氮化硅、氮氧化硅)、碳化物(例如：碳化硅)、氧化物(例如：氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k值氧化物(例如：碳掺杂的氧化物，SiCOH)等。在一些实施例中，第一介电层116具有高于第二介电层1602与互连介电层102的介电常数。
在一些实施例中，第二介电层1602借由沉积制程(例如：PVD、CVD、ALD等)的方式形成。在一些实施例中，第二介电层1602够厚，厚得足以完全填充介于第一介电层116之间的空间(图15B的空间1406)，其中此第一介电层116被设置于沟槽(图13B的沟槽802)中。不过，第二介电层1602又够薄，使得开口区域1604保留在第二介电层1602之间，其中此第二介电层1602被设置于第一开口(图13B的第一开口1002)内。
如图17A的俯视图1700A以及图17B的截面图1700B所示，在一些实施例中，执行移除制程以移除第二介电层(图16A及图16B的第二介电层1602)的设置于第一开口(图13B的第一开口1002)内的部分。于此等实施例中，移除制程包括湿式或干式的等向性(isotropic)蚀刻剂，举例来说，此蚀刻剂由时间所控制以移除等于第二介电层(图16A及图16B的第二介电层1602)的厚度的第二介电层(图16A及图16B的第二介电层1602)的量。在一些实施例中，互连介电层102与第一介电层116实质上抵抗等向性蚀刻剂造成的移除。在一些实施例中，剩余的第二介电层(图16A及图16B的第二介电层1602)在沟槽(图13B的沟槽802)内形成阻障结构114。
因为沟槽(图13B的沟槽802)与第一开口(图13B的第一开口1002)间不同的宽度，因此开口区域(图16B的开口区域1604)允许图17B的等向性蚀刻移除第二介电层(图16A及图16B的第二介电层1602)的设置于第一开口(图13B的第一开口1002)内的部分，但不允许移除设置于沟槽(图13B的沟槽802)内的部分。在一些这样的实施例中，图17A及图17B中并不需要遮罩结构。在一些其他实施例中，第二介电层(图16A及图16B的第二介电层1602)的一个较小的上方部分可被从沟槽(13B图的沟槽802)移除，使得阻障结构114所具有的最顶部表面被设置为恰好(just)低于第一介电层116的最顶部表面。
如图18A的俯视图1800A以及图18B的截面图1800B所示，在一些实施例中，执行移除制程以移除第一介电层116的设置于第一开口(图13B的第一开口1002)内的部分。于此等实施例中，图18A及图18B的移除制程包括湿式或干式的等向性蚀刻剂，此蚀刻剂移除第一介电层116在第一开口(图13B的第一开口1002)内的厚度。在一些实施例中，第一介电层116的设置于沟槽(图13B的沟槽802)内的部分，实质上抵抗图18A及图18B的移除制程所造成的移除，因为设置于沟槽(图13B的沟槽802)内的第一介电层116被阻障结构114所覆盖。
在一些实施例中，图18A及图18B的移除制程包括低偏压或无偏压的轰击(bombardment)蚀刻制程，以防止在移除第一介电层116的一些部分之后，当通道层108曝露于低偏压或无偏压的轰击蚀刻制程时对通道层108造成伤害。
进一步地，在一些实施例中，执行附加的移除制程以移除阻障结构114在y方向上的部分。在一些这样的实施例中，第一介电层116实质上能够抵抗此附加的移除制程。在一些其他实施例中，附加的移除制程被省略，使得阻障结构114在y方向上的尺寸并未减少。
在一些其他实施例(未图示)中，可借由图18A及图18B的移除制程，残余地(residually)移除设置于沟槽(图13B的沟槽802)内的阻障结构114及/或第一介电层116的上方部分，使得阻障结构114及/或第一介电层116的最顶部表面被设置为低于存储器层110与通道层108的最顶部表面。
如图19A的俯视图1900A以及图19B的截面图1900B所示，在一些实施例中，第二牺牲材料1902被形成在第一开口(图13B的第一开口1002)的开口区域内及/或沟槽(图13B的沟槽802)的开口区域内。在一些实施例中，第二牺牲材料1902借由沉积制程(例如：PVD、CVD、ALD等)的方式形成，且随后进行移除制程(例如：CMP)以移除第二牺牲材料1902的设置于互连介电层102中最上方的一者上方的多余部分。
如图20A的俯视图2000A以及图20B的截面图2000B所示，第二牺牲材料1902与通道层108的一些部分被从第一开口(图13B的第一开口1002)移除，进而在第二牺牲材料1902与通道层108中形成第二开口2002。在一些实施例中，第二开口2002借由根据微影制程所图案化的遮罩结构形成。接着，在一些实施例中，根据遮罩结构移除第二牺牲材料1902与通道层108的一些部分。
如图21A的俯视图2100A以及图21B的截面图2100B所示，单元隔离结构112被形成在第二开口(第20A及图20B的第二开口2002)内。在一些实施例中，单元隔离结构112借由沉积制程(例如：PVD、CVD、ALD等)的方式形成，且随后进行移除制程(例如：CMP)以移除单元隔离结构112的设置于互连介电层102中最上方的一者上方的多余部分。在一些实施例中，单元隔离结构112包括介电材料，举例来说，例如氮化物(例如：氮化硅、氮氧化硅)、碳化物(例如：碳化硅)、氧化物(例如：氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k值氧化物(例如：碳掺杂的氧化物、SiCOH)等。
如图22A的俯视图2200A以及图22B的截面图2200B所示，在一些实施例中，第二牺牲材料(图21A及图21B的第二牺牲材料1902)被移除。在一些实施例中，第二牺牲材料(图21A及图21B的第二牺牲材料1902)可借由湿式或干式蚀刻制程移除。
如图23A的俯视图2300A以及图23B的截面图2300B所示，导电材料被形成在第二牺牲材料(图21A及图21B的第二牺牲材料1902)曾经存在的位置，以填充沟槽(图13B的沟槽802)与第一开口(图13B的第一开口1002)中的剩余开口区域，进而在第一开口(图13B的第一开口1002)内形成源极导线104以及漏极导线106。在一些实施例中，举例来说，源极导线104与漏极导线106的导电材料包括氮化钛、钨、氮化钽、铜或是一些其他合适的导电金属。在一些实施例中，源极导线104与漏极导线106的导电材料的形成借由沉积制程(例如：PVD、CVD、ALD、溅镀等)的方式进行，且随后使用移除制程(例如：CMP)以移除导电材料的设置于互连介电层102中最上方的一者上方的多余部分。
源极导线104、漏极导线106、阻障结构114、栅极电极层120中的一者、通道层108、存储器层110以及第一介电层116，是为3D NOR类型存储器阵列的存储器单元118的一部分，其中存储器单元118被设置于x、y与z方向上。于存储器单元118内，在一些实施例中，源极导线104借由阻障结构114而与漏极导线106分隔。在一些实施例中，于y方向上的存储器单元118之间，存储器单元118被单元隔离结构112所分隔。
在一些其他实施例中，被设置为在y方向上彼此相邻的存储器单元118共享源极导线104及/或漏极导线106，且因此，单元隔离结构112被省略(例如：见图5及图6)。在这样的其他实施例中，图19A至图22B所示的用于形成单元隔离结构112的操作，被从方法中省略。
如图24A的俯视图2400A以及分别位于图24B与图24C的截面图2400B与截面图2400C所示，互连结构被形成在存储器单元118上方。在一些实施例中，互连结构包括在x方向上延伸的互连导线202，互连导线202经由互连接点204耦接源极导线104、漏极导线106与栅极电极层120。在一些实施例中，互连导线202与互连接点204被形成于互连结构介电层206内，其中互连结构介电层206被设置在互连介电层102中最上方的一者上方。将能理解的是，互连结构介电层206从图24A的俯视图2400A中被省略，以易于理解互连导线202是如何覆盖存储器单元118的。
在一些实施例中，互连结构介电层206、互连导线202以及互连接点204的形成，经由沉积(例如：PVD、CVD、ALD、溅镀等)、微影与移除制程(例如：蚀刻、CMP等)的多种操作进行。在一些实施例中，举例来说，互连结构介电层206包括氮化物(例如：氮化硅、氮氧化硅)、碳化物(例如：碳化硅)、氧化物(例如：氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k值氧化物(例如：碳掺杂的氧化物、SiCOH)等。在一些实施例中，举例来说，互连导线202与互连接点204包括钨、铝、铜、钽、钛或是一些其他合适的导电材料。在一些实施例中，耦接至栅极电极层120的互连接点204具有在z方向上测量的不同的长度，以接触交错的栅极电极层120。
在一些实施例中，耦接至源极导线104的互连导线202与源线(图2D的源线SL)有关；耦接至漏极导线106的互连导线202与位元线(图2D的位元线BL)有关；并且耦接至栅极电极层120的互连导线202与字元线(图2D的字元线WL)有关。每个存储器单元118可经由控制电路(图2D的偏压电路208及列电路210)进行存取，控制电路对耦接至将要存取的存储器单元118的字元线(图2D的字元线WL)、源线(图2D的源线SL)以及位元线(图2D的位元线BL)选择性地施加信号(例如：电流、电压)。基于流经通道层108的移动电荷载子，可自被存取的存储器单元118的存储器层110读取数据状态，或是将数据状态写入至被存取的存储器单元118的存储器层110。因为较宽的第一开口(图13B的第一开口1002)以及图18A和图18B中用于移除部分的第一介电层的低损伤蚀刻制程，因此对通道层108与存储器层110的损伤得以降低，进而增加了最终3D NOR类型存储器阵列中整体存储器单元118的可靠度。
图25显示了对应图7A至图24C所示方法的方法2500的一些实施例的流程图。
尽管方法2500在下文中被显示且描述为一系列的动作或事件，但将能理解的是，所示的这些动作或事件的顺序不应被以限制性的方式进行解读。举例来说，一些动作能够以不同的顺序发生，及/或与除了本文所示及/或所述的那些之外的其他动作或事件同时发生。此外，在本文所述的一或多个态样或是实施例中，可能并非全部所示的动作都是必要的。并且，本文所述的一或多个动作，可在一或多个单独的动作及/或阶段中执行。
在动作2502中，虚拟栅极电极层的堆叠被形成，并且每个虚拟栅极电极层被设置于基板上方的互连介电层之间。图7B显示了对应动作2502的一些实施例的截面图700B。
在动作2504中，第一沟槽被形成在虚拟栅极电极层的堆叠内。图8B显示了对应动作2504的一些实施例的截面图800B。
在动作2506中，第一沟槽被填充以第一牺牲材料。图9B显示了对应动作2506的一些实施例的截面图900B。
在动作2508中，第一开口被形成在第一牺牲材料内，其中第一开口宽于第一沟槽。图10A显示了对应动作2508的一些实施例的俯视图1000A，且图10B显示了对应动作2508的一些实施例的截面图1000B。
在动作2510中，虚拟栅极电极层被以栅极电极层取代。图11B及图12B分别显示了对应动作2510的一些实施例的截面图1100B及截面图1200B。
在动作2512中，第一牺牲材料被移除。图13B显示了对应动作2512的一些实施例的截面图1300B。
在动作2514中，第一沟槽及第一开口被以存储器层、通道层、第一介电层与第二介电层进行衬垫。图16B显示了对应动作2514的一些实施例的截面图1600B。
在动作2516中，第一及第二介电层的设置于第一开口内的部分被选择性地移除。图17B及图18B分别显示了对应动作2516的一些实施例的截面图1700B及截面图1800B。
在动作2518中，第一开口的开口区域被填充以第二牺牲材料。图19B显示了对应动作2518的一些实施例的截面图1900B。
在动作2520中，第二牺牲材料在第一开口内的一些部分被移除，且被单元隔离结构所取代。图20B及图21B分别显示了对应动作2520的一些实施例的截面图2000B及截面图2100B。
在动作2522中，第二牺牲材料被导电材料所取代，以形成源极导线与漏极导线。图23A显示了对应动作2522的一些实施例的俯视图2300A。
在动作2524中，互连结构被形成于最上方的互连介电层上方，并且包括耦接至源极导线的源线、耦接至漏极导线的位元线、以及耦接至栅极电极层的字元线。图24A、图24B及图24C显示了对应动作2524的一些实施例的俯视图2400A、截面图2400B及截面图2400C。
因此，本公开是有关于一种形成3D NOR类型存储器阵列的方法，此方法借由在沉积通道与存储器层之前，于互连介电质与栅极电极层结构中形成用于形成源极/漏极导线的开口，以减轻对通道与存储器层损伤，进而增加最终3D NOR类型存储器阵列的可靠度。
因此，在一些实施例中，本公开是有关于一种存储器装置。上述存储器装置包括设置于基板上方的多个栅极电极层的堆叠；设置于多个栅极电极层的每一者的上方及下方的多个互连介电层；设置于基板上方的第一存储器单元，且第一存储器单元包括：垂直地延伸穿过多个栅极电极层的堆叠的第一源极/漏极导线；垂直地延伸穿过多个栅极电极层的堆叠的第二源极/漏极导线；设置于第一源极/漏极导线与第二源极/漏极导线之间的阻障结构；设置于第一源极/漏极导线及第二源极/漏极导线的多个最外侧侧壁上的通道层；设置于阻障结构与通道层之间的第一介电层，其中第一介电层的多个最外侧侧壁直接接触通道层；以及设置于通道层的多个最外侧侧壁上的存储器层，其中第一介电层具有第一宽度，第一宽度为第一介电层的多个最外侧侧壁之间的最大距离，且第一源极/漏极导线具有第二宽度，第二宽度为第一源极/漏极导线的多个最外侧侧壁之间的最大距离，并且第二宽度大于第一宽度。
在一或多个实施例中，第二源极/漏极导线具有第三宽度，第三宽度为第二源极/漏极导线的多个最外侧侧壁之间的最大距离，且其中第三宽度大于第一宽度。
在一或多个实施例中，通道层沿着第一源极/漏极导线、第一介电层以及第二源极/漏极导线的多个最外侧侧壁持续地延伸。
在一或多个实施例中，阻障结构具有第三宽度，第三宽度为阻障结构的多个最外侧侧壁之间的最大距离，其中第一源极/漏极导线具有第四宽度，第四宽度为第一源极/漏极导线的多个最外侧侧壁之间的最小距离，且第三宽度约等于第四宽度。
在一或多个实施例中，上述存储器装置更包括设置于基板上方的第二存储器单元，且第二存储器单元包括：垂直地延伸穿过多个栅极电极层的堆叠的第三源极/漏极导线；垂直地延伸穿过多个栅极电极层的堆叠的第四源极/漏极导线；设置于第三源极/漏极导线与第四源极/漏极导线之间的附加阻障结构；设置于第三源极/漏极导线及第四源极/漏极导线的多个最外侧侧壁上的附加通道层；设置于附加阻障结构与附加通道层之间的附加第一介电层，其中附加第一介电层的多个最外侧侧壁直接接触附加通道层；以及设置于附加通道层的多个最外侧侧壁上的附加存储器层。
在一或多个实施例中，第一源极/漏极导线在第一方向上借由阻障结构与第二源极/漏极导线分隔，且第三源极/漏极导线在第一方向上借由单元隔离结构与第二源极/漏极导线分隔，其中单元隔离结构将通道层与附加通道层分隔。
在一或多个实施例中，第一宽度与第二宽度是在第一方向上测量的，其中第二存储器单元在第一方向上与第一存储器单元分隔，且在第一方向上连续延伸的第一线段与第一源极/漏极导线及附加阻障结构交叉，并且平行于第一线段的第二线段与第三源极/漏极导线及阻障结构交叉。
在一或多个实施例中，第一源极/漏极导线耦接至第三源极/漏极导线，且通道层耦接至附加通道层。
在其他实施例中，本公开是有关于一种存储器装置。上述存储器装置包括设置于基板上方的第一存储器单元，且第一存储器单元包括：延伸穿过多个栅极电极层的堆叠的第一源极/漏极导线，其中多个栅极电极层与设置于基板上方的多个互连介电层交替；延伸穿过与多个互连介电层交替的多个栅极电极层的堆叠的第二源极/漏极导线，其中第二源极/漏极导线在第一方向上借由第一阻障结构与第一源极/漏极导线分隔；围绕第一源极/漏极导线与第二源极/漏极导线的多个最外侧侧壁的第一通道层；以及围绕第一通道层的多个最外侧侧壁的第一存储器层，其中在第一方向上连续延伸的第一线段在第二方向上与第一阻障结构偏移，并且与第一存储器层、第一源极/漏极导线以及第二源极/漏极导线交叉，且其中第二方向垂直于第一方向。
在一或多个实施例中，第一源极/漏极导线与第二源极/漏极导线的多个最外侧侧壁实质上是弯曲的。
在一或多个实施例中，第一源极/漏极导线与第二源极/漏极导线的多个最外侧侧壁实质上是笔直的。
在一或多个实施例中，上述存储器装置更包括设置于第一阻障结构与第一通道层之间的第一介电层。
在一或多个实施例中，第一源极/漏极导线具有在第二方向上测量的宽度，并且随着自第一源极/漏极导线的最顶部表面朝向第一阻障结构对第一源极/漏极导线的宽度进行测量而持续减少。
在一或多个实施例中，第二源极/漏极导线具有在第二方向上测量的宽度，并且随着自第一阻障结构朝向第二源极/漏极导线的最底部表面对第二源极/漏极导线的宽度进行测量而持续增加。
在又一些其他实施例中，本公开是有关于一种存储器装置的形成方法。上述存储器装置的形成方法包括：在基板上方形成设置于多个互连介电层之间的多个虚拟栅极电极层的堆叠；在多个虚拟栅极电极层的堆叠内形成第一沟槽；在第一沟槽内形成第一牺牲材料；在第一牺牲材料内形成多个第一开口，其中多个第一开口宽于第一沟槽；以多个栅极电极层取代多个虚拟栅极电极层；移除第一牺牲材料；以存储器层、通道层、第一介电层以及第二介电层衬垫第一沟槽与多个第一开口；选择性地移除第一介电层及第二介电层的设置于多个第一开口内的多个部分；在多个第一开口内形成导电材料，以在多个第一开口内形成多个源极/漏极导线；以及在最上方互连介电层上方形成互连结构，以将多个互连线路耦接至多个源极/漏极导线以及多个栅极电极层。
在一或多个实施例中，上述存储器装置的形成方法更包括：在选择性地移除第一介电层与第二介电层的多个部分之后，于多个第一开口的多个开口区域内形成第二牺牲材料；根据遮罩结构移除第二牺牲材料与通道层在多个第一开口中的多个部分，以形成多个第二开口；在多个第二开口内形成阻障结构；以及自多个第一开口移除第二牺牲材料。
在一或多个实施例中，第一介电层与第二介电层的多个部分的选择性移除，包括无偏压轰击蚀刻制程。
在一或多个实施例中，自一俯视透视图来看，多个第一开口具有圆形轮廓。在一或多个实施例中，自一俯视透视图来看，多个第一开口具有矩形轮廓。
在一或多个实施例中，第一沟槽及多个第一开口所具有的多个底部表面，由多个互连介电层的最底部的一者定义。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中具有通常知识者更佳地了解本公开的态样。本技术领域中具有通常知识者应当理解他们可轻易地以本公开为基础设计或修改其他制程及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中具有通常知识者亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (1)

1.一种存储器装置，包括：
多个栅极电极层的一堆叠，设置于一基板上方；
多个互连介电层，设置于上述栅极电极层的每一者的上方及下方；
一第一存储器单元，设置于上述基板上方，并且包括：
一第一源极/漏极导线，垂直地延伸穿过上述栅极电极层的上述堆叠；
一第二源极/漏极导线，垂直地延伸穿过上述栅极电极层的上述堆叠；
一阻障结构，设置于上述第一源极/漏极导线与上述第二源极/漏极导线之间；
一通道层，设置于上述第一源极/漏极导线及上述第二源极/漏极导线的多个最外侧侧壁上；
一第一介电层，设置于上述阻障结构与上述通道层之间，其中上述第一介电层的多个最外侧侧壁直接接触上述通道层；以及
一存储器层，设置于上述通道层的多个最外侧侧壁上；
其中上述第一介电层具有一第一宽度，上述第一宽度为上述第一介电层的上述最外侧侧壁之间的一最大距离，且上述第一源极/漏极导线具有一第二宽度，上述第二宽度为上述第一源极/漏极导线的上述最外侧侧壁之间的一最大距离，并且上述第二宽度大于上述第一宽度。
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