TW202236630A - 記憶體裝置 - Google Patents

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楊子慶
賴昇志
江昱維
蔣國璋
孫宏彰
吳承潤
楊豐誠
林仲德
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台灣積體電路製造股份有限公司
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Abstract

記憶體裝置包括閘極電極層以及放置於基板上方之互連層的堆疊。 放置在基板上方的第一記憶體單元包括垂直延伸穿過閘極電極層的堆疊之第一源極/汲極導線以及第二源極/汲極導線。 通道層以及記憶體層放置在第一源極/汲極導線以及第二源極/汲極導線的外側壁上。 第一阻障結構放置在第一源極/汲極導線以及第二源極/汲極導線之間。 第一保護襯層將第一阻障結構與第一源極/汲極以及第二源極/汲極導線之每一者分開。 第二阻障結構放置在第一源極/汲極導線的相異側上，且利用第二保護襯層而與第一源極/汲極導線間隔開。

Description

記憶體裝置
本發明係有關於一種記憶體裝置，特別係有關於一種三維的記憶體陣列。
二維（2D）記憶體陣列在電子設備中很普遍，並且可以包括例如NOR快閃記憶體陣列、NAND快閃記憶體陣列、動態隨機存取記憶體（DRAM）陣列等等。 然而，二維記憶體陣列已達到尺寸的極限，因此也達到了記憶體密度的極限。 三維（3D）記憶體陣列係用於增加記憶體密度的有前途的候選者，並且可以包括例如三維NAND快閃記憶體陣列、三維NOR快閃記憶體陣列等。
在一些實施例中，本公開係有關於一種記憶體裝置，包括放置於基板上方之閘極電極層的堆疊；以及放置於每個閘極電極層上方以及下方的互連介電層；以及放置於基板上方之第一記憶體單元，其中第一記憶體單元包括：垂直延伸穿過閘極電極層的堆疊之第一源極/汲極導線、垂直延伸穿過閘極電極層的堆疊之第二源極/汲極導線、放置於第一源極/汲極導線以及第二源極/汲極導線的最外側壁上並在它們之間延伸之通道層、設置在通道層的最外側壁上之記憶體層、設置在第一源極/汲極導線的第一側以及第二源極/汲極導線的第一側之間之第一阻障結構、直接設置在第一源極/汲極導線的第一側與第一阻障結構之間且直接設置在第二源極/汲極導線的第一側與第一阻障結構之間之第一保護襯層、放置於第一源極/汲極導線的第二側上之第二阻障結構以及直接設置在第二阻障結構以及第一源極/汲極導線的第二側之間之第二保護襯層。
本公開有關於一種記憶體裝置，包括：與放置於基板上方的互連介電層交錯之閘極電極層的堆疊、垂直延伸穿過閘極電極層的堆疊之第一源極/汲極導線以及第二源極/汲極導線、在第一源極/汲極導線以及第二源極/汲極導線之間延伸的通道層以及記憶體層、垂直延伸穿過閘極電極層的堆疊並且直接放置於第一以及第二源極/汲極導線之間之第一阻障結構、設置在第一阻障結構以及第一源極/汲極導線之間之第一保護襯層以及設置在第一源極/汲極導線的上表面上之第二保護襯層，其中第一保護襯層設置在第一源極/汲極導線的外側壁以及下表面上。
本公開有關於一種形成方法，該形成方法包括在基板上方的互連介電層之間形成虛置閘極電極層的堆疊；在虛置閘極電極層的堆疊內形成第一溝槽；用閘極電極層代替虛置閘極電極層；在第一溝槽內形成記憶體層、通道層以及第一介電層；用介電材料填充第一溝槽的剩餘部分；在介電材料內形成第一開口以在第一溝槽內形成第一阻障結構；在第一開口內形成第一保護襯裡材料；在第一開口內形成犧牲結構；去除第一保護襯裡材料的一部分以及犧牲結構的一部分，以分別在犧牲結構內形成第一保護襯層以及第二開口；在犧牲結構的第二開口內形成第二保護襯層；在第二開口的其餘部分內形成第二阻障結構；去除犧牲結構，並用導電材料代替犧牲結構，以形成被第一保護襯層以及第二保護襯層包圍的源極/汲極導線。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
三維（3D）NOR型記憶體陣列可以包括多個水平堆疊的閘極電極層，閘極電極層放置於沿垂直方向延伸的源極/汲極導線之間。 三維 NOR型記憶體陣列包括以高密度放置於基板上並且並聯連接以實現具有加成效果（sum-of-product）之操作的記憶體單元。可通過經由存取電路而將信號施加到源極/汲極導線以及閘極電極層來存取三維 NOR型記憶體陣列的每個記憶體單元。通道層可以放置於源極/汲極導線的最外側壁上，並且記憶體層可以放置於通道層的最外側側壁上並且位於閘極電極層與源極/汲極導線之間。第一阻障結構可將同一記憶體單元內的源極/汲極導線相互分開，第二阻障結構可將共享同一閘極電極的記憶體單元彼此隔離。可基於在存取記憶體單元時所流過通道層的電流，而將數據寫入每個記憶體單元的記憶體層以及從每個記憶體單元的記憶體層讀取數據。
可通過利用互連介電層而彼此間隔開之閘極電極層之堆疊中形成溝槽，來形成三維 NOR型記憶體陣列。可以在溝槽內沉積記憶體層、通道層以及介電層。在一些實施例中，在閘極電極層以及互連介電層之堆疊的溝槽內形成第一阻障結構，並且在第一阻障結構之間形成犧牲結構，其中該犧牲結構將被源極/汲極導線所取代。在犧牲結構之間形成第二阻障結構，然後去除犧牲結構並用導電材料替代以形成源極/汲極導線。然而在去除犧牲結構期間，可以去除第一阻障結構以及第二阻障結構的一部分而減小了第一阻障結構以及第二阻障結構的尺寸，進而降低記憶體單元內部以及記憶體單元之間的電性隔離。
本公開的各種實施例係有關於在第一阻障結構周圍形成第一保護襯層（protective liner layer）並且在第二阻障結構周圍形成第二保護襯層，使得犧牲結構被第一保護襯層以及第二保護襯層連續地包圍。第一保護襯層以及第二保護襯層包括基本上抵抗被去除犧牲結構的蝕刻劑所去除的材料。因此，在一些這樣的實施例中，當去除犧牲結構時，第一保護襯層以及第二保護襯層防止第一阻障結構以及第二阻障結構被去除。因此，第一保護襯層以及第二保護襯層保護第一阻障結構以及第二阻障結構，以改善同一記憶體單元內的源極/汲極導線之間的電性隔離，並改善記憶體單元之間的電性隔離，進而提高整個三維 NOR型記憶體陣列的可靠度。
第1圖係顯示根據本發明之一些實施例所述之三維 NOR型記憶體陣列之透視圖100，三維 NOR型記憶體陣列包括圍繞第一阻障結構之第一保護襯層以及圍繞第二阻障結構的第二保護襯層。
第1圖之透視圖100中之三維 NOR型記憶體陣列係顯示於xyz坐標系上。在一些實施例中，三維 NOR型記憶體陣列包括與閘極電極層106交替的垂直堆疊之互連介電層104。在一些實施例中，源極/汲極導線108在z方向上垂直延伸穿過互連介電層104以及閘極電極層106之堆疊。
在一些實施例中，三維 NOR型記憶體陣列包括複數記憶體單元122，記憶體單元122在y方向上利用第二阻障結構116彼此間隔開，在x方向上利用互連介電層104彼此間隔開，並且在z方向上利用互連介電層104彼此間隔開。每個記憶體單元122包括兩條源極/汲極導線108、通道層110、閘極電極層106以及記憶體層112。在一些實施例中，通道層110沿著源極/汲極導線108的最外側壁連續延伸。在一些實施例中，記憶體層112沿著通道層110的最外側側壁延伸。在一些實施例中，源極/汲極導線108利用第一阻障結構114而在y方向上彼此間隔開。在一些實施例中，每個記憶體單元122還包括在源極/汲極導線108之間延伸且沿著第一阻障結構114的三個外側壁之介電層109延伸。
在一些實施例中，透過存取電路存取每個記憶體單元122，以將記憶體寫入記憶體層112或從記憶體層112讀取。當適當的信號（例如，電流、電壓）被施加至源極/汲極導線108以及閘極電極層106以導通並使移動電荷載子流過通道層110時，記憶體單元122被存取。在一些實施例中，記憶體層112包括可以在流過通道層110的不同偏壓下儲存數據的材料，例如二氧化矽-氮化矽-二氧化矽（ONO）結構、鐵電材料（例如，鉿氧化物，氧化鉿鋅等）或其他一些合適的記憶體儲存材料。在一些實施例中，閘極介電層126可以放置於互連介電層104以及閘極電極層106之間。在一些實施例中，閘極介電層126也可以在x方向上放置於閘極電極層106之部分之間，以及在y方向上放置於閘極電極層106與互連介電層104之間。
在一些實施例中，第一保護襯層118放置在源極/汲極導線108的最外側壁上，且放置於第一阻障結構114的表面上。例如，在一些實施例中，第一保護襯層118直接放置於源極/汲極導線108以及第一阻障結構114之間、直接放置於源極/汲極導線108以及介電層109之間、以及直接放置於源極/汲極導線108以及通道層110之間。在一些實施例中，第一保護襯層118包括與第一阻障結構114不同的材料。例如，在一些實施例中，第一阻障結構114可以包括介電材料，例如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如碳化矽）、氧化物（例如氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG），低k氧化物（例如，碳摻雜氧化物、SiCOH）等。在一些實施例中，第一保護襯層118可以包括例如金屬（例如，鈦、氮化鈦）、金屬氧化物（例如，氧化鋁、氧化鉿、氧化鈦）或一些其他與第一阻障結構114不同的材料。。
在一些實施例中，第二保護襯層120被放置於第二阻障結構116上，並連續地圍繞每個第二阻障結構116。因此，在一些實施例中，第二保護襯層120被直接放置於源極/汲極導線108以及第二阻障結構116之間。在一些實施例中，第二保護襯層120還分隔了在每個記憶體單元122之間的通道層110。在一些實施例中，第二保護襯層120包括與第二阻障結構116不同的材料。在一些實施例中，第二保護襯層120包括介電材料，例如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG），低k氧化物（例如，碳摻雜氧化物、SiCOH）等。在一些實施例中，第二保護襯層120可包括二氧化矽、氧化鋁或不同於第二阻障結構116的一些其他材料。
在一些實施例中，通過去除犧牲結構並將其替換為源極/汲極導電線108，而形成源極/汲極導電線108。在一些這樣的實施例中，當暴露於一種或多種用於去除犧牲結構的蝕刻劑中時，第一保護襯層118與第二保護襯層120相較於第一阻障結構114與第二阻障結構116具有較慢的移除速率。因此，第一保護襯層118以及第二保護襯層120分別保護第一阻障結構114以及第二阻障結構116免於被用於去除犧牲結構的蝕刻劑去除，使得第一阻障結構114以及第二阻障結構116可以在記憶體單元122之內以及記憶體單元122之間提供足夠的電性隔離。
第2圖係顯示根據本發明之一些實施例所述之對應第1圖之透視圖100之上視圖200。第2圖之上視圖200係在xy平面上。
在一些實施例中，第一保護襯層118具有，例如在大約1奈米以及大約100奈米之間的第一厚度t 1，並且第二保護襯層120具有，例如在大約1奈米以及大約100奈米之間的第二厚度t 2。
此外，在一些實施例中，第一保護襯層118可包括金屬（例如，鈦、氮化鈦等）以幫助減小源極/汲極導線108以及通道層110之間的電阻。在其他實施例中，第一保護襯層118可包括金屬氧化物（例如，氧化鋁、氧化鉿、氧化鈦等）以減輕在形成第一保護襯層118之期間對通道層110的損害。在一些其他實施例中，第一保護襯層118可包括諸如銦鎵鋅氧化物的半導體材料，以幫助控制記憶體單元122的遷移率、開/關電流以及臨限電壓。在一些其他實施例中，如果第一保護襯層118包括半導體材料，則第一保護襯層118包括與通道層100不同的組成、摻雜劑濃度、結構或某些其他特性，第一保護襯層118也可以包括半導體材料。在一些實施例中，第二保護襯層120包括介電材料，例如二氧化矽、氧化鋁或一些其他合適的低k介電材料，以減少在存取記憶體單元122時的信號延遲。
在一些實施例中，第一保護襯層118的第一部分可以被描述為覆蓋第一源極/汲極導線108a之第一外側壁202以及第一源極/汲極導線108a之第一下表面204。在一些實施例中，第一保護襯層118之第二部分可以被描述為覆蓋第二源極/汲極導線108b之第二外側壁208以及第二源極/汲極導線108b之第二上表面212。在一些實施例中，記憶體單元122中之多個第二保護襯層120中的第一個被放置於第一源極/汲極導線108a之第一上表面206上，並且記憶體單元122中之多個第二保護襯層120中之第二個被放置於第二源極/汲極導線108b的第二下表面210上。在一些這樣的實施例中，第一源極/汲極導線108a的第一上表面206以及第一下表面204以及第二源極/汲極導線108b的第二上表面212以及第二下表面210係垂直於y方向。此外，第一源極/汲極導線108a之第一外側壁202將第一上表面206連接到第一源極/汲極導線108a的第一下表面204，並且第二源極/汲極導線108b的第二外側壁208將第二源極/汲極導線108b的第二上表面212連接至第二下表面210。
在一些實施例中，第二阻障結構116以及第二保護襯層120在y方向上，將每個記憶體單元122之間的通道層110完全分開。相反地​​，在一些實施例中，記憶體層112在y方向上連續地延伸並且共享於記憶體單元122之間。在一些其他實施例中，第二阻障結構116以及第二保護襯層120也可以y方向上將每個記憶體單元122之間的記憶體層112完全分離。
第3圖係顯示根據本發明之一些其他實施例之對應於第1圖的透視圖100之上視圖300，並且上視圖300還包括電晶體圖以顯示三維 NOR型記憶體陣列的記憶體單元如何工作。
在一些實施例中，為了在第3圖中易於理解，在第3圖中省略了互連介電層之最上層（第2圖之互連介電層104），以暴露閘極電極層106。閘極電極層106包括導電或半導體材料，例如氮化鈦、鎢、氮化鉭、銅、多晶矽等。在一些實施例中，源極/汲極導線108包括導電材料，例如氮化鈦、鎢、氮化鉭、銅或一些其他合適的導電材料。在一些實施例中，通道層110包括半導體材料，例如多晶矽、非晶矽、氧化物半導體材料、銦鎵鋅氧化物或一些其他合適的半導體材料。
在一些實施例中，通過存取電路將信號（例如，電流、電壓）施加到源極/汲極導線108以及閘極電極層106，使得每個記憶體單元122被”導通”。然後可將通道層110”導通”以使移動電荷載子（例如，電子、電洞）在源極/汲極導線108之間流動。在一些實施例中，每個記憶體單元122包括放置於在第一阻障結構114的第一側面上之第一電晶體302a以及放置於第一阻障結構114的第二側面上之第二電晶體302b。當移動電荷載子流過在第一阻障結構114之第一側之通道層110之第一通道區110a時，第一電晶體302a被導通。當移動電荷載子流過第一阻障結構114之第二側上之通道層110之第二通道區110b時，第二電晶體302b被導通。在一些實施例中，因為第一電晶體302a以及第二電晶體302b耦接至相同的源極/汲極導線108，所以可以同時存取第一電晶體302a以及第二電晶體302b。在一些其他實施例中，由於第一阻障結構114之第一側上之閘極電極層106可與第一阻障結構114的第二側上的閘極電極層106電性隔離，因此可以分別存取第一電晶體302a以及第二電晶體302b。
在一些實施例中，基於施加到源極/汲極導線108以及閘極電極層106的信號（例如，電流、電壓）以及流過通道層110的移動電荷載子，數據狀態（例如，”1”或”0”）可以被寫到記憶體層112上。此外，可以使用與寫入記憶體層112不同的信號幅度（例如，電流、電壓），從記憶體層112讀取數據狀態。由於第一保護襯層118、第二保護襯層120、第一第二阻障結構114以及第二阻障結構116在製造過程中保持原樣，以提供記憶體單元122內以及記憶體單元122之間足夠的電性隔離，進而增加三維 NOR型記憶體陣列的可靠性。
第4圖係顯示根據本發明之一些實施例所述之在xz平面上之三維 NOR型記憶體陣列之剖面圖400。在一些實施例中，第4圖之剖面圖400對應於第2圖的剖面線A-A'。
在一些實施例中，多個閘極電極層106被放置於基板102之上方，並且通過互連介電層104在z方向上彼此間隔開。在一些實施例中，源極/汲極導線108自互連介電層104中位於最之一最上層朝向基板102延伸。在一些實施例中，源極/汲極導線108之最外側壁接觸第一保護襯層118。此外，在一些實施例中，通道層110放置於第一保護襯層118之最外側壁之上，記憶體層112放置於通道層110的最外側壁上。
在一些實施例中，第4圖之剖面圖400包括三個不同的記憶體單元的特徵。例如，在一些實施例中，位於最上面之閘極電極層106以及源極/汲極導線108係對應於第一記憶體單元122a；位於中間之閘極電極層106以及源極/汲極導線108係對應第二記憶體單元122b；位於最下面之閘極電極層106以及源極/汲極導線108係對應於第三記憶體單元122c。當第一記憶體單元122a、第二記憶體單元122b以及第三記憶體單元122c被”導通”時，移動電荷載子可以沿進入以及離開頁面的方向流過通道層110。
因此，由於記憶體單元122係如第3圖所示沿z方向、y方向以及x方向堆疊，因此記憶體單元122係排列為三維 NOR型記憶體陣列，這增加了放置於基板102上之記憶體單元122的數量（即，增加了裝置密度）。
第5圖係顯示根據本發明之一些實施例所述之在yz平面上之三維 NOR型記憶體陣列之剖面圖500。在一些實施例中，第5圖之剖面圖500對應於第2圖之剖面線BB’。
第2圖之剖面線BB'在y方向上延伸，且穿過第一阻障結構114以及第二阻障結構116。在一些實施例中，第一保護襯層118以及第二保護襯層120直接放置於基板102上。在一些實施例中，第一阻障結構114之垂直於y方向的最外側壁被第一保護襯層118覆蓋。在一些實施例中，第一阻障結構114之最底表面直接接觸基板102。在一些實施例中，第二保護襯層120連續地圍繞第二阻障結構116之外側壁以及下表面。在一些實施例中，第一保護襯層118以及第二保護襯層120圍繞源極/汲極導線108的外側壁以及下表面。因此，在製造期間，當犧牲結構被去除並且由源極/汲極導線108所替代時，第一保護襯層118以及第二保護襯層120保護第一阻障結構114以及第二阻障結構116以提高整個設備的可靠性。
第6至26圖係顯示根據本發明一些實施例中形成三維 NOR型記憶體陣列之方法之透視圖600至2600，其中形成分別由第一保護襯層以及第二保護襯層包圍之第一阻障結構以及第二阻障結構，以避免在未來處理步驟中移除第一阻障結構以及第二阻障結構。雖然第6至26圖係用以描述形成方法，應當理解的是，第6至26圖所揭露之結構並不限定於該形成方法，而是可以獨立地作為獨立於該形成方法之結構。
如第6圖之透視圖600所示，在一些實施例中，放置於互連介電層104之間的虛置閘極電極層602形成在基板102之上方。互連介電層104放置於每個虛置閘極電極層602之上方以及下方。在一些實施例中，基板102包括任何類型的半導體主體（例如，矽/ 互補金氧半導體基體、SiGe、SOI等），諸如半導體晶圓或晶片上以及任何其他類型的半導體主體及/或形成於其上或與之相關聯之磊晶層。
在一些實施例中，互連介電層104包括例如介電材料，諸如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低k氧化物（例如，碳摻雜氧化物、SiCOH）等。在一些實施例中，互連介電層104通過沉積製程（例如，化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）等）所形成。在一些實施例中，互連介電層104的最底部之一者較互連介電層104中其他者更厚。在一些其他實施例中，每個互連介電層104可以具有基本相同的厚度。在一些實施例中，互連介電層104的最頂層放置於虛置閘極電極層602之最頂層的上方。
在一些實施例中，虛置閘極電極層602包括，例如氮化矽、碳化矽等。在一些實施例中，虛置閘極電極層602包括與互連介電層104不同的材料，使得虛置閘極電極層602可以稍後被去除並且由導電材料替代而形成閘極電極層。在一些實施例中，可以通過沉積製程（例如，化學氣相沉積、物理氣相沉積、原子層沉積等）來形成虛置閘極電極層602。
如第7圖之透視圖700所示，執行去除製程以在互連介電層104以及虛置閘極電極層602內形成第一溝槽702。在一些實施例中，第一溝槽702暴露出基板102之上表面。在一些實施例中，通過各種沉積步驟（例如，化學氣相沉積、物理氣相沉積、原子層沉積、旋塗（spin-on）等）、微影（photolithography）以及去除（例如蝕刻、化學機械平坦化（CMP））製程，在互連介電層104上方形成遮罩結構來形成第一溝槽702。在互連介電層104上形成遮罩結構之後，執行第7圖之去除製程以根據遮罩結構中的開口去除互連介電層104以及虛置閘極電極層602的部分。在一些實施例中，第7圖之去除製程包括濕蝕刻製程及/或乾蝕刻製程。在一些實施例中，可以在互連介電層104以及虛置閘極電極層602中形成一個以上的第一溝槽702。
如第8圖之透視圖800所示，在一些實施例中，執行去除製程以在x方向上去除虛置閘極電極層602的部分。因此，在一些實施例中，在第8圖之去除製程之後，虛置閘極電極層602比互連介電層104窄。在一些實施例中，虛置閘極電極層602在x方向上的寬度減小的量，是第一距離d 1的兩倍。在一些實施例中，第8圖之去除製程包括等向性（isotropic）的濕蝕刻劑或乾蝕刻劑，使得虛置閘極電極層602在x方向上的一部分被去除。
如第9圖之透視圖900所示，在一些實施例中，閘極介電層126形成在虛置閘極電極層602、基板102以及互連介電層104的暴露表面上。在一些實施例中，在閘極介電層126的表面上形成導電材料以形成閘極電極層106。在一些實施例中，閘極介電層126包括，例如氮化鈦、二氧化矽或一些其他合適的閘極介電材料。在一些實施例中，閘極電極層106包括，例如鈦、鎢、鉭、銅、多晶矽或一些其他合適的導電材料。在一些實施例中，第一介電材料902會接著形成在第一溝槽（第8圖的702）的剩下部分中。在一些實施例中，第一介電材料902包括例如作為氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低k氧化物（例如，碳摻雜氧化物、SiCOH）等。
在一些實施例中，閘極介電層126、閘極電極層106以及第一介電材料902可各自通過沉積製程（例如，化學氣相沉積、物理氣相沉積、原子層沉積、濺射等）形成。此外，在一些實施例中，通過平坦化製程（例如，CMP）來去除放置於互連介電層104之最頂層的上方之閘極介電層126、閘極電極層106以及第一介電材料902的部分。
如第10圖之透視圖1000所示，在一些實施例中，執行去除製程以在互連介電層104以及虛置閘極電極層602中形成第二溝槽1002以及第三溝槽1004。在一些實施例中，第一介電材料902放置於第二溝槽1002以及第三溝槽1004之間。在一些實施例中，第二溝槽1002以及第三溝槽1004暴露基板102的上表面。在一些實施例中，第二溝槽1002以及第三溝槽1004透過在互連介電層104上形成遮罩結構並根據遮罩結構中的開口去除互連介電層104以及虛置閘極電極層602的部分而形成。在一些實施例中，第10圖之去除製程包括濕蝕刻製程及/或乾蝕刻製程。
如第11圖之透視圖1100所示，在一些實施例中，虛置閘極電極層（第10圖的602）被完全去除。在一些實施例中，通過濕去除製程或乾去除製程來完全去除虛置閘極電極層（第10圖的602）。在一些實施例中，閘極介電層126以及互連介電層104基本上可抵擋第11圖之去除製程。
如第12圖之透視圖1200所示，更多的閘極介電層126形成於第11圖之閘極介電層126上以及第11圖之互連介電層104之暴露部分上。在一些實施例中，閘極電極層106的更多導電材料形成於閘極介電層126上以及第二溝槽以及第三溝槽的一部分內（第11圖之1002、1004）。在一些實施例中，然後在第二溝槽以及第三溝槽（第11圖的1002、1004）內形成第二介電材料1202。在一些實施例中，第二介電材料1202包括與第一介電材料902相同或不同的介電材料。在一些實施例中，第二介電材料1202通過沉積製程（例如，化學氣相沉積、物理氣相沉積、原子層沉積等）而形成。在一些實施例中，在形成閘極介電層126、閘極電極層106以及第二介電材料1202之後，執行平坦化製程（例如，CMP）以去除放置於互連介電層104之最頂層之上方的閘極介電層126、閘極電極層106以及第二介電材料1202的一部分。
如第13圖之透視圖1300所示，在一些實施例中，第一以及第二介電材料（第12圖的902、1202）完全從閘極電極層106去除。在一些實施例中，還通過第13圖之去除製程來去除第12圖中的互連介電層104之最頂層。在一些這樣的實施例中，互連介電層104、第一介電材料（第12圖的902）以及第二介電材料（第12圖的1202）包括相同的材料，使得第13圖的去除製程中相同的蝕刻劑（例如，濕的及/或乾的）可用以去除互連介電層104、第一介電材料（第12圖的902）以及第二介電材料（第12圖的1202）的部分。在一些其他實施例中，互連介電層104、第一介電材料（第12圖的902）及/或第二介電材料（第12圖的1202）可以包括不同的介電材料。在一些其他這樣的實施例中，相同的蝕刻劑仍然能夠去除互連介電層104、第一介電材料（第12圖的902）以及第二介電材料（第12圖的1202），或者不同的蝕刻劑也可用以去除互連介電層104、第一介電材料（第12圖的902）以及第二介電材料（第12圖的1202）。
在去除互連介電層104、第一介電材料（第12圖的902）以及第二介電材料（第12圖的1202）後，第一溝槽702、第二溝槽1002以及第三溝槽1004再次被暴露且由閘極電極層106的表面所定義。
如第14圖之透視圖1400所示，在一些實施例中，執行垂直蝕刻製程以沿著z方向去除閘極電極層106以及閘極介電層126中未直接放置於互連介電層104之間的部分。因此，在一些實施例中，在第14圖之垂直蝕刻製程之後，閘極電極層106以及閘極介電層126之每個部分被放置於互連介電層104之一者的上方以及下方。在一些實施例中，第14圖的垂直蝕刻製程還去除了放置於基板102上的閘極電極層106以及閘極介電層126。在一些實施例中，第14圖的垂直蝕刻製程包括沿著z方向上執行的乾蝕刻製程。在一些這樣的實施例中，互連介電層104以及基板102基本上可抵抗第14圖之垂直蝕刻製程的去除。在一些實施例中，因為第14圖的互連介電層104的最頂層用作第14圖之垂直蝕刻製程的遮罩結構，因此不需要遮罩結構來執行第14圖的垂直蝕刻製程。
如第15圖之透視圖1500所示，連續記憶體層1502形成於基板102上方以及互連介電層104、閘極電極層106以及閘極介電層126之上。連續記憶體層1502包括例如二氧化矽-氮化矽-二氧化矽（ONO）結構、鐵電材料（例如，氧化鉿、氧化鉿鋅等）或一些其他合適的記憶體儲存材料。在一些實施例中，連續通道層1504係形成於連續記憶體層1502之上方。在一些實施例中，連續通道層1504包括，例如半導體材料（如多晶矽、非晶矽、氧化物-半導體材料、銦鎵鋅氧化物或某些其他合適的半導體材料）。
在一些實施例中，然後在連續通道層1504上方形成連續介電層1506。在一些實施例中，連續介電層1506包括，例如介電材料，諸如氮化物（例如，氮化矽、矽氮氧化物）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低k氧化物（例如，碳摻雜氧化物、SiCOH）等。在一些實施例中，然後在連續介電層1506上方形成第三介電材料層1508。在一些實施例中，第三介電材料層1508包括與連續介電層1506不同的介電材料。
在一些實施例中，連續記憶體層1502、連續通道層1504、連續介電層1506以及第三介電材料層1508均通過沉積製程（例如，化學氣相沉積、物理氣相沉積、原子層沉積、濺射等等）所形成。在一些實施例中，在形成第三介電材料層1508之後，第一溝槽702、第二溝槽1002以及第三溝槽1004具有由第三介電材料層1508所定義的表面。
如第16圖之透視圖1600所示，第三介電材料層（第15圖的1508）被完全去除，直接設置在互連介電層104上方並且直接設置在基板102上之連續記憶體層的一部分（第15圖的1502）、連續通道層1504以及連續介電層1506接著通過去除製程而去除。在一些實施例中，在第16圖之去除製程之後，記憶體層112係由連續記憶體層（第15圖的1502）的其餘部分所形成。
在一些實施例中，由於在第16圖中去除了各種材料，所以第16圖的去除製程可以包括多個去除處理步驟，例如濕蝕刻、乾蝕刻及/或CMP。在一些實施例中，第16圖之去除製程包括在基本垂直方向上執行的蝕刻過程，以去除基本水平部份之連續記憶體層（第15圖的1502）、連續通道層1504以及連續介電層1506。在一些實施例中，互連介電層104以及基板102基本上可抵抗第16圖之去除製程的去除，因此不需要遮罩結構。在其他實施例中，可以使用遮罩結構。
如第17圖之透視圖1700所示，第四介電材料1702形成於第一溝槽、第二溝槽以及第三溝槽（702、1002、1004）內。在一些實施例中，第四介電材料1702是通過沉積製程（例如，化學氣相沉積、物理氣相沉積、原子層沉積等）然後平坦化製程（例如，CMP）而形成的，且可包括，例如介電材料，如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低k氧化物（例如，碳摻雜氧化物、SiCOH）等。
如第18圖之透視圖1800所示，在一些實施例中，執行平坦化製程以去除放置於互連介電層104之最頂層之上的第四介電材料（第17圖之1702）的部分。在一些實施例中，執行圖形化製程以在第四介電材料（第17圖之1702）中形成第四開口1804。在一些實施例中，第四開口1804從互連介電層104的最頂表面延伸到基板102的上表面。在一些實施例中，通過各種沉積步驟（例如，化學氣相沉積、物理氣相沉積、原子層沉積、旋塗等）、微影以及去除（例如，蝕刻、CMP）製程，並且根據遮罩結構中的開口執行第18圖的圖形化製程。因此，在一些實施例中，第四開口1804可以對應於遮罩結構中的開口。在一些實施例中，圖形化製程包括用於去除第四介電材料（第17圖之1702）之蝕刻劑。在一些實施例中，連續介電層1506以及基板102基本上可抵抗被蝕刻劑去除。
在一些實施例中，在圖案化製程之後，第四介電材料的其餘部分（第17圖之1702）形成第一阻障結構114。在一些實施例中，第一阻障結構114的y方向上的高度等於第二距離d 2。在一些實施例中，在x方向上，第一阻障結構114與第四開口1804相互交錯。例如，在一些實施例中，第一阻障結構114在x方向上圍繞第四開口1804。
如第19圖之透視圖1900所示，在一些實施例中，通過去除製程去除限定第18圖中的第四開口1804的連續介電層（第18圖的1506）之暴露部分。在一些這樣的實施例中，第19圖的去除製程可以包括濕蝕刻劑或乾蝕刻劑。在一些這樣的實施例中，第一阻障結構114以及連續通道層1504基本上可抵抗第19圖之去除製程的去除。在一些實施例中，連續介電層（第18圖之1506）的其餘部分形成放置於第一阻障結構114的外側壁上的介電層109。
如第20圖之透視圖2000所示，第一阻障結構114沿著y方向上被移除，使得第一阻障結構114的高度從第二距離（第19圖的d 2）減小至第三距離d 3。在一些實施例中，遮罩結構用於第20圖的去除製程，而在一些其他實施例中，遮罩結構不用於第20圖的去除製程。在一些實施例中，側向蝕刻劑用以降低第20圖之第一阻障結構114之高度。在一些實施例中，介電層109以及連續通道層1504基本上可抵抗第20圖中之去除製程的去除。
如第21圖之透視圖2100所示，在一些實施例中，在第四開口1804內形成連續保護襯層2102，使得連續保護襯層2102的表面定義了第四開口1804。在一些實施例中，連續保護襯層2102形成在第一阻障結構114、介電層109、基板102以及連續通道層1504的表面上。在一些實施例中，連續保護襯層2102具有第一厚度t 1，在y方向上測量的第一厚度t 1係為，例如大約1奈米以及大約100奈米之間。
在一些實施例中，連續保護襯層2102包括與第一阻障結構114不同的材料。在一些實施例中，連續保護襯層2102包括金屬（例如，鈦、氮化鈦）、金屬氧化物（例如，氧化鋁、氧化鉿、氧化鈦）或與第一阻障結構114不同的一些其他材料。在一些其他實施例中，連續保護襯層2102可包括具有與連續通道層1504不同組成、不同摻雜濃度、不同結構或其他特性之半導體材料。在一些實施例中，連續保護襯層2102通過沉積製程（例如，化學氣相沉積、物理氣相沉積、原子層沉積、濺射等）而形成。
如第22圖之透視圖2200所示，在一些實施例中，犧牲結構2202形成在第四開口（第21圖之1804）內並完全填充第四開口（第21圖的1804）。在一些實施例中，犧牲結構2202包括例如氮化矽、碳化矽、二氧化矽或與連續保護襯層2102不同的一些其他材料。在一些實施例中，犧牲結構2202通過沉積製程（例如化學氣相沉積、物理氣相沉積、原子層沉積等）形成。
如第23圖之透視圖2300所示，通過去除製程去除部分的連續通道層（第22圖的1504）、連續保護襯層（第22圖的2102）以及犧牲結構2202，而在犧牲結構2202中形成第五開口2302。在一些這樣的實施例中，首先在互連介電層104上形成包括開口的遮罩結構，然後可以根據遮罩的開口執行第23圖的去除製程而形成第五開口2302。在一些實施例中，第23圖的去除製程包括一或多道的濕蝕刻及/或乾蝕刻製程。在一些實施例中，使用不同的蝕刻劑來去除每個特徵（例如，第22圖的1504、第22圖的2102、2202）的一部分以在犧牲結構2202中形成第五開口2302。在第23圖的去除過程後，連續通道層（第22圖的1504）的其餘部分形成通道層110，並且連續保護襯層（第22圖的2102）的其餘部分形成第一保護襯層118。
如第24圖之透視圖2400所示，在一些實施例中，第二保護襯層120形成為襯墊在第五開口（第23圖的2302）內，並且第二阻障結構116形成在第二保護襯層120之上而完全填充第五開口（第23圖的2302）。在一些實施例中，第二保護襯層120以及第二阻障結構116通過沉積製程（例如，化學氣相沉積、物理氣相沉積、原子層沉積等）而形成。在一些實施例中，第二保護襯層120包括介電材料，例如二氧化矽、氧化鋁或一些其他合適的低k介電材料。在一些實施例中，第二保護襯層120具有，例如在大約1奈米與大約100奈米之間的的第二厚度t 2。在一些實施例中，第二阻障結構116包括，例如介電材料，諸如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低k氧化物（例如，碳摻雜氧化物、SiCOH）等。此外，第二阻障結構116包括與第二保護襯層120不同的材料。
在一些實施例中，犧牲結構2202的外表面全部被第一保護襯層118或第二保護襯層120所覆蓋。此外，在一些實施例中，第一阻障結構114通過第一保護襯層118而與犧牲結構2202間隔開，第二阻障結構116通過第二保護襯層120而與犧牲結構2202間隔開。
如第25圖之透視圖2500所示，犧牲結構（第24圖的2202）自基板102上完全移除，進而形成了由第一保護襯層118以及第二保護襯層120所定義之第六開口2502。在一些實施例中，濕蝕刻製程及/或乾蝕刻製程用於去除犧牲結構（第24圖之2202）。
在一些實施例中，與第一保護襯層118以及第二保護襯層120相比，用於去除犧牲結構（第24圖之2202）的蝕刻劑對犧牲結構（第24圖之2202）具有高選擇性。因此，在一些實施例中，與犧牲結構（第24圖之2202）相比，第一保護襯層118以及第二保護襯層120具有通過第25圖的一種或多種蝕刻劑之足夠低的去除率（即，基本上耐去除）。如此一來，因為在一些實施例中，第一阻障結構114以及第二阻障結構116包括比第一保護襯層118以及第二保護襯層120的材料具有更高的被第25圖的蝕刻劑去除的速率的材料，第一保護襯層118以及第二保護襯層120可防止第25圖的蝕刻劑接觸第一阻障結構114以及第二阻障結構116，並因而防止第一阻障結構114以及第二阻障結構116被去除。。因此，第一保護襯層118以及第二保護襯層120保留了先前形成的第一阻障結構114以及第二阻障結構116。
如第26圖的透視圖2600所示，在一些實施例中，形成導電材料以完全填充第六開口（第25圖的2502）以形成被第一保護襯層118以及第二保護襯層120包圍的源極/汲極導線108。在一些實施例中，源極/汲極導線108包括例如氮化鈦、鎢、氮化鉭、銅或一些其他合適的導電材料。在一些實施例中，通過沉積製程（例如，化學氣相沉積、物理氣相沉積、原子層沉積、濺射等）而形成源極/汲極導線108。在一些實施例中，還可以執行平坦化製程（例如，CMP）以去除放置於互連介電層104之最頂層之上的源極/汲極導線的任何多餘的導電材料。
在一些實施例中，放置於基板102上方的整體結構是三維記憶體陣列，三維記憶體陣列包括沿x、y以及z方向放置的多個記憶體單元122，以增加基板102上方的裝置密度。各個記憶體單元122包括兩個源極/汲極導線108，其中兩個源極/汲極導線108在y方向上透過第一阻障結構114之一者而彼此間隔開。此外，在一些實施例中，每個記憶體單元122與另一個記憶體單元122在 y方向，由第二阻障結構116中的一者所隔開。第一阻障結構114提供在同一記憶體單元122中的電性隔離，第二阻障結構116提供記憶體單元122之間的電性隔離。由於第一保護襯層118以及第二保護襯層120分別保護第一阻障結構114以及第二阻障結構116不被第25圖的蝕刻劑去除，維持了記憶體單元之內以及之間的電性隔離，從而提高了整個三維記憶體陣列的可靠度。
第27圖係顯示根據本發明之一些實施例所樹之對應於第6至26圖之形成方法之形成方法2700之流程圖。
雖然下面將形成方法2700顯示以及描述為一系列的操作或事件，但是可以理解的是，這樣的操作或事件的圖示順序不應以限制性的意義來解釋。例如，除了本文圖示及/或描述的那些操作或事件之外，某些操作可以不同的順序發生及/或與其他操作或事件同時發生。另外，可能不需要所有顯示的操作來實現本文的描述的一個或多個方面或實施例。此外，本文描述的一個或多個操作可以在一個或多個單獨的操作以及/或階段中執行。
在操作2702，在​​基板上方的互連介電層之間形成虛置閘極電極層的堆疊。第6圖係顯示對應於操作2702之一些實施例之透視圖600。
在操作2704，在虛置閘極電極層的堆疊內形成第一溝槽。第7圖係顯示對應於操作2704之一些實施例之透視圖700。
在操作2706，將虛置閘極電極層的堆疊替換為閘極電極層。第14圖係顯示對應於操作2706之一些實施例之透視圖1400。
在操作2708，第一溝槽係襯墊有記憶體層、通道層以及第一介電層。第15圖係顯示對應於操作2708之一些實施例之透視圖1500。
在操作2710中，第一溝槽的其餘部分係以介電材料進行填充。第17圖係顯示對應於操作2708之一些實施例之透視圖1700。
在操作2712，在介電材料內形成第一開口以在第一溝槽內形成第一阻障結構。第18圖係顯示對應於操作2712之一些實施例之透視圖1800。
在操作2714中，第一開口襯墊有第一保護襯裡材料。第21圖係顯示對應於操作2714之一些實施例之透視圖2100。
在操作2716，在第一開口內形成犧牲結構。第22圖係顯示對應於操作2716之一些實施例之透視圖2200。
在操作2718中，去除部分的第一保護襯裡材料以形成第一保護襯層，並且去除犧牲結構的一部分以在犧牲結構內形成第二開口。第23圖係顯示對應於操作2718之一些實施例之透視圖2300。
在操作2720，第二開口襯墊有第二保護襯裡材料以形成第二保護襯層。
在操作2722，第二開口的其餘部分係以另一種介電材料進行填充，以在第二開口內形成第二阻障結構。第24圖係顯示對應於操作2720以及操作2722之一些實施例之透視圖。
在操作2724中，去除犧牲結構並用導電材料替代，以形成被第一保護襯層以及第二保護襯層圍繞之源極/汲極導線。第25、26圖分別顯示了對應於操作2724之一些實施例之透視圖2500以及透視圖2600。
因此，本公開涉及一種形成三維 NOR型記憶體陣列之形成方法，該三維 NOR型記憶體陣列包括圍繞第一阻障結構之第一保護襯層以及圍繞第二阻障結構之第二保護襯層，以在將來的處理步驟中保護第一阻障結構以及第二阻障結構，藉此提高三維 NOR型記憶體陣列的可靠性。
因此，在一些實施例中，本公開係有關於一種記憶體裝置，包括放置於基板上方之閘極電極層的堆疊；放置於每個閘極電極層上方以及下方的互連介電層；以及放置於基板上方之第一記憶體單元。第一記憶體單元包括：垂直延伸穿過閘極電極層的堆疊之第一源極/汲極導線、垂直延伸穿過閘極電極層的堆疊之第二源極/汲極導線、放置於第一源極/汲極導線以及第二源極/汲極導線的最外側壁上並在它們之間延伸之通道層、設置在通道層的最外側壁上之記憶體層、設置在第一源極/汲極導線的第一側以及第二源極/汲極導線的第一側之間之第一阻障結構、直接設置在第一源極/汲極導線的第一側與第一阻障結構之間且直接設置在第二源極/汲極導線的第一側與第一阻障結構之間之第一保護襯層、放置於第一源極/汲極導線的第二側上之第二阻障結構以及直接設置在第二阻障結構以及第一源極/汲極導線的第二側之間之第二保護襯層。
在一些實施例中，第一保護襯層係沿著第一源極/汲極導線以及源極/汲極導線之最外側壁放置。
在一些實施例中，記憶體裝置更包括一第一介電層，第一介電層放置於第一阻障結構之最外側壁上。
在一些實施例中，第二保護襯層連續的圍繞第二阻障結構之側壁。
在一些實施例中，第一保護襯層包括一金屬或一金屬氧化物。
在一些實施例中，第二保護襯層包括一金屬或一金屬氧化物。
在一些實施例中，第一保護襯層包括與一阻障結構不同之材料，第二保護襯層包括與第二阻障結構不同之材料。
在一些實施例中，記憶體裝置更包括一第二記憶體單元。第二記憶體單元包括一第三源極/汲極導線，第三源極/汲極導線垂直延伸穿越閘極電極層之堆疊，其中第三源極/汲極導線直接接觸第二保護襯層，且透過第二保護襯層以及第二阻障結構而與第一源極/汲極導線相互隔開。
在其他實施例中，本公開有關於一種記憶體裝置，包括：與放置於基板上方的互連介電層交錯之閘極電極層的堆疊、垂直延伸穿過閘極電極層的堆疊之第一源極/汲極導線以及第二源極/汲極導線、在第一源極/汲極導線以及第二源極/汲極導線之間延伸的通道層以及記憶體層、垂直延伸穿過閘極電極層的堆疊並且直接放置於第一源極/汲極導線以及第二源極/汲極導線之間之第一阻障結構、設置在第一阻障結構以及第一源極/汲極導線之間之第一保護襯層以及設置在第一源極/汲極導線的上表面上之第二保護襯層，其中第一保護襯層設置在第一源極/汲極導線的外側壁以及下表面上。
在一些實施例中，記憶體裝置更包括一第二阻障層，第二阻障結構放置於第二保護襯層之上，第二保護襯層連續的圍繞第二阻障結構之外側壁。
在一些實施例中，第一保護襯層之最頂面係直接接觸上述第二保護襯層之最底面。
在一些實施例中，記憶體裝置更包括一介電層，介電層放置於第一阻障結構之最外側壁上，且包括與第一阻障結構以及第一保護襯層不同之材料。
在一些實施例中，記憶體裝置更包括一第三阻障結構以及一第四保護襯層。第三阻障結構放置於第一阻障結構以及第二源極/汲極導線之間，其中一第三保護襯層係放置於第二源極/汲極導線之外側壁以及上表面之上。第四保護襯層放置於第二源極/汲極導線之下表面之上。
在一些實施例中，第三保護襯層包括與第一保護襯層相同的材料。第四保護襯層包括與第二保護襯層相同之材料。
在一些實施例中，第一保護襯層係與第三保護襯層完全隔開，第二保護襯層係與第四保護襯層完全隔開。
在一些實施例中，記憶體裝置更包括一第三阻障結構，第三阻障結構放置於第四保護襯層之下。第四保護襯層連續的環繞第三阻障結構之外側壁。
在其他實施例中，本公開有關於一種形成方法，該形成方法包括在基板上方的互連介電層之間形成虛置閘極電極層的堆疊；在虛置閘極電極層的堆疊內形成第一溝槽；用閘極電極層代替虛置閘極電極層；在第一溝槽內形成記憶體層、通道層以及第一介電層；用介電材料填充第一溝槽的剩餘部分；在介電材料內形成第一開口以在第一溝槽內形成第一阻障結構；在第一開口內形成第一保護襯裡材料(liner material)；在第一開口內形成犧牲結構；去除第一保護襯裡材料的一部分以及犧牲結構的一部分，以分別在犧牲結構內形成第一保護襯層以及第二開口；在犧牲結構的第二開口內形成第二保護襯層；在第二開口的其餘部分內形成第二阻障結構；以及去除犧牲結構，並用導電材料代替犧牲結構，以形成被第一保護襯層以及第二保護襯層包圍的源極/汲極導線。
在一些實施例中，去除第一保護襯裡材料的一部分以及犧牲結構的一部分之步驟更包括一或多蝕刻劑。第一保護襯層以及第二保護襯層具有與第一阻障結構以及第二阻障結構相比，較慢的去除速率。
在一些實施例中，其中第一保護襯層包括與第一阻障結構不同之材料。第二阻障結構包括與第一阻障結構不同之材料。
在一些實施例中，犧牲結構包括與第一阻障結構以及第二阻障結構不同之材料。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100,600-2600:透視圖 102:基板 104:互連介電層 106:閘極電極層 108:源極/汲極導線 108a:第一源極/汲極導線 108b:第二源極/汲極導線 109:介電層 110:通道層 110a:第一通道區 110b:第二通道區 112:記憶體層 114:第一阻障結構 116:第二阻障結構 118:第一保護襯層 120:第二保護襯層 122:記憶體單元 122a:第一記憶體單元 122b:第二記憶體單元 122c:第三記憶體單元 126:閘極介電層 200,300:上視圖 202:第一外側壁 204:第一下表面 206:第一上表面 208:第二外側壁 210:第二下表面 212:第二上表面 302a:第一電晶體 302b:第二電晶體 400,500:剖面圖 602:虛置閘極電極層 702:第一溝槽 902:第一介電材料 1002:第二溝槽 1004:第三溝槽 1202:第二介電材料 1502:連續記憶體層 1504:連續通道層 1506:連續介電層 1508:第三介電材料層 1702:第四介電材料 1804:第四開口 2102:連續保護襯層 2202:犧牲結構 2302:第五開口 2502:第六開口 t 1:第一厚度 t 2:第二厚度 d 1:第一距離 d 2:第二距離 2702～2724:步驟流程
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖係顯示根據本發明之一些實施例所述之積體晶片之透視圖，其中上述機體晶片包括具有圍繞阻擋結構之保護襯層之三維NOR型記憶體陣列； 第2圖係顯示根據本發明之一些實施例所述之第1圖之積體晶片之上視圖； 第3圖係顯示對應第1圖之上視圖且包括覆蓋三維NOR型記憶體陣列之電晶體圖之上視圖； 第4、5圖係顯示根據本發明之一些實施例所述之包括三維NOR型記憶體陣列之積體晶片之剖面圖，其中三維NOR型記憶體陣列排列成具有圍繞阻障結構之保護襯層； 第6-26圖係顯示根據本發明之一些實施例所述之形成三維NOR型記憶體陣列之形成方法之透視圖，其中三維NOR型記憶體陣列排列成具有圍繞阻障結構之保護襯層以減少在各種圖形化程序中阻障結構之需移除的部份，藉此提升不同記憶體單元之間的電性隔離；以及 第27圖係顯示根據本發明之一些實施例所述之第6-26圖所示之形成方法之流程圖。
100:透視圖
102:基板
104:互連介電層
106:閘極電極層
108:源極/汲極導線
109:介電層
110:通道層
112:記憶體層
114:第一阻障結構
116:第二阻障結構
118:第一保護襯層
120:第二保護襯層
122:記憶體單元
126:閘極介電層

Claims (1)

  1. 一種記憶體裝置，包括： 放置於一基板之複數閘極電極層之堆疊； 放置於上述閘極電極層之每一者之上以及之下之複數互連介電層； 一第一記憶體單元，放置於上述基板上且包括： 一第一源極/汲極導線，垂直延伸穿越上述閘極電極層之堆疊； 一第二源極/汲極導線，垂直延伸穿越上述閘極電極層之堆疊； 一通道層，放置於上述第一源極/汲極導線以及上述第二源極/汲極導線之最外側壁且延伸於上述第一源極/汲極導線以及第二源極/汲極導線之間； 一記憶體層，放置於上述通道層之最外側壁上； 一第一阻障層，放置於上述第一源極/汲極導線之一第一側以及上述第二源極/汲極導線之一第一側之間； 一第一保護襯層，直接放置於上述第一源極/汲極導線之上述第一側以及上述第一阻障結構之間且直接放置於上述第二源極/汲極導線之上述第一側以及上述第一阻障結構之間； 一第二阻障結構，放置於上述第一源極/汲極導線之一第二側之上；以及 一第二保護襯層，直接放置於上述第二阻障結構以及上述第一源極/汲極導線之上述第二側之間。
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