CN113517297A - 存储器单元、半导体器件及其形成方法 - Google Patents

存储器单元、半导体器件及其形成方法 Download PDF

Info

Publication number
CN113517297A
CN113517297A CN202110478013.XA CN202110478013A CN113517297A CN 113517297 A CN113517297 A CN 113517297A CN 202110478013 A CN202110478013 A CN 202110478013A CN 113517297 A CN113517297 A CN 113517297A
Authority
CN
China
Prior art keywords
layer
trench
line
memory film
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110478013.XA
Other languages
English (en)
Inventor
张志宇
林孟汉
杨世海
杨柏峰
林佑明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113517297A publication Critical patent/CN113517297A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Seeds, Soups, And Other Foods (AREA)

Abstract

存储器单元包括：晶体管，包括沿字线延伸的存储器膜；沟道层，沿存储器膜延伸，其中，存储器膜位于沟道层和字线之间；源极线，沿存储器膜延伸，其中，存储器膜位于源极线和字线之间；第一接触层，位于源极线上，其中，第一接触层接触沟道层和存储器膜；位线，沿存储器膜延伸，其中，存储器膜位于位线和字线之间；第二接触层，位于位线上，其中，第二接触层接触沟道层和存储器膜；以及隔离区域，位于源极线和位线之间。本申请的实施例还涉及半导体器件及其形成方法。

Description

存储器单元、半导体器件及其形成方法
技术领域
本申请的实施例涉及存储器单元、半导体器件及其形成方法。
背景技术
作为实例，在用于包括无线电、电视、手机和个人计算器件的电子应用的集成电路中使用半导体存储器。半导体存储器包括两个主要类别。一类是易失性存储器；另一类是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，其可以将其进一步分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在不通电时会丢失它们存储的信息。
另一方面，非易失性存储器可以将数据存储在其上。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM或FRAM)。FeRAM的优势包括它的快速写入/读取速度和小尺寸。
发明内容
本申请的一些实施例提供了一种存储器单元，包括：半导体衬底；以及晶体管，位于所述半导体衬底上方，所述晶体管包括：存储器膜，沿字线延伸，其中，所述存储器膜接触所述字线；沟道层，沿所述存储器膜延伸，其中，所述存储器膜位于所述沟道层和所述字线之间；源极线，沿所述存储器膜延伸，其中，所述存储器膜位于所述源极线和所述字线之间；第一接触层，位于所述源极线上，其中，所述第一接触层接触所述沟道层和所述存储器膜，其中，所述第一接触层包括第一材料；位线，沿所述存储器膜延伸，其中，所述存储器膜位于所述位线和所述字线之间；第二接触层，位于所述位线上，其中，所述第二接触层接触所述沟道层和所述存储器膜，其中，所述第二接触层包括第一材料；以及隔离区域，位于所述源极线和所述位线之间。
本申请的另一些实施例提供了一种半导体器件，包括：半导体衬底；第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一晶体管，其中，所述第一晶体管包括：栅电极，包括第一字线的部分；铁电材料的第一部分，其中，所述铁电材料的所述第一部分位于所述第一字线的侧壁上；以及第一沟道区域，位于所述铁电材料的所述第一部分的侧壁上；源极线，其中，所述源极线的第一部分为所述第一晶体管提供第一源极/漏极电极；第一接触层，位于所述源极线上，其中，所述源极线通过所述第一接触层与所述第一沟道区域电接触；位线，其中，所述位线的第一部分为所述第一晶体管提供第二源极/漏极电极；第二接触层，位于所述位线上，其中，所述位线通过所述第二接触层与所述第一沟道区域电接触；第一介电材料，将所述源极线和所述位线分隔开；以及第二存储器单元，位于所述第一存储器单元上方。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：图案化延伸穿过第一导线的第一沟槽；沿所述第一沟槽的侧壁和底面沉积存储器膜；在所述存储器膜上方沉积氧化物半导体(OS)层，其中，所述氧化物半导体层沿所述第一沟槽的所述侧壁和所述底面延伸；在所述氧化物半导体层上沉积第一介电材料，其中，所述第一介电材料填充所述第一沟槽的剩余部分；图案化所述第一介电材料和所述氧化物半导体层中的第二沟槽，其中，图案化所述第二沟槽暴露所述存储器膜的侧壁表面和所述氧化物半导体层的侧壁表面；沿所述第二沟槽的侧壁和底面沉积再填充层，其中，所述再填充层物理接触所述氧化物半导体层的所述侧壁表面；在所述再填充层上沉积导电材料，其中，所述导电材料填充所述第二沟槽的剩余部分；图案化所述导电材料和所述再填充层中的第三沟槽，其中，图案化所述第三沟槽暴露所述存储器膜的所述侧壁表面和所述再填充层的侧壁表面；以及在所述第三沟槽中沉积第二介电材料，其中，所述第二介电材料填充所述第三沟槽。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任何地增大或减小。
图1A、图1B和图1C示出了根据一些实施例的存储器阵列的立体图、电路图和顶视图。
图2、图3A、图3B、图4、图5、图6、图7、图8、图9、图10、图11、图12A、图12B、图13、图14A、图14B、图15、图16、图17A、图17B、图18A、图18B、图19A、图19B、图20、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27、图28A、图28B、图28C和图28D示出了根据一些实施例的存储器阵列的制造中的中间步骤的变化视图。
图29、图30、图31和图32示出了根据一些实施例的存储器阵列的制造中的中间步骤的变化视图。
图33、图34、图35和图36示出了根据一些实施例的存储器阵列的制造中的中间步骤的变化视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了具有多个垂直堆叠的存储器单元的3D存储器阵列。每个存储器单元包括具有用作栅电极的字线区域、用作第一源极/漏极电极的位线区域和用作第二源极/漏极电极的源极线区域的晶体管。每个晶体管还包括绝缘存储器膜(例如，作为栅极电介质)和氧化物半导体(OS)沟道区域。在一些实施例中，蚀刻在其中形成每个晶体管的源极/漏极电极的沟槽。在一些情况下，用于沟槽的蚀刻也可以蚀刻OS沟道区域的一些材料。OS沟道区域的蚀刻可以降低器件性能并且减小器件效率。例如，OS材料的这种蚀刻可以减小每个源极/漏极电极和OS沟道区域之间的接触面积，这可以增大源极/漏极电极和OS沟道区域之间的接触电阻。在本发明的一些实施例中，在形成源极/漏极电极之前，在沟槽内沉积OS材料的再填充层。再填充层补偿沟槽形成期间OS沟道区域的可能蚀刻，并且增大源极/漏极电极和OS沟道区域之间的接触面积。在一些情况下，再填充层可以是与OS沟道区域不同的材料，并且再填充层材料可以是减小OS沟道区域和源极/漏极电极之间的接触电阻的材料。以这种方式，可以提高源极/漏极电极和OS沟道区域之间的电阻，这可以改善器件性能和效率。
图1A、图1B和图1C示出了根据一些实施例的存储器阵列的实例。图1A以三维视图示出了存储器阵列200的部分的实例；图1B示出了存储器阵列200的电路图；并且图1C示出了根据一些实施例的存储器阵列200的顶视图(例如，平面图)。存储器阵列200包括多个存储器单元202，其可以布置在行和列的网格中。可以进一步垂直堆叠存储器单元202以提供三维存储器阵列，从而增大器件密度。存储器阵列200可以设置在半导体管芯的后段制程(BEOL)中。例如，存储器阵列可以设置在半导体管芯的互连层中，诸如设置在形成在半导体衬底上的一个或多个有源器件(例如，晶体管等)之上。
在一些实施例中，存储器阵列200是诸如NOR存储器阵列、NAND存储器阵列等的存储器阵列。其它类型的存储器阵列是可能的。每个存储器单元202可以包括具有绝缘存储器膜90作为栅极电介质的晶体管204。晶体管204可以是例如薄膜晶体管(TFT)或另一类型的晶体管。在一些实施例中，每个晶体管204的栅极电耦接至相应字线(例如，导线72)，每个晶体管204的第一源极/漏极区域电耦接至相应位线(例如，导线106)，并且每个晶体管204的第二源极/漏极区域电耦接至相应源极线(例如，导线108)，其将第二源极/漏极区域电耦接至地。存储器阵列200的相同水平行中的存储器单元202可以共用公共字线(例如，72)，而存储器阵列200的相同垂直列中的存储器单元202可以共用公共源极线(例如，108)和公共位线(例如，106)。
存储器阵列200包括多个垂直堆叠的导线72(例如，字线)，具有设置在相邻的导线72之间的介电层52。导线72在平行于下面的衬底(在图1A和图1B中未明确示出)的主表面的方向上延伸。导线72可以具有阶梯配置，从而使得下部导线72长于上部导线72并且横向延伸超过上部导线72的端点。例如，如图1A所示，示出了导线72的多个堆叠层，其中最顶部导线72最短，并且最底部导线72最长。导线72的相应长度可以在朝着下面的衬底的方向上增大。以这种方式，可以从存储器阵列200之上访问导线72的每个的部分，并且可以制成至导线72的每个的暴露部分的导电接触件(见例如图28A至图28D)。
存储器阵列200还包括多个导线106(例如，位线)和导线108(例如，源极线)。导线106和108可以每个在垂直于导线72的方向上延伸。介电材料98设置在相邻的导线106和导线108之间并且隔离相邻的导线106和导线108。导线106和108对以及相交的导线72限定每个存储器单元202的边界，并且介电材料102设置在导线106和108的相邻对之间并且隔离导线106和108的相邻对。在一些实施例中，导线108电耦接至地。虽然图1A示出了导线106相对于导线108的特定放置，但是应该理解，在其它实施例中，可以翻转导线106和108的放置。
如以上所讨论，存储器阵列200也可以包括氧化物半导体(OS)层92。OS层92可以为存储器单元202的晶体管204提供沟道区域。例如，当通过对应导线72施加适当的电压(例如，高于对应晶体管204的相应阈值电压(Vth))时，OS层92的与导线72相交的区域可以允许电流从导线106流至导线108(例如，在由箭头207指示的方向上)。因此，在一些情况下，OS层92可以被认为是沟道层。
在一些实施例中，再填充层96至少部分围绕导线106和导线108。再填充层96可以包括与OS层92的材料相同的材料，或者可以包括与OS层92的材料不同的一种或多种材料。再填充层96可以在导线106/108和OS层92的表面之间延伸。以这种方式，再填充层96可以在导线106/108和沟道区域之间为晶体管204提供接触件。因此，在一些情况下，再填充层96可以被认为是“接触层”或“接触界面层”。在一些情况下，OS层92和再填充层96的组合可以为晶体管204提供沟道区域。下面针对图23A至图23C更详细描述再填充层96。
存储器膜90设置在导线72和OS层92之间，并且存储器膜90可以为晶体管204提供栅极电介质。在一些实施例中，存储器膜90包括铁电材料，诸如氧化铪、氧化铪锆、硅掺杂的氧化铪等。因此，存储器阵列200也可以称为铁电随机存取存储器(FeRAM)阵列。可选地，存储器膜90可以是包括两个SiOx层之间的SiNx层(例如，ONO结构)、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等的多层结构。
在存储器膜90包括铁电材料的实施例中，存储器膜90可以在两个不同方向中的一个上极化，并且可以通过横跨存储器膜90施加适当的电压差并且产生适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并且存储器膜90的连续区域可以横跨多个存储器单元202延伸。取决于存储器膜90的特定区域的极化方向，对应晶体管204的阈值电压变化，并且可以存储数字值(例如，0或1)。例如，当存储器膜90的区域具有第一电极化方向时，对应晶体管204可以具有相对低的阈值电压，并且当存储器膜90的区域具有第二电极化方向时，对应晶体管204可以具有相对高的阈值电压。两个阈值电压之间的差可以称为阈值电压漂移。更大的阈值电压漂移使更容易(例如，不容易出错)读取存储在对应存储器单元202中的数字值。
在这样的实施例中，为了在存储器单元202上实施写入操作，横跨存储器膜90的对应于存储器单元202的部分施加写入电压。可以例如通过施加适当的电压至对应导线72(例如，字线)和对应导线106/108(例如，位线/源极线)来施加写入电压。通过横跨存储器膜90的部分施加写入电压，可以改变存储器膜90的区域的极化方向。因此，对应晶体管204的对应阈值电压也可以从低阈值电压切换至高阈值电压，反之亦然，并且可以在存储器单元202中存储数字值。因为导线72与导线106和108相交，所以可以选择单独的存储器单元202用于写入操作。
在这样的实施例中，为了在存储器单元202上实施读取操作，将读取电压(低阈值电压和高阈值电压之间的电压)施加至对应导线72(例如，字线)。取决于存储器膜90的对应区域的极化方向，存储器单元202的晶体管204可以导通或可以不导通。因此，导线106可以通过导线108(例如，耦接至地的源极线)放电或可以不通过导线108放电，并且可以确定存储在存储器单元202中的数字值。因为导线72与导线106和108相交，所以可以选择单独的存储器单元202用于读取操作。
图1A还示出了在随后附图中使用的存储器阵列200的参考截面。参考截面B-B’沿导线72的纵轴并且在例如平行于晶体管204的电流方向的方向上。参考截面C-C’垂直于截面B-B’，并且平行于导线72的纵轴。参考截面C-C’延伸穿过导线106和/或导线108。参考截面D-D’平行于参考截面C-C’，并且延伸穿过介电材料102。为了清楚起见，随后附图参考这些参考截面。
在图2中，提供衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
图2还示出了可以形成在衬底50上方的电路。电路包括衬底50的顶面处的有源器件(例如，晶体管)。晶体管可以包括衬底50的顶面上方的栅极介电层203和栅极介电层203上方的栅电极205。源极/漏极区域206设置在栅极介电层203和栅电极205的相对侧上的衬底50中。沿栅极介电层203的侧壁形成将源极/漏极区域206与栅电极205分隔开适当横向距离的栅极间隔件208。在一些实施例中，晶体管可以是平面场效应晶体管(FET)、鳍式场效应晶体管(FinFET)、纳米场效应晶体管(nanoFET)等。
第一ILD 210围绕并且隔离源极/漏极区域206、栅极介电层203和栅电极205，并且第二ILD 212位于第一ILD 210上方。源极/漏极接触件214延伸穿过第二ILD 212和第一ILD210，并且电耦接至源极/漏极区域206，并且栅极接触件216延伸穿过第二ILD 212，并且电耦接至栅电极205。互连结构220(包括一个或多个堆叠的介电层224和形成在一个或多个介电层224中的导电部件222)位于第二ILD 212、源极/漏极接触件214和栅极接触件216上方。虽然图2示出了两个堆叠的介电层224，但是应该理解，互连结构220可以包括具有设置在其中的导电部件222的任何数量的介电层224。互连结构220可以电连接至栅极接触件216和源极/漏极接触件214以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路等或它们的组合。虽然图2讨论了形成在衬底50上方的晶体管，但是其它有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。
在图3A和图3B中，在图2的结构上方形成多层堆叠件58。为了简单和清楚的目的，可以从随后附图省略衬底50、晶体管、ILD和互连结构220。虽然多层堆叠件58示出为接触互连结构220的介电层224，但是任何数量的中间层可以设置在衬底50和多层堆叠件58之间。例如，包括绝缘层中的导电部件(例如，低k介电层)的一个或多个额外的互连层可以设置在衬底50和多层堆叠件58之间。在一些实施例中，可以图案化导电部件以为衬底50和/或存储器阵列200(见图1A和图1B)上的有源器件提供电源、接地和/或信号线。
多层堆叠件58包括导线72A-D(统称为导电层54)和介电层52A-C(统称为介电层52)的交替层。可以在随后的步骤中图案化导电层54，以限定导线72(例如，字线)。导电层54可以包括导电材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、它们的组合等，并且介电层52可以包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合等。导电层54和介电层52可以每个使用例如化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、等离子体增强CVD(PECVD)等形成。虽然图3A和图3B示出了特定数量的导电层54和介电层52，但其它实施例可以包括不同数量的导电层54和介电层52。
图4至图12B是根据一些实施例的在制造存储器阵列200的阶梯结构中的中间阶段的视图。沿图1A所示的参考截面B-B’示出图4至图11和图12B。以三维视图示出图12A。
在图4中，在多层堆叠件58上方形成光刻胶56。如以上所讨论，多层堆叠件58可以包括导电层54(标记为54A、54B、54C和54D)和介电层52(标记为52A、52B和52C)的交替层。光刻胶56可以通过使用旋涂技术形成。
在图5中，图案化光刻胶56以暴露区域60中的多层堆叠件58，同时掩蔽多层堆叠件58的剩余部分。例如，可以在区域60中暴露多层堆叠件58的最顶层(例如，导电层54D)。可以使用可接受的光刻技术图案化光刻胶56。
在图6中，使用光刻胶56作为掩模蚀刻多层堆叠件58的位于区域60中的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以去除导电层54D和介电层52C的位于区域60中的部分并且限定开口61。因为导电层54D和介电层52C具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52C在蚀刻导电层54D时用作蚀刻停止层，并且导电层54C在蚀刻介电层52C时用作蚀刻停止层。因此，可以选择性去除导电层54E和导电层54D的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。可选地，在开口61达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻开口61。在所得结构中，在区域60中暴露导电层54C。
在图7中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可接受的光刻技术修整光刻胶。由于修整，光刻胶56的宽度减小，并且可以暴露多层堆叠件58的位于区域60和62中的部分。例如，可以在区域60中暴露导电层54C的顶面，并且可以在区域62中暴露导电层54D的顶面。
在图8中，通过使用光刻胶56作为掩模的可接受的蚀刻工艺去除导电层54D、介电层52C、导电层54C和介电层52B的位于区域60和62中的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。因为导电层54D/54C和介电层52C/52B具有不同的材料成分，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，介电层52C在蚀刻导电层54D时用作蚀刻停止层；导电层54C在蚀刻介电层52C时用作蚀刻停止层；介电层52B在蚀刻导电层54C时作为蚀刻停止层；并且导电层54B在蚀刻介电层52B时用作蚀刻停止层。因此，可以选择性去除导电层54D/54C和介电层52C/52B的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。此外，在蚀刻工艺期间，导电层54和介电层52的未蚀刻部分用作下面的层的掩模，并且因此，可以将导电层54D和介电层52C的先前图案(见图7)转移至下面的导电层54C和介电层52B。在所得结构中，在区域60中暴露导电层54B，并且在区域62中暴露导电层54C。
在图9中，修整光刻胶56以暴露多层堆叠件58的额外部分。可以使用可接受的光刻技术修整光刻胶。由于修整，光刻胶56的宽度减小，并且可以暴露多层堆叠件58的位于区域60、62和64中的部分。例如，可以在区域60中暴露导电层54B的顶面；可以在区域62中暴露导电层54C的顶面；并且可以在区域64中暴露导电层542D的顶面。
在图10中，通过使用光刻胶56作为掩模的可接受的蚀刻工艺去除导电层54D、54C和54B的位于区域60、62和64中的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸至多层堆叠件58中。在一些实施例中，介电层52C在蚀刻导电层54D时用作蚀刻停止层；介电层52B在蚀刻导电层54C时用作蚀刻停止层；并且介电层52A在蚀刻导电层54B时用作蚀刻停止层。因此，可以选择性去除导电层54D、54C和54B的部分，而不去除多层堆叠件58的剩余层，并且可以将开口61延伸至期望的深度。此外，在蚀刻工艺期间，介电层52的每个用作下面的层的掩模，并且因此，可以将介电层52C/52B的先前图案(见图9)转移至下面的导电层54C/54B。在所得结构中，在区域60中暴露介电层52A；在区域62中暴露介电层52B；并且在区域64中暴露介电层52C。
在图11中，可以去除光刻胶56，诸如通过可接受的灰化或湿剥离工艺。因此，形成阶梯结构68。阶梯结构包括交替的导电层54和介电层52的堆叠件。下部导电层54更宽并且横向延伸超过上部导电层54，并且导电层54的每个的宽度在朝着衬底50的方向上增大。例如，导电层54A可以长于导电层54B；导电层54B可以长于导电层54C；并且导电层54C可以长于导电层54D。因此，在随后的工艺步骤中，可以从阶梯结构68之上至导电层54的每个制成导电接触件。
在图12A和图12B中，在多层堆叠件58上方沉积金属间电介质(IMD)70。IMD 70可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。IMD 70沿导电层54的侧壁以及介电层52的侧壁延伸。此外，IMD 70可以接触介电层52的每个的顶面。
如图12A和图12B进一步所示，然后将去除工艺应用于IMD 70，以去除多层堆叠件58上方的过量介电材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)的平坦化工艺、回蚀工艺、它们的组合等。平坦化工艺暴露多层堆叠件58，从而使得在平坦化工艺完成之后，多层堆叠件58和IMD 70的顶面齐平。
图13至图17B是根据一些实施例的存储器阵列200的制造中的中间阶段的视图。在图13至图17B中，形成多层堆叠件58，并且在多层堆叠件58中形成沟槽，从而限定导线72。导线72可以对应于存储器阵列200中的字线，并且导线72可以进一步为存储器阵列200的所得晶体管提供栅电极。以三维视图示出图17A。沿图1A所示的参考截面C-C’示出图13至图16和图17B。
在图13中，在多层堆叠件58上方沉积硬掩模80和光刻胶82。硬掩模80可以包括例如氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。例如，光刻胶82可以通过使用旋涂技术形成。
在图14A和图14B中，图案化光刻胶82以形成沟槽86。可以使用可接受的光刻技术图案化光刻胶。例如，光刻胶82暴露于光以用于图案化。在曝光工艺之后，可以显影光刻胶82以去除光刻胶的曝光或未曝光部分，取决于使用阴性抗蚀剂还是阳性抗蚀剂，从而限定沟槽86的图案。
在图15中，使用可接受的蚀刻工艺将光刻胶82的图案转移至硬掩模80，诸如通过湿或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模80的沟槽86。例如，可以通过灰化工艺去除光刻胶82。
在图16中，使用一种或多种可接受的蚀刻工艺将硬掩模80的图案转移至多层堆叠件58，诸如通过湿或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻工艺可以是各向异性的。因此，延伸穿过多层堆叠件58的沟槽86和导线72(例如，字线)由导电层54形成。通过穿过导电层54蚀刻沟槽86，相邻的导线72可以彼此分隔开。随后，在图17A和图17B中，然后可以通过可接受的工艺去除硬掩模80，诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、它们的组合等。由于多层堆叠件58的阶梯形状(见例如图12A)，导线72可以具有在朝着衬底50的方向上增大的变化的长度。例如，导线72A可以长于导线72B；导线72B可以长于导线72C；并且导线72C可以长于导线72D。在一些实施例中，沟槽86可以形成为具有在约50nm至约100nm的范围内的宽度W1，但是其它宽度是可能的。
图18A至图20示出了在沟槽86中形成和图案化用于晶体管204(见图1A)的沟道区域。以三维视图示出图18A和图19A。图18B、图19B和图20示出了沿图1A的参考截面C-C’的截面图。
在图18A和图18B中，在沟槽86中共形沉积存储器膜90。存储器膜90可以具有能够存储位的材料，诸如能够通过横跨存储器膜90施加适当的电压差在两个不同的极化方向之间切换的材料。例如，存储器膜90的极化可以由于施加电压差导致的电场而改变。
例如，存储器膜90可以是高k介电材料，诸如基于铪(Hf)的介电材料等。在一些实施例中，存储器膜90包括铁电材料，诸如氧化铪、氧化铪锆、硅掺杂的氧化铪等。在其它实施例中，存储器膜90可以是包括两个SiOx层之间的SiNx层的多层结构(例如，ONO结构)。仍然在其它实施例中，存储器膜90可以包括不同的铁电材料或不同类型的存储器材料。可以通过CVD、PVD、ALD、PECVD等沉积存储器膜90，以沿沟槽86的侧壁和底面延伸。在一些实施例中，在沉积存储器膜90之后，可以实施退火步骤。在一些实施例中，可以将存储器膜90沉积至在约5nm至约15nm的范围内的厚度，但是其它厚度是可能的。在一些实施例中，在沉积存储器膜90之后，沟槽86可以具有在约40nm至约70nm的范围内的宽度W2，但是其它宽度是可能的。
在图19A和图19B中，在存储器膜90上方的沟槽86中共形沉积OS层92。OS层92包括适合于为晶体管(例如，晶体管204，见图1A)提供沟道区域的材料。在一些实施例中，OS层92包括含铟的材料，诸如氧化铟、氧化铟镓锌、氧化铟钛、氧化铟钨、氧化铟锡等或它们的组合。在其它实施例中，与这些实例不同的半导体材料可以用于OS层92。例如，在其它实施例中，OS层92可以包括氧化锌或另一类型的氧化物。可以通过CVD、PVD、ALD、PECVD等沉积OS层92。OS层92可以沿存储器膜90上方的沟槽86的侧壁和底面延伸。在一些实施例中，在沉积OS层92之后，可以在氧相关的环境中实施退火步骤(例如，在约300℃至约450℃的范围内的温度下)以激活OS层92的电荷载流子。在一些实施例中，可以沉积OS层92至在约1nm至约15nm的范围内的厚度，但是其它厚度是可能的。在一些实施例中，在沉积OS层92之后，沟槽86可以具有在约20nm至约70nm的范围内的宽度W3，但是其它宽度是可能的。
在图20中，在沟槽86的侧壁和底面上以及OS层92上方沉积介电材料98。介电材料98可以包括例如氧化硅、氮化硅、氮氧化硅等，其可以通过CVD、PVD、ALD、PECVD等沉积。如图20所示，介电材料98可以填充沟槽86，并且可以覆盖多层堆叠件58。
在图21A至图21C中，然后将去除工艺应用于介电材料98、OS层92和存储器膜90以去除多层堆叠件58上方的过量材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)的平坦化工艺、研磨工艺、回蚀工艺、它们的组合等。平坦化工艺可以暴露多层堆叠件58，从而使得在平坦化工艺完成之后多层堆叠件58的顶面齐平。图21A示出了三维视图，图21B示出了图21A所示的结构的对应顶视图，并且图21C示出了通过图1A和图21B所示的参考截面C-C’的截面图。
图22A至图26C示出了在存储器阵列200中制造导线106和108(例如，源极线和位线)的中间步骤。导线106和108可以沿垂直于导线72的方向延伸，从而使得可以选择存储器阵列200的单独的单元用于读取和写入操作。图22A、图23A、图24A、图25A和图26A示出了三维视图。图22B、图23B、图24B、图25B和图26B示出了顶视图。图22C、图23C和图24C示出了沿图1A和例如图22B所示的参考截面C-C’的截面图。图25C和图26C示出了沿图1A和例如图25B所示的参考截面D-D’的截面图。
在图22A、图22B和图22C中，通过介电材料98图案化沟槽100。沟槽100可以设置在存储器膜90的相对侧壁之间，并且限定随后形成导线106/108的区域。在一些实施例中，可以通过光刻和蚀刻的结合实施图案化沟槽100。例如，可以在多层堆叠件58、介电材料98、OS层92和存储器膜90上方沉积光刻胶101。例如，光刻胶101可以通过使用诸如旋涂技术的合适技术形成。然后图案化光刻胶101以限定开口100。开口100的每个暴露介电材料98的区域，并且可以暴露OS层92的区域。可以使用可接受的光刻技术图案化光刻胶。例如，光刻胶101暴露于光以用于图案化。在曝光工艺之后，可以显影光刻胶101以去除光刻胶的曝光或未曝光部分，取决于使用阴性抗蚀剂还是阳性抗蚀剂，从而限定开口100的图案。
可以通过蚀刻去除介电材料98的由开口100暴露的部分，从而在介电材料98中形成沟槽100。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。在一些实施例中，沟槽100可以具有在约40nm至约70nm的范围内的宽度W4或在约80nm至约150nm的范围内的长度L1，但是其它尺寸是可能的。在一些实施例中，沟槽100由在约30nm至约120nm的范围内的距离L2分隔开，但是其它距离是可能的。在一些实施例中，沟槽100可以具有在约1000nm至约2000nm的范围内的深度，但是其它深度是可能的。在图案化沟槽100之后，例如，可以通过灰化去除光刻胶101。
蚀刻可以在沟槽100内留下OS层92的覆盖存储器膜90的部分，或者蚀刻可以从存储器膜90去除OS层92以暴露沟槽100内的存储器膜90。例如，图22A示出了在形成沟槽100之后，OS层92的部分保留下来并且覆盖存储器膜90的侧壁的实施例。图22B至图22C示出了去除OS层92并且暴露存储器膜90的侧壁的实施例。在形成沟槽100之后，在OS层92的部分保留在存储器膜90上的一些实施例中，剩余的OS层92可以具有在约0nm至约15nm的范围内的厚度，但是其它厚度是可能的。
在图23A、图23B和图23C中，根据一些实施例，在沟槽100中沉积再填充层96。如图23A所示，可以在沟槽100内的介电材料98、OS层92和/或存储器膜90的表面上共形沉积再填充层96。图23A至图23C示出了已经去除覆盖存储器膜90的OS层92的实施例，并且因此在沟槽100内的存储器膜90的表面上沉积再填充层96。再填充层96可以沿存储器膜90上方的沟槽100的侧壁和底面延伸。在其它实施例中，可以在沟槽100内的OS层92的覆盖存储器膜90的剩余部分上沉积再填充层96。再填充层96可以在随后形成的导线106/108(见图25A至图26C)和OS层92之间提供增大的接触面积，特别是在去除沟槽100内的OS层92的情况下。在一些实施例中，再填充层96可以由比OS层92的材料提供至导线106/108的更少电阻接触的材料形成。以这种方式，本文描述的再填充层96可以减小电阻并且为晶体管(例如，晶体管204，见图1A)提供改善的性能。
可以使用与OS层92类似的技术沉积再填充层96，诸如CVD、PVD、ALD、PECVD等。在一些实施例中，再填充层96可以包括与OS层92的材料相同或类似的材料。例如，在一些实施例中，再填充层96包括含铟的材料，诸如氧化铟、氧化铟镓锌、氧化铟钛、氧化铟钨、氧化铟锡等或它们的组合。在其它实施例中，与这些实例或OS层92不同的半导体材料可以用于再填充层96。例如，在其它实施例中，再填充层96可以包括氧化锌或另一类型的氧化物。
在一些实施例中，再填充层96可以是具有比OS层92的材料更大的载流子浓度的材料。以这种方式，再填充层96可以在导线106/108和OS层92之间提供更小的电阻接触件。例如，在一些实施例中，OS层92可以由诸如氧化铟镓锌、氧化铟钛、氧化铟钨、氧化锌或氧化铟的材料形成，并且再填充层96可以由具有相对较高载流子浓度的材料形成，诸如氧化铟钛、氧化铟钨、氧化锌或氧化铟。在一些实施例中，OS层92可以具有在约1015cm-3和约1017cm-3之间的载流子浓度，并且再填充层96可以具有在约1019cm-3和约1022cm-3之间的载流子浓度。
在一些实施例中，可以将再填充层96沉积至在约1nm至约15nm的范围内的厚度，但是其它厚度是可能的。再填充层96可以具有小于、约等于或大于OS层92的厚度的厚度。例如，在一些实施例中，在存储器膜90上延伸的再填充层96可以具有与在存储器膜90上延伸的OS层92不同的厚度。在一些实施例中，在沉积再填充层96之后，沟槽100可以具有在约20nm至约70nm的范围内的宽度W5或在约50nm至约80nm的范围内的长度L3，但是其它尺寸是可能的。在一些实施例中，在沉积再填充层96之后，沟槽100可以具有在约1000nm至约2000nm的范围内的深度D1，但是其它深度是可能的。在一些实施例中，在沉积再填充层96之后实施平坦化工艺。
根据一些实施例，在图24A、图24B和图24C中，用导电材料104填充沟槽100。导线106/108随后由导电材料104形成(见图25A至图26C)。导电材料104可以包括一种或多种材料，诸如铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、钼、它们的组合等，它们每个可以使用例如CVD、ALD、PVD、PECVD等形成。在沉积导电材料104之后，可以实施平坦化工艺以去除导电材料104的过量部分。在一些实施例中，平坦化工艺也可以去除再填充层96的过量部分。在所得结构中，多层堆叠件58、存储器膜90、OS层92、再填充层96和导电材料104的顶面可以基本平齐(例如，在工艺变化内共面)。
在图25A、图25B和图25C中，根据一些实施例，在导电材料104中图案化沟槽120，从而形成导线106和导线108。图25C示出了图25B中的线D-D’的截面图。通过使用光刻和蚀刻的结合图案化导电材料104图案化沟槽120。例如，可以在多层堆叠件58、介电材料98、OS层92、再填充层96、存储器膜90和导电材料104上方沉积光刻胶119。例如，光刻胶119可以通过使用旋涂技术形成。图案化光刻胶119以限定开口120。开口120的每个可以与导电材料104和再填充层96的对应区域重叠。开口120不完全与导电材料104重叠，并且导电材料104的与开口120不重叠的部分限定导电材料104的形成导线106/108的部分。可以使用可接受的光刻技术图案化光刻胶119。例如，将光刻胶119暴露于光以用于图案化。在曝光工艺之后，可以显影光刻胶119以去除光刻胶119的曝光或未曝光部分，取决于使用阴性抗蚀剂还是阳性抗蚀剂，从而限定开口120。
可以通过蚀刻去除导电材料104和再填充层96的由开口120暴露的部分，从而形成沟槽120。蚀刻可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。以这种方式，沟槽120的每个可以限定由沟槽120分隔开的导电材料104的导线106和导电材料104的相邻导线108的图案。导线106可以对应于存储器阵列中的位线，并且导线108可以对应于存储器阵列200中的源极线。虽然图25C示出了仅示出导线106的截面图，但是导线108的截面图可以是类似的。在图案化沟槽120之后，可以例如通过灰化去除光刻胶119。
在一些实施例中，沟槽120可以具有在约30nm至约100nm的范围内的长度L4，但是其它尺寸是可能的。在蚀刻沟槽120之后，导电材料104的形成导线106/108的剩余部分可以具有在约20nm至约50nm的范围内的长度L5，但是其它尺寸是可能的。在一些情况下，与相同沟槽120相邻的导线106和导线108可以具有不同的长度(例如，长度L5)。在一些实施例中，可以通过控制沟槽120的长度L4(例如，通过控制图案化沟槽120)控制导线106/108的长度L5。以这种方式，控制沟槽120的尺寸可以控制导线106/108的尺寸。此外，控制沟槽120的长度L4也可以控制导线106/108和再填充层96之间的接触件的面积。在图25B中指示导线106和再填充层96之间的示例性接触区域105。下面针对图26A至图26C和图27更详细讨论导线106/108和再填充层96之间的接触区域(例如，接触区域105)的尺寸。
在图26A、图26B和图26C中，根据一些实施例，在沟槽120中沉积介电材料102并且填充沟槽120。图26C示出了图26B中的线D-D’的截面图。介电材料102可以包括例如氧化硅、氮化硅、氮氧化硅等或它们的组合。介电材料102的材料可以与介电材料98的材料相同或不同。可以使用诸如CVD、PVD、ALD、PECVD等合适的技术沉积介电材料102。介电材料102可以沿存储器膜90上方的沟槽120的侧壁和底面延伸。在沉积之后，可以实施平坦化工艺(例如，CMP、回蚀等)以去除介电材料102的过量部分。在所得结构中，多层堆叠件58、存储器膜90、导线106/108、再填充层96、OS层92和介电材料102的顶面可以基本平齐。以这种方式，相邻的导线106和导线108被由介电材料102形成的隔离区域分隔开。相邻的导线106/108由长度L4分隔开，该长度L4可以通过控制沟槽120的对应长度L4来控制。
在图26B中示出导线106和再填充层96之间的示例性接触区域105。在一些情况下，如本文所描述，在导线106/108和OS层92之间形成再填充层96可以改善导线106/108和OS层92之间的导电。例如，在蚀刻沟槽100期间从存储器膜90去除OS层92的实施例中(见图22A至图22C)，在不存在再填充层96的情况下，导线106/108和OS层92之间的接触面积将由OS层92的厚度限制，在图26B中通过示例性接触区域103示出。通过用再填充层96部分围绕导线106/108，可以增大导线106/108和OS层92之间的有效接触面积，在图26B中通过接触区域105示出。接触区域105的面积可以大致由导线106/108的深度D1、宽度W5和长度L5限定。在一些实施例中，接触区域105的面积可以在约1800nm2至约8500nm2的范围内，但是其它接触面积是可能的。在一些实施例中，使用再填充层96可以将导线106/108和OS层92之间的有效接触面积增大约33％和约500％之间，但是其它百分比是可能的。通过形成具有更大面积的接触区域105，可以减小导线106/108和OS层92之间的接触电阻。此外，如先前所描述，可以选择再填充层96的材料以进一步减小接触电阻。在一些情况下，当使用再填充层96时的接触电阻在不存在再填充层96时的接触电阻的约30％和约100％之间。
因为接触区域105的面积可以大致由导线106/108的深度D1、宽度W5和长度L5限定，所以控制导线106/108的尺寸D1、W5和/或L5也可以控制接触区域105的尺寸。在图27中示出了实例，其中已经形成具有小于为图26A至图26C形成的沟槽120的长度L4的长度L4的沟槽120(见图25A至图25C)。通过形成具有更小长度L4的沟槽120，可以增大导线106/108的尺寸和接触区域105的面积。这也在图27中示出，其中导线106/108具有比图26A至图26C中的导线更大的长度L5。以这种方式，沟槽120的更小的长度L4可以导致导线106/108的更大的长度L5，这对应地导致接触区域105的更大的面积。例如，形成更大的导线106/108或接触区域105的更大的面积可以减小电阻，这可以改善器件性能，诸如通过改善功率效率或减小散热。
回到图26A至图26C，可以在存储器阵列200中形成堆叠的晶体管204。每个晶体管204包括栅电极(例如，对应导线72的部分)、栅极电介质(例如，对应存储器膜90的部分)、沟道区域(例如，对应OS层92和再填充层96的部分)以及源极和漏极电极(例如，对应导线106和108的部分)。介电材料102将相同列中和相同垂直水平处的相邻晶体管204隔离。晶体管204可以设置在垂直堆叠的行和列的阵列中。
在图28A、图28B、图28C和图28D中，制成至导线72、导线106和导线108的接触件110。图28A示出了存储器阵列200的立体图；图28B示出了存储器阵列200的顶视图；图28C示出了沿图28A的线28-28C’的器件和下面的衬底的截面图；并且图28D示出了沿图1A的参考截面B-B’的器件的截面图。在一些实施例中，导线72的阶梯形状可以在导线72的每个上提供表面以用于导电接触件110接合。形成接触件110可以包括例如使用光刻和蚀刻的结合图案化IMD 70和介电层52中的开口以暴露导电层54的部分。在开口中形成诸如扩散阻挡层、粘合层等的衬垫(未示出)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺以从IMD 70的表面去除过量材料。剩余的衬垫和导电材料在开口中形成接触件110。
同样如图28A的立体图所示，也可以分别制成至导线106和导线108的导电接触件112和114。导电接触件110、112和114可以分别电连接至导线116A、116B和116C，它们将存储器阵列连接至半导体管芯中的下面的/上面的电路(例如，控制电路)和/或信号、电源和地线。例如，导电通孔118可以延伸穿过IMD 70，以将导线116C电连接至互连结构220的下面的电路和如图28C所示的衬底50上的有源器件。可以穿过IMD 70形成其它导电通孔，以将导线116A和116B电连接至互连结构220的下面的电路。在可选实施例中，除互连结构220之外或代替互连结构220，可以通过形成在存储器阵列200上方的互连结构提供至或来自存储器阵列的布线和/或电源线。因此，可以完成存储器阵列200。
虽然图2至图28B的实施例示出了导线106和108的特定图案，但是其它配置也是可能的。例如，在这些实施例中，导线106/108具有交错的图案。在一些实施例中，阵列的相同行中的导线106/108全部彼此对准。可以使用本文描述的技术适当地在导线106/108上形成再填充层96。
图29、图30、图31和图32示出了根据一些实施例的在形成存储器阵列200中的中间步骤的平面图。图29至图32所示的工艺类似于针对图22A至图26C描述的工艺，除了在蚀刻沟槽100之后OS层92部分保留在存储器膜90上之外。这种不完全蚀刻OS层92可以产生具有圆形形状的沟槽100，其实例在图29中示出。存储器膜90由沟槽100暴露，但是OS层92的剩余部分比图22B所示的沟槽100覆盖存储器膜90的更大部分。在一些实施例中，不完全蚀刻OS层92在沟槽内暴露OS层92的更大面积，这可以增大随后形成的再填充层96(见图30)和OS层92之间的接触面积。在一些情况下，增大OS层92和再填充层96之间的接触面积可以减小电阻。图22B和图29所示的沟槽100是实例，并且具有其它形状的沟槽100是可能的。
在图30中，根据一些实施例，在沟槽100内沉积再填充层96。再填充层96可以类似于先前针对图23A至图23C描述的再填充层96，并且可以以类似的方式形成。在图31中，在沟槽100内和再填充层96上沉积导电材料104。导电材料104可以类似于先前针对图24A至图24C描述的导电材料104，并且可以以类似的方式形成。在图32中，在导电材料104和填充层96中形成沟槽，并且在沟槽中沉积介电材料102。沟槽可以类似于先前针对图25A至图25C描述的沟槽120，并且可以以类似的方式形成。介电材料102可以类似于先前针对图26A至图26C描述的介电材料102，并且可以以类似的方式形成。以这种方式，形成导线106和导线108。导线106/108通过再填充层96与OS层92电接触，这可以减小如先前所描述的接触电阻。
图33、图34、图35和图36示出了根据一些实施例的在形成存储器阵列200中的中间步骤的平面图。图33至图36所示的工艺类似于针对图22A至图26C所描述的工艺，除了在存储器膜90上选择性沉积再填充层96之外。以这种方式选择性沉积再填充层96可以增大导线106/108的尺寸(例如，长度L5)，同时仍然在导线106/108和OS层92之间提供改善的接触电阻。增大导线106/108的尺寸可以改善导线106/108的导电性并且改善器件性能。
图33示出了在已经形成沟槽100之后的平面图，类似于图22B所示的平面图。在图34中，根据一些实施例，在沟槽100内沉积再填充层96。如图34所示，使用选择性沉积工艺形成再填充层96，从而使得在存储器膜90的暴露部分上形成而在介电材料98上不形成再填充层96。在一些实施例中，选择性沉积的再填充层96是诸如ITO、IWO、ZnO、In2O3等或它们的组合的材料，但是其它材料是可能的。可以使用诸如选择性ALD、CVD等的选择性沉积工艺或其它选择性沉积工艺形成再填充层96。例如，再填充层96可以是在约200℃的温度下通过In(CH3)3和H2O使用ALD沉积的In2O3。该示例性工艺将再填充层96沉积在存储器膜90上而不是沉积在介电材料98上，但是其它材料或工艺是可能的。再填充层96可以是类似于先前针对图23A至图23C描述的那些的材料，或者可以是不同的材料。
在图35中，在沟槽100内和再填充层96上沉积导电材料104。导电材料104可以类似于先前针对图24A至图24C描述的导电材料104，并且可以以类似的方式形成。因为再填充层96不覆盖介电材料98，所以在沟槽100内的介电材料98的部分上沉积导电材料104。在图36中，在导电材料104和再填充层96中形成沟槽，并且在沟槽中沉积介电材料102。沟槽可以类似于先前针对图25A至图25C描述的沟槽120，并且可以以类似的方式形成。介电材料102可以类似于先前针对图26A至图26C描述的介电材料102，并且可以以类似的方式形成。以这种方式，形成导线106和导线108。导线106/108通过再填充层96与OS层92电接触，这可以减小如先前所描述的接触电阻。
各个实施例提供了具有垂直堆叠的存储器单元的3D存储器阵列。存储器单元每个包括具有存储器膜、栅极介电材料和氧化物半导体沟道区域的晶体管。晶体管包括源极/漏极电极，它们也是存储器阵列中的源极线和位线。介电材料设置在相邻的源极/漏极电极之间并且将相邻的源极/漏极电极隔离。在一些实施例中，蚀刻在其中形成源极/漏极电极的沟槽，在沟槽的表面上沉积再填充层，以在源极/漏极电极和氧化物半导体沟道区域之间提供改善的接触。例如，在一些情况下，在沟槽蚀刻工艺期间去除氧化物半导体沟道材料，这可以减小氧化物半导体沟道材料和源极/漏极电极之间可能的接触面积。通过在沟槽内沉积再填充材料，可以替换去除的氧化物半导体沟道材料。此外，再填充材料可以在氧化物半导体沟道材料和源极/漏极电极之间提供增大的有效接触面积。通过增大有效接触面积，可以减小氧化物半导体沟道材料和源极/漏极电极之间的接触电阻。在一些实施例中，再填充材料可以由提供改善的接触件的材料形成，诸如具有比氧化物半导体沟道材料高的载流子浓度的材料。通过以这种方式减小接触电阻，可以改善器件性能。例如，本文描述的技术可以允许存储器单元的改善的导通电流(Ion)、改善的功率效率以及其它益处。
根据本发明的实施例，存储器单元包括：半导体衬底；以及晶体管，位于半导体衬底上方，晶体管包括：存储器膜，沿字线延伸，其中，存储器膜接触字线；沟道层，沿存储器膜延伸，其中，存储器膜位于沟道层和字线之间；源极线，沿存储器膜延伸，其中，存储器膜位于源极线和字线之间；第一接触层，位于源极线上，其中，第一接触层接触沟道层和存储器膜，其中，第一接触层包括第一材料；位线，沿存储器膜延伸，其中，存储器膜位于位线和字线之间；第二接触层，位于位线上，其中，第二接触层接触沟道层和存储器膜，其中，第二接触层包括第一材料；以及隔离区域，位于源极线和位线之间。在实施例中，隔离区域接触源极线和位线。在实施例中，第一接触层在源极线和隔离区域之间延伸，并且其中，第二接触层在位线与隔离区域之间延伸。在实施例中，沟道层包括第一材料。在实施例中，第一材料具有比沟道层高的载流子浓度。在实施例中，第一材料包括氧化物。在实施例中，沟道层具有第一厚度，第一接触层具有第二厚度，并且第二接触层具有第二厚度，其中，第一厚度与第二厚度不同。
根据本发明的实施例，器件包括：半导体衬底；第一存储器单元，位于半导体衬底上方，第一存储器单元包括第一晶体管，其中，第一晶体管包括：栅电极，包括第一字线的部分；铁电材料的第一部分，其中，铁电材料的第一部分位于第一字线的侧壁上；以及第一沟道区域，位于铁电材料的第一部分的侧壁上；源极线，其中，源极线的第一部分为第一晶体管提供第一源极/漏极电极；第一接触层，位于源极线上，其中，源极线通过第一接触层与第一沟道区域电接触；位线，其中，位线的第一部分为第一晶体管提供第二源极/漏极电极；第二接触层，位于位线上，其中，位线通过第二接触层与第一沟道区域电接触；第一介电材料，将源极线和位线分隔开；以及第二存储器单元，位于第一存储器单元上方。在实施例中，第二存储器单元包括第二晶体管，其中，源极线的第二部分为第二晶体管提供第一源极/漏极电极，并且其中，位线的第二部分为第二晶体管提供第二源极/漏极电极。在实施例中，器件包括：第二字线，位于第一字线下面，其中，第二晶体管的栅电极包括第二字线的部分，并且其中，第一字线长于第二字线。在实施例中，第一介电材料物理接触第一沟道区域、第一接触层和第二接触层。在实施例中，第一接触层和第二接触层包括第一材料，并且其中，第一沟道区域包括与第一材料不同的第二材料。在实施例中，源极线和第一接触层之间的接触面积大于第一接触层和第一沟道区域之间的接触面积。在实施例中，铁电材料的第一部分物理接触第一接触层和第二接触层。在实施例中，第一沟道区域在第一接触层的部分和铁电材料的第一部分之间延伸。在实施例中，源极线的侧壁没有第一接触层。
根据本发明的实施例，方法包括：图案化延伸穿过第一导线的第一沟槽；沿第一沟槽的侧壁和底面沉积存储器膜；在存储器膜上方沉积氧化物半导体(OS)层，其中，OS层沿第一沟槽的侧壁和底面延伸；在OS层上沉积第一介电材料，其中，第一介电材料填充第一沟槽的剩余部分；图案化第一介电材料和OS层中的第二沟槽，其中，图案化第二沟槽暴露存储器膜的侧壁表面和OS层的侧壁表面；沿第二沟槽的侧壁和底面沉积再填充层，其中，再填充层物理接触OS层的侧壁表面；在再填充层上沉积导电材料，其中，导电材料填充第二沟槽的剩余部分；图案化导电材料和再填充层中的第三沟槽，其中，图案化第三沟槽暴露存储器膜的侧壁表面和再填充层的侧壁表面；以及在第三沟槽中沉积第二介电材料，其中，第二介电材料填充第三沟槽。在实施例中，沉积再填充层包括实施选择性沉积工艺，选择性沉积工艺在存储器膜的表面和OS层的表面上而不是在第一介电材料的表面上选择性沉积再填充层。在实施例中，再填充层具有与OS层不同的成分。在实施例中，将再填充层沉积至与OS层不同的厚度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器单元，包括：
半导体衬底；以及
晶体管，位于所述半导体衬底上方，所述晶体管包括：
存储器膜，沿字线延伸，其中，所述存储器膜接触所述字线；
沟道层，沿所述存储器膜延伸，其中，所述存储器膜位于所述沟道层和所述字线之间；
源极线，沿所述存储器膜延伸，其中，所述存储器膜位于所述源极线和所述字线之间；
第一接触层，位于所述源极线上，其中，所述第一接触层接触所述沟道层和所述存储器膜，其中，所述第一接触层包括第一材料；
位线，沿所述存储器膜延伸，其中，所述存储器膜位于所述位线和所述字线之间；
第二接触层，位于所述位线上，其中，所述第二接触层接触所述沟道层和所述存储器膜，其中，所述第二接触层包括第一材料；以及
隔离区域，位于所述源极线和所述位线之间。
2.根据权利要求1所述的存储器单元，其中，所述隔离区域接触所述源极线和所述位线。
3.根据权利要求1所述的存储器单元，其中，所述第一接触层在所述源极线和所述隔离区域之间延伸，并且其中，所述第二接触层在所述位线与所述隔离区域之间延伸。
4.根据权利要求1所述的存储器单元，其中，所述沟道层包括所述第一材料。
5.根据权利要求1所述的存储器单元，其中，所述第一材料具有比所述沟道层高的载流子浓度。
6.根据权利要求1所述的存储器单元，其中，所述第一材料包括氧化物。
7.根据权利要求1所述的存储器单元，其中，所述沟道层具有第一厚度，所述第一接触层具有第二厚度，并且所述第二接触层具有第二厚度，其中，所述第一厚度与所述第二厚度不同。
8.一种半导体器件，包括：
半导体衬底；
第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一晶体管，其中，所述第一晶体管包括：
栅电极，包括第一字线的部分；
铁电材料的第一部分，其中，所述铁电材料的所述第一部分位于所述第一字线的侧壁上；以及
第一沟道区域，位于所述铁电材料的所述第一部分的侧壁上；
源极线，其中，所述源极线的第一部分为所述第一晶体管提供第一源极/漏极电极；
第一接触层，位于所述源极线上，其中，所述源极线通过所述第一接触层与所述第一沟道区域电接触；
位线，其中，所述位线的第一部分为所述第一晶体管提供第二源极/漏极电极；
第二接触层，位于所述位线上，其中，所述位线通过所述第二接触层与所述第一沟道区域电接触；
第一介电材料，将所述源极线和所述位线分隔开；以及
第二存储器单元，位于所述第一存储器单元上方。
9.根据权利要求8所述的半导体器件，其中，所述第二存储器单元包括第二晶体管，其中，所述源极线的第二部分为所述第二晶体管提供第一源极/漏极电极，并且其中，所述位线的第二部分为所述第二晶体管提供第二源极/漏极电极。
10.一种形成半导体器件的方法，包括：
图案化延伸穿过第一导线的第一沟槽；
沿所述第一沟槽的侧壁和底面沉积存储器膜；
在所述存储器膜上方沉积氧化物半导体(OS)层，其中，所述氧化物半导体层沿所述第一沟槽的所述侧壁和所述底面延伸；
在所述氧化物半导体层上沉积第一介电材料，其中，所述第一介电材料填充所述第一沟槽的剩余部分；
图案化所述第一介电材料和所述氧化物半导体层中的第二沟槽，其中，图案化所述第二沟槽暴露所述存储器膜的侧壁表面和所述氧化物半导体层的侧壁表面；
沿所述第二沟槽的侧壁和底面沉积再填充层，其中，所述再填充层物理接触所述氧化物半导体层的所述侧壁表面；
在所述再填充层上沉积导电材料，其中，所述导电材料填充所述第二沟槽的剩余部分；
图案化所述导电材料和所述再填充层中的第三沟槽，其中，图案化所述第三沟槽暴露所述存储器膜的所述侧壁表面和所述再填充层的侧壁表面；以及
在所述第三沟槽中沉积第二介电材料，其中，所述第二介电材料填充所述第三沟槽。
CN202110478013.XA 2020-06-25 2021-04-30 存储器单元、半导体器件及其形成方法 Pending CN113517297A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063044101P 2020-06-25 2020-06-25
US63/044,101 2020-06-25
US17/125,435 2020-12-17
US17/125,435 US11653500B2 (en) 2020-06-25 2020-12-17 Memory array contact structures

Publications (1)

Publication Number Publication Date
CN113517297A true CN113517297A (zh) 2021-10-19

Family

ID=78063627

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110478013.XA Pending CN113517297A (zh) 2020-06-25 2021-04-30 存储器单元、半导体器件及其形成方法

Country Status (5)

Country Link
US (2) US11653500B2 (zh)
KR (1) KR102558611B1 (zh)
CN (1) CN113517297A (zh)
DE (1) DE102020134397A1 (zh)
TW (1) TWI797568B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI813264B (zh) * 2022-04-22 2023-08-21 世界先進積體電路股份有限公司 半導體裝置及其製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
KR20220040143A (ko) * 2020-09-23 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060228859A1 (en) * 2005-04-11 2006-10-12 Josef Willer Contact scheme for memory array and manufacturing methods thereof
US20070072439A1 (en) * 2005-09-29 2007-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2007281199A (ja) * 2006-04-06 2007-10-25 Toshiba Corp 半導体装置
US20150380418A1 (en) * 2014-06-27 2015-12-31 SanDisk Technologies, Inc. Three dimensional nand device with channel contacting conductive source line and method of making thereof
US20160204117A1 (en) * 2013-03-12 2016-07-14 Sandisk Technologies Inc. Vertical nand and method of making thereof using sequential stack etching and self-aligned landing pad
US20160322368A1 (en) * 2015-04-29 2016-11-03 Yale University Three-Dimensional Ferroelectric FET-Based Structures
US20170148517A1 (en) * 2015-11-25 2017-05-25 Eli Harari Three-dimensional vertical nor flash thin film transistor strings
CN110520985A (zh) * 2019-07-16 2019-11-29 长江存储科技有限责任公司 三维存储器件的互连结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
US10014317B2 (en) 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory
JP6516185B2 (ja) 2015-06-05 2019-05-22 パナソニックＩｐマネジメント株式会社 レーダ装置
DE112016004265T5 (de) * 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
EP3913631A1 (en) 2015-11-25 2021-11-24 Sunrise Memory Corporation Three-dimensional vertical nor flash thin film transistor strings
JP2017103328A (ja) 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
KR102626193B1 (ko) * 2016-08-26 2024-01-18 선라이즈 메모리 코포레이션 3차원 어레이에서 용량 결합된 비휘발성 박막 트랜지스터 스트링
US11152386B2 (en) * 2017-02-04 2021-10-19 Monolithic 3D Inc. 3D semiconductor device and structure
JP6563988B2 (ja) 2017-08-24 2019-08-21 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP7141462B2 (ja) * 2018-02-02 2022-09-22 サンライズ メモリー コーポレイション ３次元垂直ｎｏｒフラッシュ薄膜トランジスタストリング
JP2019164868A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US10664746B2 (en) 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
US10651182B2 (en) 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
US10910393B2 (en) * 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US10868042B1 (en) * 2019-06-28 2020-12-15 Sandisk Technologies Llc Ferroelectric memory device containing word lines and pass gates and method of forming the same
US11239254B2 (en) * 2019-08-02 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same
US11527553B2 (en) * 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060228859A1 (en) * 2005-04-11 2006-10-12 Josef Willer Contact scheme for memory array and manufacturing methods thereof
US20070072439A1 (en) * 2005-09-29 2007-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2007281199A (ja) * 2006-04-06 2007-10-25 Toshiba Corp 半導体装置
US20160204117A1 (en) * 2013-03-12 2016-07-14 Sandisk Technologies Inc. Vertical nand and method of making thereof using sequential stack etching and self-aligned landing pad
US20150380418A1 (en) * 2014-06-27 2015-12-31 SanDisk Technologies, Inc. Three dimensional nand device with channel contacting conductive source line and method of making thereof
US20160322368A1 (en) * 2015-04-29 2016-11-03 Yale University Three-Dimensional Ferroelectric FET-Based Structures
US20170148517A1 (en) * 2015-11-25 2017-05-25 Eli Harari Three-dimensional vertical nor flash thin film transistor strings
CN110520985A (zh) * 2019-07-16 2019-11-29 长江存储科技有限责任公司 三维存储器件的互连结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI813264B (zh) * 2022-04-22 2023-08-21 世界先進積體電路股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
US20220384348A1 (en) 2022-12-01
KR102558611B1 (ko) 2023-07-21
TWI797568B (zh) 2023-04-01
US20210408046A1 (en) 2021-12-30
KR20220000341A (ko) 2022-01-03
US11653500B2 (en) 2023-05-16
DE102020134397A1 (de) 2021-12-30
TW202201646A (zh) 2022-01-01

Similar Documents

Publication Publication Date Title
US11423966B2 (en) Memory array staircase structure
KR102558611B1 (ko) 메모리 어레이 접촉 구조
KR102641187B1 (ko) 3d 메모리 어레이 콘택 구조물
US11640974B2 (en) Memory array isolation structures
US11532343B2 (en) Memory array including dummy regions
US20210375936A1 (en) Memory array channel regions
US20230309315A1 (en) Three-Dimensional Memory Device and Method
US11856785B2 (en) Memory array and methods of forming same
TWI807270B (zh) 記憶胞、半導體元件及形成半導體元件的方法
US20230063038A1 (en) Memory Device and Method of Forming Thereof
KR102667247B1 (ko) 메모리 어레이 채널 영역

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination