TWI813264B - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置，包含基底、基體區、源極區、第一溝槽電極、第一介電蓋層、第一介電襯層及導電層。基體區位於基底上，源極區位於基體區上，第一溝槽電極穿過源極區、基體區與部分基底，第一介電蓋層包含第一介電部位於第一溝槽電極的正上方及複數個第一介電間隙壁位於第一介電部的相對兩側，第一介電襯層圍繞第一溝槽電極和第一介電部，導電層覆蓋第一介電蓋層且包含電極接觸部，電極接觸部包含第一部分位於基體區中，及第二部分與這些第一介電間隙壁其中之一相鄰，且第一部分與第二部分的寬度相同。

Description

半導體裝置及其製造方法

本揭露係關於半導體裝置，特別是具有自對準接觸(self-aligned contact)的溝槽式金屬氧化物半導體(trench MOS)裝置及其製造方法。

在半導體製程中，通常會使用微影和蝕刻製程來形成開口，例如作為電極接觸的開口。隨著半導體元件的效能逐漸提昇，元件的尺寸也日漸微縮，而元件尺寸的微縮使得開口的製作大多取決於微影製程的對準能力。一般而言，微影製程的對準能力不僅受限於曝光機台的物理極限，也受限於微影製程的各個步驟之操作，例如光阻沉積、光罩對準、曝光和顯影製程。在微影製程上的對位不準(misalignment)現象會造成開口的位置偏移，使得後續形成在開口中的電極接觸的位置也產生偏移，並造成半導體元件的電性差異或發生短路，進而導致半導體元件的效能降低或失效，使得半導體元件的尺寸無法進一步縮小。因此，業界亟需針對尺寸日漸微縮的半導體元件，改良其開口的製造方法。

有鑑於此，本揭露提出一種半導體裝置及其製造方法，其可以改良接觸開口的製造方法，形成自對準接觸(self-aligned contact)，以克服傳統的微影製程的對位不準問題，並且適用於尺寸日漸微縮的半導體元件，例如各元件的間距(pitch)為0.2微米(µm)至0.65微米(µm)的溝槽式金屬氧化物半導體(trench MOS)裝置，以形成溝槽電極之間的電極接觸部。

根據本揭露的一實施例，提供一種半導體裝置，包括基底、基體區、源極區、第一溝槽電極、第一介電蓋層、第一介電襯層及導電層。基底具有第一導電類型，基體區設置於基底上，具有與第一導電類型相反的第二導電類型，源極區設置於基體區上，第一溝槽電極穿過源極區、基體區與至少部分之基底，第一介電蓋層設置於第一溝槽電極上，第一介電蓋層包括第一介電部和複數個第一介電間隙壁，且第一介電部位於第一溝槽電極的正上方，這些第一介電間隙壁位於第一介電部的相對兩側，第一介電襯層圍繞第一溝槽電極和第一介電部，導電層覆蓋第一介電部和這些第一介電間隙壁，導電層包括電極接觸部，且電極接觸部包括第一部分設置於基體區中，以及第二部分與這些第一介電間隙壁其中之一相鄰，且第一部分與第二部分的寬度相同。

根據本揭露的一實施例，提供一種半導體裝置的製造方法，包括以下步驟：提供基底，具有第一導電類型；形成第一溝槽和第二溝槽於基底中，且在第一溝槽和第二溝槽內填充導電材料；蝕刻第一溝槽和第二溝槽內的導電材料，以形成第一凹陷位於第一溝槽電極上和第二凹陷位於第二溝槽電極上；沉積第一介電層填充第一凹陷和第二凹陷，以形成第一介電部於第一溝槽電極上和第二介電部於第二溝槽電極上；蝕刻基底，以露出第一介電部的複數個側壁和第二介電部的複數個側壁；順向性地形成第二介電層於基底、第一介電部和第二介電部上；回蝕刻第二介電層，以形成複數個第一介電間隙壁於第一介電部的相對兩側的這些側壁上和複數個第二介電間隙壁於第二介電部的相對兩側的這些側壁上，其中第一介電部和這些第一介電間隙壁構成第一介電蓋層，第二介電部和這些第二介電間隙壁構成第二介電蓋層；以第一介電蓋層和第二介電蓋層為遮罩，蝕刻基底以形成接觸開口；以及形成導電層於接觸開口內及第一介電蓋層和第二介電蓋層上，其中導電層包括電極接觸部位於接觸開口內，且位於第一溝槽電極和第二溝槽電極之間。

為了讓本揭露之特徵明顯易懂，下文特舉出實施例，並配合所附圖式，作詳細說明如下。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「上」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同（旋轉90度或其它方位），用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

本揭露中所提及的「耦接」、「耦合」、「電連接」一詞包含任何直接及間接的電氣連接手段。舉例而言，若文中描述第一部件耦接於第二部件，則代表第一部件可直接電氣連接於第二部件，或透過其他裝置或連接手段間接地電氣連接至該第二部件。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

本揭露係關於具有自對準接觸(self-aligned contact)的半導體裝置，例如溝槽式金屬氧化物半導體(trench MOS)裝置，以及其製造方法。此半導體裝置的自對準接觸可以避免傳統微影製程的疊對偏移(overlay shift)問題，因此可適用於尺寸微縮的溝槽式金屬氧化物半導體裝置，例如元件單元的間距(pitch)可為0.2微米(µm)至0.65µm，且通常為0.5µm或0.55µm，元件單元的間距(pitch)P可參閱第6圖，例如為兩個相鄰的溝槽之間的間距。

第1圖至第6圖是根據本揭露一實施例所繪示的半導體裝置的製造方法之各階段的剖面示意圖。首先，請參閱第1圖，提供基底101，在一實施例中，基底101為具有第一導電類型的半導體基底，例如為n型矽基底。在另一實施例中，基底101可以是n型矽磊晶層形成於半導體基底上。基底101可包含元件單元區(cell region)100A和元件終端區(termination region)100B，元件單元區100A和元件終端區100B皆屬於半導體裝置的元件區，其中元件單元區100A在後續製程中會形成電極接觸部，而元件終端區100B在後續製程中則不會形成電極接觸部，例如在元件單元區100A中會形成溝槽式金屬氧化物半導體(trench MOS)電晶體，而在元件終端區100B中則形成導電墊(conductive pad)，或作為虛設區(dummy region)。

根據本揭露之實施例，在基底101的元件單元區100A形成複數個溝槽，例如第一溝槽103-1、第一溝槽103-2等，並且在元件終端區100B中也形成虛設溝槽103-d，於各溝槽103-1、103-2、103-d的側壁和底面以及基底101的表面順向地(conformally)形成介電襯層105，並且在各溝槽103-1、103-2、103-d內填充導電材料107。在一些實施例中，介電襯層105的材料例如為氧化矽、氮化矽、氮氧化矽或其他介電材料，可藉由熱氧化(thermal oxidation)、化學氣相沉積(chemical vapor deposition，CVD)或物理氣相沉積(physical vapor deposition，PVD)形成介電襯層105。導電材料107例如為多晶矽，可藉由低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)形成多晶矽以填充各溝槽和沉積在基底101上，並利用化學機械平坦化(chemical mechanical planarization，CMP)製程，讓各溝槽內的導電材料107的頂面與介電襯層105的頂面齊平。

接著，繼續參閱第1圖，進行步驟S201，蝕刻各溝槽103-1、103-2、103-d內的導電材料107，以在各溝槽103-1、103-2、103-d內分別形成第一凹陷109-1、第二凹陷109-2和虛設凹陷109-d，並且留在各溝槽103-1、103-2、103-d內的導電材料107則分別構成第一溝槽電極110-1、第二溝槽電極110-2和虛設溝槽電極110-d，其中第一凹陷109-1位於第一溝槽電極110-1上，第二凹陷109-2位於第二溝槽電極110-2上，且虛設凹陷109-d位於虛設溝槽電極110-d上。在一些實施例中，各凹陷109-1、109-2、109-d的深度約為0.2µm到2µm，並且可藉由對導電材料107具有蝕刻選擇性的濕蝕刻或乾蝕刻製程來蝕刻導電材料107，以形成各凹陷109-1、109-2、109-d。凹陷109-1、109-2、109-d的深度與後續步驟S205形成介電部113-1、113-2、113-d的厚度有關。

然後，請參閱第2圖，進行步驟S203，沉積第一介電層111以填充各凹陷，例如第一凹陷109-1、第二凹陷109-2、虛設凹陷109-d，並且第一介電層111延伸出各凹陷。在一些實施例中，第一介電層111的材料例如為氧化矽(SiO _x)、氮化矽、氮氧化矽、氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鈦(TiO ₂)或其他介電材料，可藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)形成第一介電層111。

之後，繼續參閱第2圖，進行步驟S205，利用化學機械平坦化(CMP)製程或蝕刻製程，移除各凹陷109-1、109-2、109-d外的介電襯層105和第一介電層111，使得各溝槽內的第一介電層111的頂面與基底101的頂面齊平，以形成第一介電部113-1於第一溝槽電極110-1上、第二介電部113-2於第二溝槽電極110-2上、以及虛設介電部113-d於虛設溝槽電極110-d上，並且在第一溝槽103-1內形成第一介電襯層105-1圍繞第一溝槽電極110-1和第一介電部113-1，在第二溝槽103-2內形成第二介電襯層105-2圍繞第二溝槽電極110-2和第二介電部113-2。同樣地，在虛設溝槽103-d內也形成介電襯層圍繞虛設溝槽電極110-d和虛設介電部113-d，其中第一介電襯層105-1與第二介電襯層105-2分離。

接著，請參閱第3圖，進行步驟S207，形成光阻115覆蓋元件單元區100A，並且暴露出元件終端區100B，然後蝕刻基底101的元件終端區100B，以形成凹陷117於基底101中，並露出虛設介電部113-d的側壁。在一些實施例中，可藉由濕蝕刻或乾蝕刻製程來蝕刻基底101，並且在此蝕刻製程中，蝕刻劑會對基底101和虛設介電部113-d產生不同的蝕刻速率，亦即基底101與虛設介電部113-d的材料之間具有蝕刻選擇比，因而得以去除部份的基底101而保留虛設介電部113-d。此外，在一些實施例中，凹陷117的底面可略高於虛設介電部113-d的底面，或者與虛設介電部113-d的底面齊平，之後再移除光阻115。接著，繼續參閱第3圖，進行步驟S209，沉積第三介電層119，以填充元件終端區100B的凹陷117，並且沉積於元件終端區100B的基底101上。在一些實施例中，第三介電層119的材料例如為氧化矽、氮化矽、氮氧化矽、氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鈦(TiO ₂)或其他介電材料，可藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)形成第三介電層119。接著利用回蝕刻(etching back)或化學機械平坦化(CMP)製程，移除元件終端區100B的基底101上的第三介電層119，使得凹陷117內的第三介電層119的頂面與虛設介電部113-d的頂面齊平。

然後，請參閱第4圖，進行步驟S211，蝕刻元件單元區100A的基底101，以形成凹陷118，並露出第一介電襯層105-1與第二介電襯層105-2的側壁。為了強調本揭露之實施例的特徵，第4圖至第7圖中僅繪示出元件單元區100A。在一些實施例中，可藉由濕蝕刻或乾蝕刻製程來蝕刻基底101，並且在步驟S211的蝕刻製程中，基底101與各介電部的材料(亦即第一介電層111)和各介電襯層的材料(亦即介電襯層105)及第三介電層119之間具有蝕刻選擇比，以去除部份的基底101而保留各介電部和各介電襯層。此外，在一些實施例中，凹陷118的底面可略高於各介電部(例如第一介電部113-1和第二介電部113-2)的底面，或者與各介電部的底面齊平。

之後，繼續參閱第4圖，進行步驟S213，利用各介電部作為硬遮罩(hard mask)，先進行一離子佈植製程，以形成基體區(body)123於基底101中，基體區123具有與基底101的第一導電類型(例如為n型)相反的第二導電類型(例如為p型)，基體區123例如為p型基體區(p-body)。接著，同樣利用各介電部作為硬遮罩，進行另一離子佈植製程，以形成源極區121於基體區123上，源極區121具有與基底101相同的第一導電類型(例如為n型)，且源極區121的摻雜濃度高於基底101的摻雜濃度。根據本揭露之實施例，由於源極區121和基體區123皆利用各介電部(例如第一介電部113-1和第二介電部113-2)作為硬遮罩而形成，因此源極區121和基體區123會形成在基底101的相同區域中，亦即源極區121和基體區123的垂直投影區相同。另外，基底101、基體區123和源極區121可一起稱為半導體裝置的基板10。

接著，請參閱第5圖，進行步驟S215，順向性地形成第二介電層125於基底101和各介電部上，例如第二介電層125順向性地覆蓋源極區121的表面、第一介電部113-1和第二介電部113-2的側壁和頂面，同時也會覆蓋各介電部的側壁上的介電襯層105-1、105-2。在一些實施例中，第二介電層125的材料例如為氧化矽(SiO _x)、氮化矽、氮氧化矽、氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鈦(TiO ₂)或其他介電材料，可藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)形成第二介電層125。之後，繼續參閱第5圖，進行步驟S217，回蝕刻第二介電層125，以形成各介電間隙壁(spacer)於各介電部的側壁上，例如形成第一介電間隙壁127-1於第一介電部113-1的相對兩側的側壁上，以及形成第二介電間隙壁127-2於第二介電部113-2的相對兩側的側壁上，其中相鄰的第一介電間隙壁127-1和第二介電間隙壁127-2之間具有第一間距P1。回蝕刻第二介電層125的蝕刻製程可為異向性乾蝕刻製程，以去除第二介電層125的多個水平部份，並且所形成的第一介電間隙壁127-1和第二介電間隙壁127-2各自具有垂直側壁和圓弧轉角。在一些實施例中，於步驟S217的回蝕刻製程後，暴露出源極區121以及第一介電部113-1和第二介電部113-2的頂面。

根據本揭露之一實施例，第二介電層125和第一介電層111的材料可以不同，因此在第一介電部113-1和第一介電間隙壁127-1之間，以及在第二介電部113-2和第二介電間隙壁127-2之間會產生一界面。由於介電襯層105-1、105-2的厚度相較於介電部113-1、113-2和介電間隙壁127-1、127-2的厚度較薄，故在此忽略不看介電襯層。根據本揭露之另一實施例，形成介電間隙壁的第二介電層125和形成介電部的第一介電層111的材料可以相同，但是由於第二介電層125和第一介電層111是在不同製程階段分別沉積，因此在第一介電部113-1和第一介電間隙壁127-1之間，以及在第二介電部113-2和第二介電間隙壁127-2之間會產生界面。此外，根據本揭露之實施例，元件終端區100B的第三介電層119、以及元件單元區100A的第二介電層125和第一介電層111的材料可以相同或不同。

接著，請參閱第6圖，進行步驟S219，以第一介電部113-1和第一介電間隙壁127-1構成的第一介電蓋層130-1，以及第二介電部113-2和第二介電間隙壁127-2構成的第二介電蓋層130-2作為硬遮罩(hard mask)，蝕刻基底101以形成接觸開口129，其中接觸開口129貫穿源極區121，且接觸開口129的底面位於基體區123中。根據本揭露之實施例，接觸開口129的兩個側壁之間具有第二間距P2，且第二間距P2可大致上等於第5圖中所示的第一間距P1。之後，繼續參閱第6圖，進行步驟S221，經由接觸開口129，進行離子佈植製程，以在基體區123中形成重摻雜區131，重摻雜區131位於接觸開口129的正下方，且重摻雜區131具有與基體區123相同的第二導電類型(例如為p型)。此外，重摻雜區131的摻雜濃度高於基體區123的摻雜濃度，例如為p型重摻雜區。後續，在接觸開口129的側壁和底面上，以及在各介電蓋層的側壁和頂面上，順向地沉積阻障層(barrier layer)133。然後，在一實施例中，於接觸開口129內和各介電蓋層上方沉積導電材料，以形成導電層137，在此實施例中，導電層137包含接觸開口129內的電極接觸部135，且電極接觸部135會電連接至源極區121，以作為源極電極。在其他實施例中，可利用本揭露之實施例的製造方法形成電極接觸部135，且電極接觸部135不限於作為源極電極之用，也可以作為其他電性連接用的接觸部。此外，在另一實施例中，也可先在接觸開口129內沉積一導電材料，以形成電極接觸部135。在此實施例中，電極接觸部135會電連接至源極區121，以作為源極電極。在其他實施例中，可利用本揭露之實施例的製造方法形成電極接觸部135，且電極接觸部135不限於作為源極電極之用，也可以作為其他電性連接用的接觸部。之後，在電極接觸部135和各介電蓋層上方沉積另一導電材料，以形成導電層137，且導電層137與電極接觸部135彼此接觸而電性連接，導電層137可作為半導體裝置的電性互連層(interconnection layer)。在一些實施例中，阻障層133的材料是導電材料，例如為鈦、氮化鈦(TiN)、鉭、氮化鉭(TaN)或前述之組合，電極接觸部135的材料例如為鎢(W)、鎢銅合金、鎢銀合金或其他導電材料，導電層137的材料例如為鋁(Al)、銅(Cu)、鉑(Pt)、鈷(Co)或其他導電材料，可藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)形成阻障層133、電極接觸部135和導電層137。

根據本揭露之實施例，由於接觸開口129係利用上述的第一介電蓋層130-1和第二介電蓋層130-2作為硬遮罩而蝕刻形成，因此不需要經由微影製程即可形成接觸開口129，藉此可避免微影製程的對位不準問題，使得形成在接觸開口129內的電極接觸部135的位置不會偏移。此外，根據本揭露之實施例，無論在各晶圓之間(wafer-to-wafer)、或者在晶圓的中央與邊緣之間(center-to-edge)，各電極接觸部135相對於各溝槽電極的位置大致上都不會產生差異，亦即可提高半導體裝置的製程穩定度，進而提昇半導體裝置的電性穩定度，例如臨界電壓(Vth)、導通電阻(Ron)的穩定度。同時，由於接觸開口129是藉由自對準製程而被形成，故還可以實現元件尺寸微縮的半導體裝置，如第6圖所示，其中元件單元的間距(pitch)P可被定義為第一溝槽103-1和第二溝槽103-2之間的間距，根據本揭露之實施例，可形成元件單元的間距P例如為0.2µm至0.5µm的溝槽式金屬氧化物半導體(trench MOS)裝置，進而在單位面積內可以容納更多的元件，使得半導體裝置的電流增加，藉此降低半導體裝置的導通電阻(Ron)。

在下文的實施例中，係進一步就具有自對準接觸的半導體裝置加以描述。

第7圖是根據本揭露一實施例所繪示的半導體裝置的剖面示意圖。如第7圖所示，在一實施例中，半導體裝置100包含在基底101中，且彼此側向分離的第一溝槽電極110-1和第一溝槽電極110-1，第一介電部113-1和第二介電部113-2分別設置於第一溝槽電極110-1和第二溝槽電極110-2的正上方，第一介電襯層105-1圍繞第一溝槽電極110-1和第一介電部113-1，第二介電襯層105-2圍繞第二溝槽電極110-2和第二介電部113-2，第一介電間隙壁127-1和第二介電間隙壁127-2分別設置於第一介電部113-1和第二介電部113-2的側壁上，其中第一介電部113-1和第一介電間隙壁127-1構成第一介電蓋層130-1，第二介電部113-2和第二介電間隙壁127-2構成第二介電蓋層130-2。

根據本揭露之實施例，第一介電部113-1和第二介電部113-2由第一介電材料(例如第2圖的第一介電層111)組成，且第一介電間隙壁127-1和第二介電間隙壁127-2由第二介電材料(例如第5圖的第二介電層125)組成。半導體裝置100還包含電極接觸部135設置於第一溝槽電極110-1和第二溝槽電極110-2之間，電極接觸部135鄰接第一介電間隙壁127-1和第二介電間隙壁127-2，並且電極接觸部135的中心線到第一溝槽電極110-1的第一距離d1等於電極接觸部135的中心線到第二溝槽電極110-2的第二距離d2。

此外，根據本揭露之實施例，第一介電間隙壁127-1和第二介電間隙壁127-2各自具有垂直側壁130S和圓弧頂角(例如圓弧轉角130C)，且電極接觸部135鄰接第一介電間隙壁127-1和第二介電間隙壁127-2的這些垂直側壁130S。半導體裝置100還包含在基底101中的基體區123、在基體區123上的源極區121及在基體區123中的重摻雜區131。在一實施例中，電極接觸部135為源極接觸，且設置於源極區121和基體區123中，重摻雜區131位於電極接觸部135正下方。此外，第一介電間隙壁127-1和第二介電間隙壁127-2均與源極區121接觸，電極接觸部135的頂面可高於源極區121，並且低於第一介電蓋層130-1和第二介電蓋層130-2的頂面。電極接觸部135包含第一部份1351-1設置於基體區123中，以及第二部分135-2與這些第一介電間隙壁127-1其中之一相鄰，且第一部分135-1的寬度W1與第二部分135-2的寬度W2相同。此外，第二部分135-2也與這些第二介電間隙壁127-2其中之一相鄰。另外，半導體裝置100還包含導電層137設置於電極接觸部135、第一介電蓋層130-1和第二介電蓋層130-2上方，並且導電層137電性連接至電極接觸部135。半導體裝置100還包含汲極電極140，設置於基底101的背面。在一些實施例中。第一溝槽電極110-1和第二溝槽電極110-2各自為多晶矽閘極，並且這些多晶矽閘極位於基體區123、源極區121和基底101中。

第8圖是根據本揭露另一實施例所繪示的半導體裝置的剖面示意圖。第8圖與第7圖的差異在於第8圖的半導體裝置100的第一溝槽電極110-1包含縱向分離的多晶矽閘極111-1和多晶矽場板112-1，第二溝槽電極110-2包含縱向分離的多晶矽閘極111-2和多晶矽場板112-2，使得第8圖的半導體裝置100具有分離閘極(split gate)結構。在一些實施例中，這些多晶矽閘極111-1、111-2的寬度可大於這些多晶矽場板112-1、112-2的寬度，並且圍繞這些多晶矽場板112-1、112-2的介電襯層105-1、105-2(下方部份)的厚度大於圍繞這些多晶矽閘極111-1、111-2的介電襯層105-1、105-2(上方部份)的厚度。此外，在多晶矽閘極111-1和多晶矽場板112-1之間具有介電分隔部114-1，在多晶矽閘極111-2和多晶矽場板112-2之間具有介電分隔部114-2。在此實施例中，這些多晶矽閘極111-1、111-2位於基體區123和源極區121中，這些多晶矽場板112-1、112-2則位於基底101中。多晶矽場板112-1、112-2可以各自電連接至對應的多晶矽閘極111-1、111-2，或是各自電連接至源極區121，或者和對應的多晶矽閘極111-1、111-2構成電容結構。

本揭露之實施例的半導體裝置具有自對準接觸，可避免微影製程的對位不準問題，使得位於各溝槽電極之間的電極接觸部的位置不會偏移，因此可提高半導體裝置的製程穩定度，進而提昇半導體裝置的電性穩定度。同時，本揭露之實施例的半導體裝置還可以適用於元件的間距微縮的溝槽式金屬氧化物半導體(trench MOS)裝置，例如元件的間距可為0.2µm至0.5µm，進而在單位面積內可以容納更多的元件，讓半導體裝置的電流增加，藉此降低半導體裝置的導通電阻(Ron)。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:半導體裝置 100A:元件單元區 100B:元件終端區 101:基底 103-1:第一溝槽 103-2:第二溝槽 103-d:虛設溝槽 105:介電襯層 105-1:第一介電襯層 105-2:第二介電襯層 107:導電材料 109-1:第一凹陷 109-2:第二凹陷 109-d:虛設凹陷 110-1:第一溝槽電極 110-2:第二溝槽電極 110-d:虛設溝槽電極 111:第一介電層 111-1、111-2:多晶矽閘極 112-1、112-2:多晶矽場板 113-1:第一介電部 113-2:第二介電部 113-d:虛設介電部 114-1、114-2:介電分隔部 115:光阻 117、118:凹陷 119:第三介電層 121:源極區 123:基體區 125:第二介電層 127-1:第一介電間隙壁 127-2:第二介電間隙壁 129:接觸開口 130-1:第一介電蓋層 130-2:第二介電蓋層 130S:垂直側壁 130C:圓弧轉角 131:重摻雜區 133:阻障層 135:電極接觸部 135-1:第一部份 135-2:第二部份 137:導電層 140:汲極電極 S201、S203、S205、S207、S209、S211、S213、S215、S217、S219、S221:步驟 d1:第一距離 d2:第二距離 P:間距 P1:第一間距 P2:第二間距 W1、W2:寬度

為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。 第1圖、第2圖、第3圖、第4圖、第5圖和第6圖是根據本揭露一實施例所繪示的半導體裝置的製造方法之各階段的剖面示意圖。 第7圖是根據本揭露一實施例所繪示的半導體裝置的剖面示意圖。 第8圖是根據本揭露另一實施例所繪示的半導體裝置的剖面示意圖。

100:半導體裝置

101:基底

105-1:第一介電襯層

105-2:第二介電襯層

110-1:第一溝槽電極

110-2:第二溝槽電極

113-1:第一介電部

113-2:第二介電部

121:源極區

123:基體區

127-1:第一介電間隙壁

127-2:第二介電間隙壁

130-1:第一介電蓋層

130-2:第二介電蓋層

130S:垂直側壁

130C:圓弧轉角

131:重摻雜區

133:阻障層

135:電極接觸部

135-1:第一部份

135-2:第二部份

137:導電層

140:汲極電極

d1:第一距離

d2:第二距離

W1、W2:寬度

Claims (18)

1. 一種半導體裝置，包括： 一基底，具有一第一導電類型； 一基體區，設置於該基底上，具有與該第一導電類型相反的一第二導電類型； 一源極區，設置於該基體區上； 一第一溝槽電極，穿過該源極區、該基體區與至少部分之該基底； 一第一介電蓋層，設置於該第一溝槽電極上，其中該第一介電蓋層包括一第一介電部和複數個第一介電間隙壁，且該第一介電部位於該第一溝槽電極的正上方，該些第一介電間隙壁位於該第一介電部的相對兩側； 一第一介電襯層，圍繞該第一溝槽電極和該第一介電部；以及 一導電層，覆蓋該第一介電部和該些第一介電間隙壁，其中該導電層包括一電極接觸部，該電極接觸部包括一第一部分設置於該基體區中，以及一第二部分與該些第一介電間隙壁其中之一相鄰，且該第一部分與該第二部分的寬度相同。
2. 如請求項1所述之半導體裝置，更包括： 一第二溝槽電極，設置於該基底中，且與該第一溝槽電極側向分離；以及 一第二介電蓋層，設置於該第二溝槽電極上，其中該第二介電蓋層包括一第二介電部和複數個第二介電間隙壁，且該第二介電部位於該第二溝槽電極的正上方，該些第二介電間隙壁位於該第二介電部的相對兩側。
3. 如請求項2所述之半導體裝置，其中該電極接觸部設置於該第一溝槽電極和該第二溝槽電極之間，該電極接觸部的該第二部分與該些第二介電間隙壁其中之一相鄰，且該電極接觸部的中心線到該第一溝槽電極的一第一距離等於該電極接觸部的中心線到該第二溝槽電極的一第二距離。
4. 如請求項1所述之半導體裝置，其中該些第一介電間隙壁各自具有一垂直側壁和一圓弧轉角。
5. 如請求項1所述之半導體裝置，其中該第一介電部由一第一介電材料組成，且該些第一介電間隙壁由一第二介電材料組成。
6. 如請求項1所述之半導體裝置，更包括： 一重摻雜區，設置於該基體區中，具有該第二導電類型，且位於該電極接觸部正下方；以及 一汲極電極，設置於該基底的背面。
7. 如請求項1所述之半導體裝置，其中該些第一介電間隙壁與該源極區接觸。
8. 如請求項1所述之半導體裝置，其中該第一溝槽電極包括縱向分離的一多晶矽閘極和一多晶矽場板，且該多晶矽閘極位於該基體區和該源極區中，該多晶矽場板位於該基底中。
9. 一種半導體裝置的製造方法，包括： 提供一基底，具有一第一導電類型； 形成一第一溝槽和一第二溝槽於該基底中，且在該第一溝槽和該第二溝槽內填充一導電材料； 蝕刻該第一溝槽和該第二溝槽內的該導電材料，以形成一第一凹陷位於一第一溝槽電極上和一第二凹陷位於一第二溝槽電極上； 沉積一第一介電層填充該第一凹陷和該第二凹陷，以形成一第一介電部於該第一溝槽電極上和一第二介電部於該第二溝槽電極上； 蝕刻該基底，以露出該第一介電部的複數個側壁和該第二介電部的複數個側壁； 順向性地形成一第二介電層於該基底、該第一介電部和該第二介電部上； 回蝕刻該第二介電層，以形成複數個第一介電間隙壁於該第一介電部的相對兩側的該些側壁上和複數個第二介電間隙壁於該第二介電部的相對兩側的該些側壁上，其中該第一介電部和該些第一介電間隙壁構成一第一介電蓋層，該第二介電部和該些第二介電間隙壁構成一第二介電蓋層； 以該第一介電蓋層和該第二介電蓋層為遮罩，蝕刻該基底以形成一接觸開口；以及 形成一導電層於該接觸開口內及該第一介電蓋層和該第二介電蓋層上，其中該導電層包括一電極接觸部位於該接觸開口內，且位於該第一溝槽電極和該第二溝槽電極之間。
10. 如請求項9所述之半導體裝置的製造方法，其中該些第一介電間隙壁和該些第二介電間隙壁各自具有一垂直側壁和一圓弧轉角，且該電極接觸部鄰近該第一介電間隙壁和該第二介電間隙壁的該些垂直側壁。
11. 如請求項9所述之半導體裝置的製造方法，其中回蝕刻該第二介電層包括一異向性乾蝕刻製程，以去除該第二介電層的多個水平部份。
12. 如請求項9所述之半導體裝置的製造方法，更包括形成一介電襯層於該基底上，且內襯於該第一溝槽和該第二溝槽的側壁和底部，其中該介電襯層圍繞該第一溝槽電極、該第一介電部、該第二溝槽電極和該第二介電部。
13. 如請求項9所述之半導體裝置的製造方法，更包括： 形成一基體區於該基底中，該基體區具有與該第一導電類型相反的一第二導電類型； 形成一源極區於該基體區上，其中該電極接觸部為源極接觸，且形成於該源極區和該基體區中； 形成一重摻雜區於該基體區中，且位於該接觸開口正下方，該重摻雜區具有該第二導電類型；以及 形成一汲極電極於該基底的背面。
14. 如請求項13所述之半導體裝置的製造方法，其中形成該基體區和該源極區係以該第一介電部和該第二介電部為遮罩，利用不同的離子佈植製程分別形成該基體區和該源極區於該基底的相同區域中。
15. 如請求項9所述之半導體裝置的製造方法，其中該基底包括一元件單元區和一元件終端區，且在該元件終端區形成一虛設溝槽電極和一虛設介電部位於該虛設溝槽電極上，其中該虛設溝槽電極與該元件單元區的該第一溝槽電極和該第二溝槽電極一起形成，且該虛設介電部與該元件單元區的該第一介電部和該第二介電部一起形成。
16. 如請求項15所述之半導體裝置的製造方法，更包括： 蝕刻該基底的該元件終端區，以形成一凹陷於該基底中，並露出該虛設介電部的側壁；以及 沉積一第三介電層，以填充該元件終端區的該凹陷。
17. 如請求項16所述之半導體裝置的製造方法，其中該第一介電層、該第二介電層和該第三介電層各自包括不同的介電材料。
18. 如請求項16所述之半導體裝置的製造方法，其中該第一介電層、該第二介電層和該第三介電層包括相同的介電材料。