CN102122650A - 金属-接触窗堆叠结构 - Google Patents

Abstract

本发明是有关于一种金属-接触窗堆叠结构。其中，一种半导体元件，其具有金属-接触窗堆叠结构。半导体元件包括基底、位于基底上的介电层、位于介电层中且耦接基底的接触窗、位于介电层中且位于接触窗上的第一导电区域、位于介电层中且位于接触窗上的介电侧壁，其中介电侧壁围绕第一导电区域、以及位于第一导电区域与介电层上的第二导电区域。

Description

金属-接触窗堆叠结构

技术领域

本发明涉及一种半导体记忆元件及其形成方法，特别是涉及一种位于半导体记忆元件中的金属-接触窗堆叠结构。

背景技术

在目前的半导体工业中，微小化是重要的设计趋势，也就是藉由缩小半导体元件的尺寸，进而缩减单一晶片面积，以在单一晶圆上制作更多晶片。然而，当元件尺寸越来越小时，用以制造此半导体元件的半导体制造工艺(即制程，以下均称为制造工艺)将会面临许多问题。

图1A为公知一种例示性金属-接触窗(Metal-to-contact，ML-to-CO)堆叠结构的示意图。请参照图1A所示，金属-接触窗堆叠结构包括多个接触窗11以及多个金属13，其中接触窗11位于介电层12中且介电层12位于基底10上，以及每个金属13位于其中一个接触窗11上。理想地，在半导体制造工艺中，每个金属13必须精准地形成在对应的接触窗11上。然而，半导体产品的尺寸因为微小化趋势而缩小，使得半导体产品中的元件或构件以及两者之间的间距也随之缩小。如此一来，在制造半导体产品时，需要采用较严格的设计原则(诸如线宽或线之间的间距)，且因而需要较精准的配置。

图1B为图1A所示的金属-接触窗堆叠结构可能遭遇的问题的示意图。请参照图1B所示，由于制造工艺中可能会产生制造误差(manufactureinaccuracy)或偏差，因此接触窗11与金属13可能会彼此错置。如此一来，可能会发生短路(以虚线圆表示)，而短路可能会破坏半导体产品。

由此可见，上述现有的金属-接触窗堆叠结构在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的金属-接触窗堆叠结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的金属-接触窗堆叠结构存在的缺陷，而提供一种新的金属-接触窗堆叠结构，所要解决的技术问题是使其避免误差或偏差的发生造成的短路，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，具有金属-接触窗堆迭叠结构，所述半导体元件包括：基底；介电层，位于所述基底上；接触窗，位于所述介电层中且耦接所述基底；第一导电区域，位于所述介电层中且位于所述接触窗上；介电侧壁，位于所述介电层中且位于所述接触窗上，且所述介电侧壁围绕所述第一导电区域；以及第二导电区域，位于所述第一导电区域与所述介电层上。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中所述接触窗包括第一导电材料，以及所述第一导电区域与所述第二导电区域包括第二导电材料，且所述第二导电材料与所述第一导电材料不同。

前述的半导体元件，其中所述接触窗与所述第一导电区域包括第一导电材料，以及所述第二导电区域包括第二导电材料，且所述第二导电材料与所述第一导电材料不同。

前述述的半导体元件，其中所述接触窗包括钨(W)，以及所述第一导电区域与所述第二导电区域包括铝(Al)、铜(Cu)以及铝与铜的合金中的一者。

前述述的半导体元件，其中所述接触窗与所述第一导电区域包括钨，以及所述第二导电区域包括铝(Al)、铜(Cu)以及铝与铜的合金中的一者。

前述述的半导体元件，其中所述第一导电区域与所述介电层共平面。

前述述的半导体元件，其中所述介电侧壁与所述介电层共平面。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，具有金属-接触窗堆叠结构，所述半导体元件包括：基底；介电层，位于所述基底上；第一接触窗，位于所述介电层中且耦接所述基底；第二接触窗，位于所述介电层中且耦接所述基底；第一导电区域，位于所述介电层中且位于所述第一接触窗与第二接触窗上；介电侧壁，位于所述介电层中且位于各个所述第一接触窗与第二接触窗上，且所述介电侧壁围绕所述第一导电区域；以及第二导电区域，位于所述第一导电区域与所述介电层上。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中所述第一接触窗与第二接触窗包括第一导电材料，以及所述第一导电区域与所述第二导电区域包括第二导电材料，且所述第二导电材料与所述第一导电材料不同。

前述的半导体元件，其中所述第一接触窗与所述第二接触窗包括钨(W)，以及所述第一导电区域与所述第二导电区域包括铝(Al)、铜(Cu)以及铝与铜的合金中的一者。

由以上技术方案可知，本发明的主要技术内容如下：

本发明的一实施例亦提供一种半导体元件，其具有金属-接触窗堆叠结构。半导体元件包括基底、位于基底上的介电层、穿过介电层以暴露基底的接触窗、位于介电层中且围绕接触窗的上部分的介电侧壁、以及位于接触窗的上部分上且位于介电层上的导电区域。

本发明的一实施例提供一种金属-接触窗堆叠结构的形成方法，其形成在半导体元件中。此方法包括提供基底。在基底上形成第一介电层。形成多个导电插塞，其中导电插塞穿过第一介电层且暴露基底。回蚀刻导电插塞，以形成多个接触窗与多个凹槽，其中凹槽由接触窗与第一介电层界定，且每个凹槽包括侧壁，侧壁为第一介电层的一部分。在第一介电层与接触窗上形成第二介电层。图案化第二介电层，以于每个凹槽的侧壁上形成图案化的第二介电层。在第一介电层与图案化的第二介电层上形成导电层，导电层填满凹槽，以形成多个第一导电区域。图案化导电层，以形成多个第二导电区域，其中每个第二导电区域位于其中一个第一导电区域上。

本发明的一实施例亦提供一种金属-接触窗堆叠结构的形成方法，其形成在半导体元件中。此方法包括提供基底。在基底上形成第一介电层。在第一介电层中形成多个开口，以暴露部分基底。在第一介电层上形成第一导电层，第一导电层填满开口，以形成多个导电插塞。回蚀刻导电插塞，以形成多个接触窗与多个凹槽，其中凹槽由接触窗与第一介电层界定，且每个凹槽包括侧壁，侧壁为第一介电层的一部分。在第一介电层与接触窗上形成第二介电层。图案化第二介电层，以在每个凹槽的侧壁上形成图案化的第二介电层。在第一介电层与图案化的第二介电层上形成第二导电层，第二导电层填满所述凹槽，以形成多个第一导电区域。移除位于第一介电层上的第二导电层，以暴露第一介电层、图案化的第二介电层以及第一导电区域。在第一介电层、图案化的第二介电层以及第一导电区域上形成第三导电层。图案化第三导电层，以形成多个第二导电区域，其中每个第二导电区域位于其中一个第一导电区域上。

借由上述技术方案，本发明金属-接触窗堆叠结构至少具有下列优点及有益效果：本发明能够避免误差或偏差的发生造成的短路。

综上所述，本发明是有关于一种金属-接触窗堆叠结构。其中，一种半导体元件，其具有金属-接触窗堆叠结构。半导体元件包括基底、位于基底上的介电层、位于介电层中且耦接基底的接触窗、位于介电层中且位于接触窗上的第一导电区域、位于介电层中且位于接触窗上的介电侧壁，其中介电侧壁围绕第一导电区域、以及位于第一导电区域与介电层上的第二导电区域。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1A为公知的一种例示性金属-接触窗堆叠结构的示意图。

图1B为图1A所示的金属-接触窗堆叠结构可能遭遇的问题的示意图。

图2A至图2H为根据本发明的一实施例的一种金属-接触窗堆叠结构的形成方法的流程示意图。

图3A至图3D为根据本发明的另一实施例的一种金属-接触窗堆叠结构的形成方法的流程示意图。

10、20：基底

11、240：接触窗

12、21、26：介电层

13：金属

22、28、38：图案化光阻层

23：开口

24、27、34、37：导电层

24-1：导电插塞

25：凹槽

25-1：侧壁

25-2：底表面

26-1：介电侧壁(介电层)

27-1、27-2、34-1、37-1：导电区域

29、39：金属-接触窗堆叠结构

290、390：堆叠单元

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的金属-接触窗堆叠结构的具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

图2A至图2H为根据本发明的一实施例的一种金属-接触窗堆叠结构的形成方法的流程示意图。在本发明的实施例中，“金属”可以代表导电层或一条或多条导线，其位于半导体记忆元件的基底上，以及“接触窗”可以代表导电孔、导电插塞或导电路径，其将导电区域电性耦接半导体记忆元件中的金属，其中导电区域例如是扩散区，诸如在基底中的源极/漏极区。在所属领域中具有通常知识者将理解本发明的方法与堆叠结构可应用于半导体元件中，特别是应用于有金属-接触窗堆叠问题的半导体元件中。

请参照图2A所示，提供硅(Si)基底20，其已掺杂有P型杂质。可以在基底20上形成记忆胞阵列(未绘示)，其中记忆胞阵列包括诸如双载子或P型/N型金属氧化物半导体场效晶体管(MOSFETs)。藉由沉积制造工艺，可以在记忆胞阵列与基底20上形成第一介电层21。在一实施例中，第一介电层21可以包括氧化硅。接着，藉由涂布与微影制造工艺，可以在第一介电层21上形成第一图案化光阻层22，且第一图案化光阻层22暴露部分第一介电层21。

请参照图2B所示，以第一图案化光阻层22为掩模(即罩幕，以下均称为掩模)，蚀刻所暴露的第一介电层21，以在第一介电层21中形成多个开口23，其中开口23暴露基底20。在本实施例中，可以使用干蚀刻制造工艺，使每个开口23具有由暴露部分至基底20逐渐变窄的形状。接着，可以剥除第一图案化光阻层22。

请参照图2C所示，藉由沉积制造工艺，可以在第一介电层21上形成第一导电层24，其中沉积制造工艺例如是化学气相沉积(CVD)制造工艺。在沉积制造工艺期间，第一导电层24会填满开口23，以在第一介电层21中形成多个导电插塞24-1。在一实施例中，第一导电层24可以包括(但不限于)钨(W)。

请参照图2D所示，藉由回蚀刻制造工艺移除部分导电插塞24-1。详言之，藉由控制蚀刻时间，可以蚀刻去除位于第一介电层21上的第一导电层24，以及可以回蚀刻导电插塞24-1，以形成高度低于第一介电层21的表面的接触窗240。第一介电层21与接触窗240可以界定出多个凹槽25。每个凹槽25可以包括侧壁25-1以及底表面25-2，其中侧壁25-1为第一介电层21的上部分以及底表面25-2为对应的接触窗240的上表面。

请参照图2E所示，藉由沉积制造工艺，可以在第一介电层21与凹槽25上形成第二介电层26。在一实施例中，第二介电层26可以包括氧化硅、氮化硅或氮氧化硅，且其在第一介电层21以及凹槽25的侧壁25-1与底表面25-2上可以具有实质上相同的厚度。

请参照图2F所示，可以藉由蚀刻制造工艺移除部分第二介电层26，且保留位于凹槽25的侧壁25-1上的第二介电层26，以形成图案化的第二介电层26-1。也就是说，蚀刻制造工艺会蚀刻去除位于第一介电层21与凹槽25的底表面25-2上的第二介电层26部分。当接触窗240与金属错置时，图案化的介电侧壁(第二介电层)26-1可以在接触窗240与金属之间提供电性绝缘，且依序形成在接触窗240上。

请参照图2G所示，藉由沉积制造工艺，可以在第一介电层21与图案化的第二介电层26-1上形成第二导电层27。在沉积制造工艺期间，第二导电层27会填满凹槽25，以形成多个第一导电区域27-1。在本发明的一实施例中，第二导电层27可以包括(但不限于)铝(Al)、铜(Cu)以及铝与铜的合金中的一者。接着，可以在第二导电层27上形成第二图案化光阻层28，以遮蔽第一导电区域27-1。

请参照图2H所示，以第二图案化光阻层28为掩模，可以藉由蚀刻制造工艺移除部分第二导电层27，以形成多个第二导电区域27-2，其中每个第二导电区域27-2位在其中一个第一导电区域27-1上。此外，每个第二导电区域27-2可以作为金属-接触窗堆叠结构中的金属线。因此，形成包括多个堆叠单元290的金属-接触窗堆叠结构29。每个堆叠单元290包括位于第一介电层21中的接触窗240、位于接触窗240上的第一导电区域27-1、围绕第一导电区域27-1的介电侧壁26-1以及位于第一导电区域27-1上的第二导电区域27-2，其中接触窗240具有第一导电材料、第一导电区域27-1具有第二导电材料以及第二导电区域27-2具有第二导电材料。

在一实施例中，接触窗240可以包括第一表面或底表面(未标示)以及第二表面或顶表面(未标示)，其中第一表面与基底20的扩散区接触，以及第二表面位于第一介电层21中。此外，第一导电区域27-1位于接触窗240的第二表面上，且实质上与第一介电层21共平面。再者，围绕第一导电区域27-1的介电侧壁26-1位于接触窗240的第二表面上，且实质上与第一介电层21共平面。在本实施例中，第二导电区域27-2位于介电侧壁26-1上。当第二导电区域27-2因为制造工艺因素而与第一导电区域27-1错置时，由于堆叠结构29中的介电侧壁26-1可以提供电性绝缘，因此可以避免堆叠结构29发生短路问题。在此状况下，第二导电区域27-2可以与邻近的堆叠单元290的一介电侧壁26-1重叠。在一实例中，介电侧壁26-1的宽度约为10nm，其中第一导电区域27-1与堆叠单元290之间的显著错位能额外提供避免发生短路的绝缘。

图3A至图3D为根据本发明的另一实施例的一种金属-接触窗堆叠结构的形成方法的流程示意图。请再次参照图2F所示，形成图案化的第二介电层26-1。接着请参照图3A所示，藉由沉积制造工艺，可以在第一介电层21与图案化的第二介电层26-1上形成第二导电层34，其中第二导电层34的材料例如是与第一导电层24(即形成接触窗240的材料层)的材料相同。在沉积制造工艺中，第二导电层34填满凹槽25，以形成多个第一导电区域34-1。

请参照图3B所示，例如是藉由化学机械研磨(CMP)制造工艺移除位于第一介电层21上的第二导电层34，以暴露第一介电层21、第一导电区域34-1以及图案化的第二介电层26-1。

请参照图3C所示，藉由沉积制造工艺，可以在第一介电层21、第一导电区域34-1以及图案化的第二介电层26-1上形成第三导电层37。在本发明的一实施例中，第三导电层37可以包括(但不限于)铝(Al)、铜(Cu)以及铝与铜的合金中的一者。接着，可以在第三导电层37上形成第二图案化光阻层38，以遮蔽第一导电区域34-1。

请参照图3D所示，以第二图案化光阻层38为掩模，可以藉由蚀刻制造工艺移除部分第三导电层37，以形成多个第二导电区域37-1，其中每个第二导电区域37-1位在其中一个第一导电区域34-1上。此外，每个第二导电区域37-1可以作为金属-接触窗堆叠结构中的金属线。因此，形成包括多个堆叠单元390的金属-接触窗堆叠结构39。每个堆叠单元390包括位于第一介电层21中的接触窗240、位于接触窗240上的第一导电区域34-1、围绕第一导电区域34-1的介电侧壁26-1以及位于第一导电区域34-1上的第二导电区域37-1，其中接触窗240具有第一导电材料、第一导电区域34-1具有第一导电材料以及第二导电区域37-1具有第二导电材料。

任何所属技术领域中具有通常知识者应理解，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。因此，可以理解的是，本发明不限于所揭露的特定实施例，也就是说在本发明的精神和范围内，可对其作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

此外，在本发明的实施例中，是以具有特定的步骤顺序来描述本发明的方法及/或制造工艺。然而，本发明的方法或制造工艺并不限于此处所述的步骤顺序。任何所属技术领域中具有通常知识者应理解，也有可能是其他顺序。因此，在说明书中所述的步骤的特定顺序不应被认为是对权利要求的限制。再者，权利要求中对本发明的方法及/或制造工艺的描述也不应被认为是依照所书写的顺序来进行，任何所属技术领域中具有通常知识者应理解，在本发明的精神和范围内可以更动顺序。

Claims (10)

1.一种半导体元件，具有金属-接触窗堆叠结构，其特征在于，所述半导体元件包括：

基底；

介电层，位于所述基底上；

接触窗，位于所述介电层中且耦接所述基底；

第一导电区域，位于所述介电层中且位于所述接触窗上；

介电侧壁，位于所述介电层中且位于所述接触窗上，且所述介电侧壁围绕所述第一导电区域；以及

第二导电区域，位于所述第一导电区域与所述介电层上。

2.如权利要求1所述的半导体元件，其特征在于，其中所述接触窗包括第一导电材料，以及所述第一导电区域与所述第二导电区域包括第二导电材料，且所述第二导电材料与所述第一导电材料不同。

3.如权利要求1所述的半导体元件，其特征在于，其中所述接触窗与所述第一导电区域包括第一导电材料，以及所述第二导电区域包括第二导电材料，且所述第二导电材料与所述第一导电材料不同。

4.如权利要求1所述的半导体元件，其特征在于，其中所述接触窗包括钨，以及所述第一导电区域与所述第二导电区域包括铝、铜以及铝与铜的合金中的一者。

5.如权利要求1所述的半导体元件，其特征在于，其中所述接触窗与所述第一导电区域包括钨，以及所述第二导电区域包括铝、铜以及铝与铜的合金中的一者。

6.如权利要求1所述的半导体元件，其特征在于，其中所述第一导电区域与所述介电层共平面。

7.如权利要求1所述的半导体元件，其特征在于，其中所述介电侧壁与所述介电层共平面。

8.一种半导体元件，具有金属-接触窗堆叠结构，其特征在于，所述半导体元件包括：

基底；

介电层，位于所述基底上；

第一接触窗，位于所述介电层中且耦接所述基底；

第二接触窗，位于所述介电层中且耦接所述基底；

第一导电区域，位于所述介电层中且位于所述第一接触窗与第二接触窗上；

介电侧壁，位于所述介电层中且位于各个所述第一接触窗与第二接触窗上，且所述介电侧壁围绕所述第一导电区域；以及

第二导电区域，位于所述第一导电区域与所述介电层上。

9.如权利要求8所述的半导体元件，其特征在于，其中所述第一接触窗与第二接触窗包括第一导电材料，以及所述第一导电区域与所述第二导电区域包括第二导电材料，且所述第二导电材料与所述第一导电材料不同。

10.如权利要求8所述的半导体元件，其特征在于，其中所述第一接触窗与所述第二接触窗包括钨，以及所述第一导电区域与所述第二导电区域包括铝、铜以及铝与铜的合金中的一者。

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