CN209487515U - 功率晶体管装置 - Google Patents

Abstract

本实用新型提供一种功率晶体管装置包括：基底、掺杂区、栅极结构、第一导电插塞以及多个第二导电插塞。基底具有沟槽。掺杂区位于沟槽两侧的基底中。栅极结构位于沟槽中。第一导电插塞位于栅极结构中。第一导电插塞的电阻值低于栅极结构的电阻值。第二导电插塞分别位于掺杂区中。

Description

功率晶体管装置

技术领域

本实用新型涉及一种半导体装置，尤其涉及一种功率晶体管装置。

背景技术

功率晶体管装置是一种广泛使用在各种电路的半导体装置。由于功率晶体管装置具有低的导通电阻与快的切换速度，因此，功率晶体管装置可应用在电源切换(Powerswitch)电路上，使得电源管理技术(power management techniques)更有效率。

随着科技进步，电子装置朝着轻薄化的趋势发展，且对于切换速度的要求也越来越高。因此，如何降低功率晶体管装置的栅极阻抗与导通阻抗以提升其切换速度而不增加芯片面积将成为重要的一门课题。

实用新型内容

本实用新型提供一种功率晶体管装置，其可降低栅极结构的阻抗且不增加芯片面积，以提升功率晶体管装置的切换速度以及切换效率。

本实用新型提供一种功率晶体管装置包括：基底、掺杂区、栅极结构、第一导电插塞以及多个第二导电插塞。基底具有沟槽。掺杂区位于沟槽两侧的基底中。栅极结构位于沟槽中。第一导电插塞位于栅极结构中。第一导电插塞的电阻值低于栅极结构的电阻值。第二导电插塞分别位于掺杂区中。

在本实用新型的一实施例中，功率晶体管装置还包括：绝缘结构包覆栅极结构，以使栅极结构与基底电性隔离。绝缘结构包括上部结构邻近基底的顶面，以分隔第一导电插塞及第二导电插塞。

在本实用新型的一实施例中，上部结构包括扩口结构环绕栅极结构的顶部，且扩口结构为第一导电插塞与第二导电插塞的自对准结构。

在本实用新型的一实施例中，上部结构的顶面高于或等于第一导电插塞、第二导电插塞的顶面。

在本实用新型的一实施例中，栅极结构包括：第一导体层与第二导体层。第二导体层位于第一导体层上。绝缘结构包覆第一导体层与第二导体层的表面。

在本实用新型的一实施例中，第一导电插塞内埋于第二导体层中，且第一导电插塞的电阻值低于第二导体层的电阻值。

在本实用新型的一实施例中，第二导电插塞分别内埋于掺杂区中，且第二导电插塞的电阻值低于掺杂区的电阻值。

在本实用新型的一实施例中，功率晶体管装置还包括：介电层与多个接触窗。介电层位于栅极结构上。接触窗贯穿介电层，以与掺杂区中的第二导电插塞连接。

在本实用新型的一实施例中，第一导电插塞与第二导电插塞源于同一材料与同一工艺。

基于上述，本实用新型将具有低阻抗的第一导电插塞内埋于栅极结构中，以降低栅极结构的阻抗，进而提升功率晶体管装置的切换速度。

为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1F是依照本实用新型一实施例的一种功率晶体管装置的制造过程的剖面示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本实用新型。然而，本实用新型也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。

图1A至图1F是依照本实用新型一实施例的一种功率晶体管装置的制造过程的剖面示意图。

本实施例提供一种功率晶体管装置的制造方法，其步骤如下。首先，请参照图1A，提供一初始结构，其包括基底100、掺杂区102、栅极结构110、绝缘结构114以及漏极D。具体来说，基底100具有沟槽10于其中。在一实施例中，基底100例如是半导体基底或是半导体化合物基底。在本实施例中，基底100可以是硅基底。掺杂区102位于沟槽10两侧的基底100中，且环绕沟槽10的上部。在一实施例中，掺杂区102可例如是，但不限于是N型重掺杂区。在替代实施例中，掺杂区102可用以作为源极。另外，漏极D配置在基底100的下方，使得基底100位于掺杂区(或源极)102与漏极D之间。

如图1A所示，栅极结构110与绝缘结构114皆位于沟槽10中。绝缘结构114包覆栅极结构110，以使栅极结构110与基底100电性隔离。详细地说，栅极结构110包括第一导体层112与第二导体层116。第二导体层116位于第一导体层112上。绝缘结构114包覆第一导体层112与第二导体层116的表面。在一实施例中，第一导体层112可用以作为遮蔽栅极；而第二导体层116可用以作为栅极。绝缘结构114的一部分可用以作为栅极(第二导体层116)与遮蔽栅极(第一导体层112)之间的闸间绝缘层，以电性隔离第一导体层112与第二导体层116。另外，包覆第一导体层112与第二导体层116的绝缘结构114的另一部分可电性隔离第一导体层112、第二导体层116与基底100以和/或掺杂区102。

另一方面，虽然图1A示出出彼此分离的第一导体层112与第二导体层116，但本实用新型不以此为限。在其他实施例中，第一导体层112与第二导体层116亦可相连，以形成单一栅极结构。在一实施例中，第一导体层112与第二导体层116的材料可例如是掺杂多晶硅。绝缘结构114的材料包括氧化硅。在替代实施例中，在形成栅极结构110之后，如图1A所示，栅极结构110的顶面110t可低于掺杂区102的顶面102t。

请参照图1B，进行热氧化工艺，以于基底100上形成热氧化物层104。在一实施例中，热氧化工艺可例如是快速热氧化(rapid thermal oxidation，RTO)工艺或是炉管氧化(furnace oxidation)工艺。在另一实施例中，热氧化物层104的材料可以是氧化硅。值得注意的是，在热氧化工艺中，部分掺杂区102与部分第二导体层116亦被氧化，进而形成扩口结构106。扩口结构106包括第一扩口结构106a与第二扩口结构106b。第一扩口结构106a是源自于被热氧化的部分掺杂区102；而第二扩口结构106b则是源自于被热氧化的部分第二导体层116。因此，如图1B所示，掺杂区102与第二导体层116的角落被热氧化工艺圆角化(rounded)而呈弧状。在本实施例中，由于扩口结构106的形成不需要任何光刻工艺便可形成在掺杂区102与第二导体层116之间，因此，此扩口结构106可做为自对准结构(self-aligned structure)。在一实施例中，扩口结构106的材料与绝缘结构114的材料相同，其可例如是氧化硅。

请参照图1B与图1C，进行蚀刻工艺，以移除热氧化物层104，进而在掺杂区102中形成开口12、14并同时在第二导体层116中形成开口16。在一实施例中，所述蚀刻工艺包括两道蚀刻步骤。举例来说，所述蚀刻工艺可以是先进行第一干式蚀刻步骤，再进行第二干式蚀刻步骤。所述第一干式蚀刻步骤例如是以掺杂区102或第二导体层116当作蚀刻停止层，全面性蚀刻(blanketly etching)热氧化物层104。而所述第二干式蚀刻步骤则是改以扩口结构106当作蚀刻掩膜，移除部分掺杂区102与部分第二导体层116。于此，由于开口12、14、16的形成不需要任何光刻工艺便可同时形成在掺杂区102与第二导体层116中，因此，此开口12、14、16可视为自对准开口。在一实施例中，第一干式蚀刻步骤与第二干式蚀刻步骤具有不同的蚀刻气体。在替代实施例中，所述蚀刻工艺亦可以是先进行湿式蚀刻步骤，再进行干式蚀刻步骤。虽然图1C所示出的开口16的底面低于开口12、14的底面，但本实用新型不以此为限。在其他实施例中，开口12、14、16亦可以齐平。

请参照图1C与图1D，将导体材料填入开口12、14、16中，并进行平坦化工艺，以于开口16中形成第一导电插塞126并于开口12、14中分别形成第二导电插塞122、124。在一实施例中，所述导体材料包括金属材料、半导体材料或其组合。所述金属材料可例如是W、Cu、Al、Ag、Ni或其组合；而所述半导体材料可例如是硅、锗或其组合。但本实用新型不以此为限，在其他实施例中，只要所述导体材料的电阻值低于掺杂区102或第二导体层116的电阻值即为本实用新型欲保护的范畴。在替代实施例中，所述平坦化工艺可例如是化学机械研磨(chemical mechanical polishing，CMP)工艺、回蚀刻工艺或其组合。在本实施例中，由于第一导电插塞126与第二导电插塞122、124的形成不需要任何光刻工艺便可分别形成在第二导体层116与掺杂区102中，因此，扩口结构106亦可视为第一导电插塞126与第二导电插塞122、124的自对准结构。

值得注意的是，第一导电插塞126与第二导电插塞122、124是同时形成的。也就是说，第一导电插塞126与第二导电插塞122、124源于同一材料与同一工艺。在此情况下，第一导电插塞126内埋于第二导体层116中，且第一导电插塞126的电阻值低于第二导体层116的电阻值。因此，第一导电插塞126可有效地降低栅极结构110的阻抗，进而提升功率晶体管装置的切换速度。在本实施例中，第一导电插塞126与第二导电插塞122、124分别内埋于栅极结构110与掺杂区102中，其不仅可降低栅极以和/或源极的阻抗，亦不需牺牲芯片使用面积配置额外的栅极来降低栅极阻抗。因此，本实施例之功率晶体管装置可满足现今电子装置微型化的需求。

另外，如图1D所示，绝缘结构114包括上部结构115，其邻近基底100(或掺杂区102)的顶面。也就是说，上部结构115外露于基底100(或掺杂区102)的顶面。上部结构115位于第一导电插塞126与第二导电插塞122、124之间，以分隔第一导电插塞126与第二导电插塞122、124。更进一步地说，上部结构115还包括扩口结构106。从上视角度来看，扩口结构106环绕栅极结构110的顶部或第一导电插塞126的顶部，以电性隔离第一导电插塞126与第二导电插塞122、124。

此外，虽然图1D所示出的绝缘结构114的上部结构115的顶面115t、第一导电插塞126的顶面126t、第二导电插塞122的顶面122t以及第二导电插塞124的顶面124t共平面，但本实用新型不以此为限。在其他实施例中，绝缘结构114的上部结构115的顶面115t亦可高于第一导电插塞126的顶面126t、第二导电插塞122的顶面122t以及第二导电插塞124的顶面124t，以使上部结构115电性隔离第一导电插塞126与第二导电插塞122、124。

请参照图1E与图1F，于基底100上形成介电层108并在介电层108中形成多个接触窗132、134。具体来说，接触窗132贯穿介电层108，以与掺杂区102中的第二导电插塞122连接。接触窗134贯穿介电层108，以与掺杂区102中的第二导电插塞124连接。虽然图1F并未示出，但在其他剖面上，亦有其他接触窗贯穿介电层108，以与第二导体层116中的第一导电插塞126连接。在一实施例中，介电层108的材料包括氧化硅、氮化硅、氮氧化硅或其组合。接触窗132、134的材料包括金属材料，其可例如是W、Cu、Al、Ag、Ni或其组合。

综上所述，本实用新型将具有低阻抗的第一导电插塞内埋于栅极结构中，其不仅可降低栅极结构的阻抗以提升功率晶体管装置的切换速度，亦不需牺牲芯片使用面积。因此，本实用新型的功率晶体管装置可满足现今电子装置微型化的需求。

虽然本实用新型已以实施例揭示如上，然其并非用以限定本实用新型，任何所属技术领域中技术人员，在不脱离本实用新型的精神和范围内，当可作些许的更改与润饰，故本实用新型的保护范围当视权利要求所界定的为准。

Claims (9)

1.一种功率晶体管装置，其特征在于，包括：

基底，具有沟槽；

掺杂区，位于所述沟槽两侧的所述基底中；

栅极结构，位于所述沟槽中；

第一导电插塞，位于所述栅极结构中，其中所述第一导电插塞的电阻值低于所述栅极结构的电阻值；以及

多个第二导电插塞，分别位于所述掺杂区中。

2.根据权利要求1所述的功率晶体管装置，其特征在于，还包括：绝缘结构，包覆所述栅极结构，以使所述栅极结构与所述基底电性隔离，其中绝缘结构包括上部结构邻近所述基底的顶面，以分隔所述第一导电插塞及所述第二导电插塞。

3.根据权利要求2所述的功率晶体管装置，其特征在于，所述上部结构包括扩口结构环绕所述栅极结构的顶部，且所述扩口结构为所述第一导电插塞与所述第二导电插塞的自对准结构。

4.根据权利要求2所述的功率晶体管装置，其特征在于，所述上部结构的顶面高于或等于所述第一导电插塞、所述第二导电插塞的顶面。

5.根据权利要求2所述的功率晶体管装置，其特征在于，所述栅极结构包括：

第一导体层；以及

第二导体层，位于所述第一导体层上，其中所述绝缘结构包覆所述第一导体层与所述第二导体层的表面。

6.根据权利要求5所述的功率晶体管装置，其特征在于，所述第一导电插塞内埋于所述第二导体层中，且所述第一导电插塞的电阻值低于所述第二导体层的电阻值。

7.根据权利要求1所述的功率晶体管装置，其特征在于，所述第二导电插塞分别内埋于所述掺杂区中，且所述第二导电插塞的电阻值低于所述掺杂区的电阻值。

8.根据权利要求1所述的功率晶体管装置，其特征在于，还包括：

介电层，位于所述栅极结构上；以及

多个接触窗，贯穿所述介电层以与所述掺杂区中的所述第二导电插塞连接。

9.根据权利要求1所述的功率晶体管装置，其特征在于，所述第一导电插塞与所述第二导电插塞源于同一材料与同一工艺。