TWM574758U - 功率電晶體裝置 - Google Patents

Abstract

一種功率電晶體裝置包括：基底、摻雜區、閘極結構、第一導電插塞以及多個第二導電插塞。基底具有溝槽。摻雜區位於溝槽兩側的基底中。閘極結構位於溝槽中。第一導電插塞位於閘極結構中。第一導電插塞的電阻值低於閘極結構的電阻值。第二導電插塞分別位於摻雜區中。

Description

功率電晶體裝置

本新型創作是有關於一種半導體裝置，且特別是有關於一種功率電晶體裝置。

功率電晶體裝置是一種廣泛使用在各種電路的半導體裝置。由於功率電晶體裝置具有低的導通電阻與快的切換速度，因此，功率電晶體裝置可應用在電源切換（Power switch）電路上，使得電源管理技術（power management techniques）更有效率。

隨著科技進步，電子裝置朝著輕薄化的趨勢發展，且對於切換速度的要求也越來越高。因此，如何降低功率電晶體裝置的閘極阻抗與導通阻抗以提升其切換速度而不增加晶片面積將成為重要的一門課題。

本新型創作提供一種功率電晶體裝置，其可降低閘極結構的阻抗且不增加晶片面積，以提升功率電晶體裝置的切換速度以及切換效率。

本新型創作提供一種功率電晶體裝置包括：基底、摻雜區、閘極結構、第一導電插塞以及多個第二導電插塞。基底具有溝槽。摻雜區位於溝槽兩側的基底中。閘極結構位於溝槽中。第一導電插塞位於閘極結構中。第一導電插塞的電阻值低於閘極結構的電阻值。第二導電插塞分別位於摻雜區中。

在本新型創作的一實施例中，功率電晶體裝置更包括：絕緣結構包覆閘極結構，以使閘極結構與基底電性隔離。絕緣結構包括上部結構鄰近基底的頂面，以分隔第一導電插塞及第二導電插塞。

在本新型創作的一實施例中，上部結構包括擴口結構環繞閘極結構的頂部，且擴口結構為第一導電插塞與第二導電插塞的自對準結構。

在本新型創作的一實施例中，上部結構的頂面高於或等於第一導電插塞、第二導電插塞的頂面。

在本新型創作的一實施例中，閘極結構包括：第一導體層與第二導體層。第二導體層位於第一導體層上。絕緣結構包覆第一導體層與第二導體層的表面。

在本新型創作的一實施例中，第一導電插塞內埋於第二導體層中，且第一導電插塞的電阻值低於第二導體層的電阻值。

在本新型創作的一實施例中，第二導電插塞分別內埋於摻雜區中，且第二導電插塞的電阻值低於摻雜區的電阻值。

在本新型創作的一實施例中，功率電晶體裝置更包括：介電層與多個接觸窗。介電層位於閘極結構上。接觸窗貫穿介電層，以與摻雜區中的第二導電插塞連接。

在本新型創作的一實施例中，第一導電插塞與第二導電插塞源於同一材料與同一製程。

基於上述，本新型創作將具有低阻抗的第一導電插塞內埋於閘極結構中，以降低閘極結構的阻抗，進而提升功率電晶體裝置的切換速度。

為讓本新型創作的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本新型創作。然而，本新型創作亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1F是依照本新型創作一實施例的一種功率電晶體裝置的製造過程的剖面示意圖。

本實施例提供一種功率電晶體裝置的製造方法，其步驟如下。首先，請參照圖1A，提供一初始結構，其包括基底100、摻雜區102、閘極結構110、絕緣結構114以及汲極D。具體來說，基底100具有溝槽10於其中。在一實施例中，基底100例如是半導體基底或是半導體化合物基底。在本實施例中，基底100可以是矽基底。摻雜區102位於溝槽10兩側的基底100中，且環繞溝槽10的上部。在一實施例中，摻雜區102可例如是，但不限於是N型重摻雜區。在替代實施例中，摻雜區102可用以作為源極。另外，汲極D配置在基底100的下方，使得基底100位於摻雜區（或源極）102與汲極D之間。

如圖1A所示，閘極結構110與絕緣結構114皆位於溝槽10中。絕緣結構114包覆閘極結構110，以使閘極結構110與基底100電性隔離。詳細地說，閘極結構110包括第一導體層112與第二導體層116。第二導體層116位於第一導體層112上。絕緣結構114包覆第一導體層112與第二導體層116的表面。在一實施例中，第一導體層112可用以作為遮蔽閘極；而第二導體層116可用以作為閘極。絕緣結構114的一部分可用以作為閘極（第二導體層116）與遮蔽閘極（第一導體層112）之間的閘間絕緣層，以電性隔離第一導體層112與第二導體層116。另外，包覆第一導體層112與第二導體層116的絕緣結構114的另一部分可電性隔離第一導體層112、第二導體層116與基底100以及/或摻雜區102。

另一方面，雖然圖1A繪示出彼此分離的第一導體層112與第二導體層116，但本新型創作不以此為限。在其他實施例中，第一導體層112與第二導體層116亦可相連，以形成單一閘極結構。在一實施例中，第一導體層112與第二導體層116的材料可例如是摻雜多晶矽。絕緣結構114的材料包括氧化矽。在替代實施例中，在形成閘極結構110之後，如圖1A所示，閘極結構110的頂面110t可低於摻雜區102的頂面102t。

請參照圖1B，進行熱氧化製程，以於基底100上形成熱氧化物層104。在一實施例中，熱氧化製程可例如是快速熱氧化（rapid thermal oxidation，RTO）製程或是爐管氧化（furnace oxidation）製程。在另一實施例中，熱氧化物層104的材料可以是氧化矽。值得注意的是，在熱氧化製程中，部分摻雜區102與部分第二導體層116亦被氧化，進而形成擴口結構106。擴口結構106包括第一擴口結構106a與第二擴口結構106b。第一擴口結構106a是源自於被熱氧化的部分摻雜區102；而第二擴口結構106b則是源自於被熱氧化的部分第二導體層116。因此，如圖1B所示，摻雜區102與第二導體層116的角落被熱氧化製程圓角化（rounded）而呈弧狀。在本實施例中，由於擴口結構106的形成不需要任何微影製程便可形成在摻雜區102與第二導體層116之間，因此，此擴口結構106可做為自對準結構（self-aligned structure）。在一實施例中，擴口結構106的材料與絕緣結構114的材料相同，其可例如是氧化矽。

請參照圖1B與圖1C，進行蝕刻製程，以移除熱氧化物層104，進而在摻雜區102中形成開口12、14並同時在第二導體層116中形成開口16。在一實施例中，所述蝕刻製程包括兩道蝕刻步驟。舉例來說，所述蝕刻製程可以是先進行第一乾式蝕刻步驟，再進行第二乾式蝕刻步驟。所述第一乾式蝕刻步驟例如是以摻雜區102或第二導體層116當作蝕刻停止層，全面性蝕刻（blanketly etching）熱氧化物層104。而所述第二乾式蝕刻步驟則是改以擴口結構106當作蝕刻罩幕，移除部分摻雜區102與部分第二導體層116。於此，由於開口12、14、16的形成不需要任何微影製程便可同時形成在摻雜區102與第二導體層116中，因此，此開口12、14、16可視為自對準開口。在一實施例中，第一乾式蝕刻步驟與第二乾式蝕刻步驟具有不同的蝕刻氣體。在替代實施例中，所述蝕刻製程亦可以是先進行濕式蝕刻步驟，再進行乾式蝕刻步驟。雖然圖1C所繪示的開口16的底面低於開口12、14的底面，但本新型創作不以此為限。在其他實施例中，開口12、14、16亦可以齊平。

請參照圖1C與圖1D，將導體材料填入開口12、14、16中，並進行平坦化製程，以於開口16中形成第一導電插塞126並於開口12、14中分別形成第二導電插塞122、124。在一實施例中，所述導體材料包括金屬材料、半導體材料或其組合。所述金屬材料可例如是W、Cu、Al、Ag、Ni或其組合；而所述半導體材料可例如是矽、鍺或其組合。但本新型創作不以此為限，在其他實施例中，只要所述導體材料的電阻值低於摻雜區102或第二導體層116的電阻值即為本新型創作欲保護的範疇。在替代實施例中，所述平坦化製程可例如是化學機械研磨（chemical mechanical polishing，CMP）製程、回蝕刻製程或其組合。在本實施例中，由於第一導電插塞126與第二導電插塞122、124的形成不需要任何微影製程便可分別形成在第二導體層116與摻雜區102中，因此，擴口結構106亦可視為第一導電插塞126與第二導電插塞122、124的自對準結構。

值得注意的是，第一導電插塞126與第二導電插塞122、124是同時形成的。也就是說，第一導電插塞126與第二導電插塞122、124源於同一材料與同一製程。在此情況下，第一導電插塞126內埋於第二導體層116中，且第一導電插塞126的電阻值低於第二導體層116的電阻值。因此，第一導電插塞126可有效地降低閘極結構110的阻抗，進而提升功率電晶體裝置的切換速度。在本實施例中，第一導電插塞126與第二導電插塞122、124分別內埋於閘極結構110與摻雜區102中，其不僅可降低閘極以及/或源極的阻抗，亦不需犧牲晶片使用面積配置額外的閘極來降低閘極阻抗。因此，本實施例之功率電晶體裝置可滿足現今電子裝置微型化的需求。

另外，如圖1D所示，絕緣結構114包括上部結構115，其鄰近基底100（或摻雜區102）的頂面。也就是說，上部結構115外露於基底100（或摻雜區102）的頂面。上部結構115位於第一導電插塞126與第二導電插塞122、124之間，以分隔第一導電插塞126與第二導電插塞122、124。更進一步地說，上部結構115還包括擴口結構106。從上視角度來看，擴口結構106環繞閘極結構110的頂部或第一導電插塞126的頂部，以電性隔離第一導電插塞126與第二導電插塞122、124。

此外，雖然圖1D所繪示的絕緣結構114的上部結構115的頂面115t、第一導電插塞126的頂面126t、第二導電插塞122的頂面122t以及第二導電插塞124的頂面124t共平面，但本新型創作不以此為限。在其他實施例中，絕緣結構114的上部結構115的頂面115t亦可高於第一導電插塞126的頂面126t、第二導電插塞122的頂面122t以及第二導電插塞124的頂面124t，以使上部結構115電性隔離第一導電插塞126與第二導電插塞122、124。

請參照圖1E與圖1F，於基底100上形成介電層108並在介電層108中形成多個接觸窗132、134。具體來說，接觸窗132貫穿介電層108，以與摻雜區102中的第二導電插塞122連接。接觸窗134貫穿介電層108，以與摻雜區102中的第二導電插塞124連接。雖然圖1F並未繪示，但在其他剖面上，亦有其他接觸窗貫穿介電層108，以與第二導體層116中的第一導電插塞126連接。在一實施例中，介電層108的材料包括氧化矽、氮化矽、氮氧化矽或其組合。接觸窗132、134的材料包括金屬材料，其可例如是W、Cu、Al、Ag、Ni或其組合。

綜上所述，本新型創作將具有低阻抗的第一導電插塞內埋於閘極結構中，其不僅可降低閘極結構的阻抗以提升功率電晶體裝置的切換速度，亦不需犧牲晶片使用面積。因此，本新型創作之功率電晶體裝置可滿足現今電子裝置微型化的需求。

雖然本新型創作已以實施例揭露如上，然其並非用以限定本新型創作，任何所屬技術領域中具有通常知識者，在不脫離本新型創作的精神和範圍內，當可作些許的更動與潤飾，故本新型創作的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧溝槽

12、14、16‧‧‧開口

100‧‧‧基底

102‧‧‧摻雜區

102t‧‧‧摻雜區的頂面

104‧‧‧熱氧化物層

106‧‧‧擴口結構

106a‧‧‧第一擴口結構

106b‧‧‧第二擴口結構

108‧‧‧介電層

110‧‧‧閘極結構

110t‧‧‧閘極結構的頂面

112‧‧‧第一導體層

114‧‧‧絕緣結構

115‧‧‧上部結構

115t‧‧‧上部結構的頂面

116‧‧‧第二導體層

122、124‧‧‧第二導電插塞

122t、124t‧‧‧第二導電插塞的頂面

126‧‧‧第一導電插塞

126t‧‧‧第一導電插塞的頂面

132、134‧‧‧接觸窗

D‧‧‧汲極

圖1A至圖1F是依照本新型創作一實施例的一種功率電晶體裝置的製造過程的剖面示意圖。

Claims (9)

1. 一種功率電晶體裝置，包括： 基底，具有溝槽； 摻雜區，位於所述溝槽兩側的所述基底中； 閘極結構，位於所述溝槽中； 第一導電插塞，位於所述閘極結構中，其中所述第一導電插塞的電阻值低於所述閘極結構的電阻值；以及 多個第二導電插塞，分別位於所述摻雜區中。
2. 如申請專利範圍第1項所述的功率電晶體裝置，更包括：絕緣結構，包覆所述閘極結構，以使所述閘極結構與所述基底電性隔離，其中絕緣結構包括上部結構鄰近所述基底的頂面，以分隔所述第一導電插塞及所述第二導電插塞。
3. 如申請專利範圍第2項所述的功率電晶體裝置，其中所述上部結構包括擴口結構環繞所述閘極結構的頂部，且所述擴口結構為所述第一導電插塞與所述第二導電插塞的自對準結構。
4. 如申請專利範圍第2項所述的功率電晶體裝置，其中所述上部結構的頂面高於或等於所述第一導電插塞、所述第二導電插塞的頂面。
5. 如申請專利範圍第2項所述的功率電晶體裝置，所述閘極結構包括： 第一導體層；以及 第二導體層，位於所述第一導體層上，其中所述絕緣結構包覆所述第一導體層與所述第二導體層的表面。
6. 如申請專利範圍第5項所述的功率電晶體裝置，其中所述第一導電插塞內埋於所述第二導體層中，且所述第一導電插塞的電阻值低於所述第二導體層的電阻值。
7. 如申請專利範圍第1項所述的功率電晶體裝置，其中所述第二導電插塞分別內埋於所述摻雜區中，且所述第二導電插塞的電阻值低於所述摻雜區的電阻值。
8. 如申請專利範圍第1項所述的功率電晶體裝置，更包括： 介電層，位於所述閘極結構上；以及 多個接觸窗，貫穿所述介電層以與所述摻雜區中的所述第二導電插塞連接。
9. 如申請專利範圍第1項所述的功率電晶體裝置，其中所述第一導電插塞與所述第二導電插塞源於同一材料與同一製程。