CN115911127A - 一种屏蔽栅功率晶体管的制备方法 - Google Patents
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Abstract
本发明公开了一种屏蔽栅功率晶体管及其制备方法，属于半导体集成电路制造技术领域，一种屏蔽栅功率晶体管包括衬底，设置在所述衬底上的外衬层，设置在所述外衬层的第一沟槽，覆盖在所述第一沟槽的内表面和底部的屏蔽介质层，设置在所述屏蔽介质层的第二沟槽，所述第二沟槽内填充屏蔽栅多晶硅，设置在所述屏蔽栅多晶硅上部的第一隔离介质层，通过化学气相沉积生成的第二隔离介质层(TEOS)保证了栅间绝缘氧化层的厚度和均匀性，改善了由于热氧化工艺导致的下部分栅间隔离介质层(IPD)偏薄、尖角位置电场集中、易在GS端电场作用下产生较大栅源漏电流的问题，便于减少栅源漏电流，最终提升芯片可靠性。
Description
技术领域
本发属于半导体集成电路制造技术领域，具体是一种浅槽MOSFET的平坦化处理方法。
背景技术
屏蔽栅功率晶体管(Shield Gate Trench MOSFET)是在传统沟槽功率晶体管(U-MOSFET)的基础上改进而来。对比传统沟槽功率晶体管，屏蔽栅功率晶体管的耐压高、导通电阻低、开关速度快、开关损耗低，具备更好的性能表现。
常规的屏蔽栅功率晶体管有两个多晶硅栅，其中上部分为多晶硅栅，下部分为屏蔽多晶硅栅，中间通过绝缘二氧化硅氧化层隔离(Inter-poly oxide)。在器件工作过程中，多晶硅栅作为门极(Gate)，屏蔽多晶硅作为源级(Source)，因此中间的绝缘氧化层厚度和均匀性对产品栅源漏电具备较大的影响。
关于IPO的常规工艺选择是通过高密度等离子体(HDP)淀积二氧化硅氧化层或者热氧化(Thermal Oxidation)生成二氧化硅氧化层。热氧化工艺的成本相比HDP要低，因此在降低成本的考虑下会倾向于选择热氧化工艺。但是如图一、图二所示，热氧化工艺下部分氧化层偏薄，同时尖角位置电场更为集中，此处在GS端电场作用下容易产生大的漏电流，最终影响产品可靠性，导致终端应用失效
发明内容
发明目的：一种屏蔽栅功率晶体管及其制备方法，以解决现有技术存在的上述问题。
技术方案：一种屏蔽栅功率晶体管，包括衬底，设置在所述衬底上的外衬层；其特征在于：设置在所述外衬层的第一沟槽，覆盖在所述第一沟槽的内表面和底部的屏蔽介质层，设置在所述屏蔽介质层的第二沟槽，所述第二沟槽内填充屏蔽栅多晶硅，设置在所述屏蔽栅多晶硅上部的第一隔离介质层，设置在所述第一隔离介质层的第二隔离介质层，设置在所述第二隔离介质层的栅极氧化层；
所述栅极氧化层形成空间，所述空间内填充栅极多晶硅。
在进一步实施例中，所述屏蔽介质层厚度为4000A-6000A。
在进一步实施例中，包括如下步骤；
步骤1、提供衬底和外延层，半导体衬外延层内形成有第一沟槽，所述第一沟槽的内表面和底部覆盖有屏蔽介质层，所述第二沟槽内部填充屏蔽栅多晶硅；
步骤2、将第一沟槽内上半部分多晶硅屏蔽栅和侧壁屏蔽介质层刻蚀掉，形成屏蔽栅多晶硅，并在多晶硅屏蔽栅上部形成绝缘第一隔离介质层和第二隔离介质层，同时上半部分侧壁生长多晶硅控制栅侧壁隔离介质层；
步骤3、在栅氧化层形成的空间内填充栅极多晶硅，形成多晶硅控制栅。
在进一步实施例中，所述步骤2中将使用各向同性湿法刻蚀将侧壁屏蔽介质层刻蚀掉，可以完全刻蚀掉介质层，暴露出沟槽的侧壁，或者一定厚度的介质层。
在进一步实施例中，所述步骤1中选用硅的半导体硅衬底，通过光刻工艺在半导体的外延层上光刻出沟槽图案，然后根据该沟槽图案刻蚀形成由半导体外延层表面向下延伸的第一沟槽。
在进一步实施例中，所述步骤1通过刻蚀去除位于所述第一沟槽上部空间中的所述屏蔽介质层和所述屏蔽栅多晶硅，使得剩余多晶硅形成屏蔽栅多晶硅，且所述屏蔽栅多晶硅的顶端外露于所述屏蔽栅介质层。
在进一步实施例中，所述第一隔离介质层通过热氧化或低温湿法氧化，或者高温干氧化或者ISSG氧化形成，位于氧化外露的屏蔽栅多晶硅的表面和第一沟槽上部空间的外延层内表面。
有益效果：本发明公开了一种屏蔽栅功率晶体管的制备方法，通过提供衬底和外延层面对第一沟槽内侧壁屏蔽介质层蚀刻清除和第二沟槽内屏蔽栅多晶硅回蚀刻，在凹槽内通过热氧化生成第一隔离介质层、通过化学气相沉积生成第二隔离介质层正硅酸乙酯(TEOS)，对沟槽侧壁上隔离介质层蚀刻清除；生长多晶硅控制栅侧壁隔离介质层；沉积控制栅极多晶硅以制备得到高可靠性屏蔽栅功率晶体管。本发明通过化学气相沉积生成的第二隔离介质层(TEOS)保证了栅间绝缘氧化层的厚度和均匀性，改善了由于热氧化工艺导致的下部分栅间隔离介质层(IPD)偏薄、尖角位置电场集中、易在GS端电场作用下产生较大栅源漏电流的问题，便于减少栅源漏电流，最终提升芯片可靠性。
附图说明
图1为本发明的传统结构的金相图；
图2为本发明的传统结构的剖面图；
图3为本发明的结构的剖面图。
附图说明：201、衬底；202、外延层；203、第一沟槽；204、屏蔽介质层；205、第二沟槽；206、屏蔽栅多晶硅；207、第一隔离介质层；208、第二隔离介质层；209、栅氧化层；210、栅极多晶硅。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明实施例中可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明实施例中发生混淆，对于本领域公知的一些技术特征未进行描述。
下面通过实施例，并结合附图对本方案做进一步具体说明。
一种屏蔽栅功率晶体管包括衬底201，设置在所述衬底201上的外衬层，设置在所述外衬层的第一沟槽203，覆盖在所述第一沟槽203的内表面和底部的屏蔽介质层204，设置在所述屏蔽介质层204的第二沟槽205，所述第二沟槽205内填充屏蔽栅多晶硅206，设置在所述屏蔽栅多晶硅206上部的第一隔离介质层207，设置在所述第一隔离介质层207的第二隔离介质层208，设置在所述第二隔离介质层208的栅极氧化层，所述栅极氧化层形成空间，所述空间内填充栅极多晶硅210，具体的，屏蔽介质层204厚度为4000A-6000A。
作为一个优选案例，一种屏蔽栅功率晶体管的制备方法，包括如下步骤；
步骤1、提供衬底201和外延层202，半导体衬外延层202内形成有第一沟槽203，所述第一沟槽203的内表面和底部覆盖有屏蔽介质层204，所述第二沟槽205内部填充屏蔽栅多晶硅206；
步骤2、将第一沟槽203内上半部分多晶硅屏蔽栅和侧壁屏蔽介质层204刻蚀掉，形成屏蔽栅多晶硅206，并在多晶硅屏蔽栅上部形成绝缘第一隔离介质层207和第二隔离介质层208，同时上半部分侧壁生长多晶硅控制栅侧壁隔离介质层；
步骤3、在栅氧化层209形成的空间内填充栅极多晶硅210，形成多晶硅控制栅。
具体的，所述步骤2中将使用各向同性湿法刻蚀将侧壁屏蔽介质层204刻蚀掉，可以完全刻蚀掉介质层，暴露出沟槽的侧壁，或者一定厚度的介质层。
在进一步实施例中，所述步骤1中通过光刻半导体硅的外延层202，在所述外延层202形成向下延伸的第一沟槽203，具体的衬底201选用硅的，通过光刻工艺在半导体的外延层202上光刻出沟槽图案，然后根据该沟槽图案刻蚀形成由半导体外延层202表面向下延伸的第一沟槽203。
具体的，通过选择刻蚀掉去除位于第一沟槽203上部空间中的屏蔽介质层204和所述步骤1通过刻蚀去除位于所述第一沟槽203上部空间中的所述屏蔽介质层204和多晶硅，使得剩余多晶硅形成屏蔽，进而为屏蔽栅多晶硅206，且所述屏蔽栅多晶硅206的顶端外露于所述屏蔽栅介质层。
作为一个优选案例，第一隔离介质成和第二隔离介质层208，通过热氧化和化学气相沉淀制造而成，具体的，热氧化可以采用低温湿法氧化，或者高温干氧化或者ISSG氧化，氧化外露的屏蔽栅多晶硅206的表面和第一沟槽203上部空间的外延层202的内表面，形成材质为二氧化硅的第一隔离介质层207，具体的，化学气相沉积采用亚气压化学气相沉积(SACVD)或者低温化学气相沉积(LPCVD)，沉积一定厚度的正硅酸乙酯(Teos)，覆盖在第一隔离介质层207表面。在第一隔离介质层207207、第二隔离介质层208208形成以后通过退火工艺来致密化沉积的隔离介质层，可以使用快速热退火设备实现致密化。
具体的，在多晶硅屏蔽栅绝缘介质层致密化以后通过各向同性湿法刻蚀将上半部分侧壁的绝缘介质层刻蚀掉，可以完全刻蚀干净或者刻蚀后保留一定厚度的介质层，便于后续生长多晶硅控制栅侧壁栅氧化层209。
具体的，通过低温湿法氧化，并伴随N2退火形成目标厚度的多晶硅控制栅侧壁栅氧化层209。
通过对第一沟槽内侧壁屏蔽介质层蚀刻清除和第二沟槽内屏蔽栅多晶硅回蚀刻；在凹槽内通过热氧化生成第一隔离介质层、通过化学气相沉积生成第二隔离介质层正硅酸乙酯(TEOS)，对沟槽侧壁上隔离介质层蚀刻清除；生长多晶硅控制栅侧壁隔离介质层；沉积控制栅极多晶硅以制备得到高可靠性屏蔽栅功率晶体管。本发明通过化学气相沉积生成的第二隔离介质层(TEOS)保证了栅间绝缘氧化层的厚度和均匀性，改善了由于热氧化工艺导致的下部分栅间隔离介质层(IPD)偏薄、尖角位置电场集中、易在GS端电场作用下产生较大栅源漏电流的问题，便于减少栅源漏电流，最终提升芯片可靠性。
在传统工艺中，屏蔽栅沟槽MOSFET的制造方法还包括后续的诸如栅极、基区、源区、源区金属垫层和栅极金属垫层的形成，上述步骤的形成采用本领域常用的方法形成，在此不再赘述。
以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。
Claims (7)
1.一种屏蔽栅功率晶体管，包括衬底，设置在所述衬底上的外衬层；其特征在于：设置在所述外衬层的第一沟槽，覆盖在所述第一沟槽的内表面和底部的屏蔽介质层，设置在所述屏蔽介质层的第二沟槽，所述第二沟槽内填充屏蔽栅多晶硅，设置在所述屏蔽栅多晶硅上部的第一隔离介质层，设置在所述第一隔离介质层的第二隔离介质层，设置在所述第二隔离介质层的栅极氧化层；
所述栅极氧化层形成空间，所述空间内填充栅极多晶硅。
2.根据权利要求1所述的一种屏蔽栅功率晶体管，其特征在于：所述屏蔽介质层厚度为4000A-6000A。
3.根据权利要求1所述的一种屏蔽栅功率晶体管的制备方法，其特征在于：包括如下步骤；
步骤1、提供衬底和外延层，半导体衬外延层内形成有第一沟槽，所述第一沟槽的内表面和底部覆盖有屏蔽介质层，所述第二沟槽内部填充屏蔽栅多晶硅；
步骤2、将第一沟槽内上半部分多晶硅屏蔽栅和侧壁屏蔽介质层刻蚀掉，形成屏蔽栅多晶硅，并在多晶硅屏蔽栅上部形成绝缘第一隔离介质层和第二隔离介质层，同时上半部分侧壁生长多晶硅控制栅侧壁隔离介质层；
步骤3、在栅氧化层形成的空间内填充栅极多晶硅，形成多晶硅控制栅。
4.根据权利要求3所述的一种屏蔽栅功率晶体管的制备方法，其特征在于：所述步骤2中将使用各向同性湿法刻蚀将侧壁屏蔽介质层刻蚀掉，可以完全刻蚀掉介质层，暴露出沟槽的侧壁，或者一定厚度的介质层。
5.根据权利要求3所述的一种屏蔽栅功率晶体管，其特征在于：所述步骤1中选用硅的半导体硅衬底，通过光刻工艺在半导体的外延层上光刻出沟槽图案，然后根据该沟槽图案刻蚀形成由半导体外延层表面向下延伸的第一沟槽。
6.根据权利要求3所述的一种屏蔽栅功率晶体管的制备方法，其特征在于：所述步骤1通过刻蚀去除位于所述第一沟槽上部空间中的所述屏蔽介质层和所述屏蔽栅多晶硅，使得剩余多晶硅形成屏蔽栅多晶硅，且所述屏蔽栅多晶硅的顶端外露于所述屏蔽栅介质层。
7.根据权利要求3所述的一种屏蔽栅功率晶管的制备方法，其特征在于：所述第一隔离介质层通过热氧化或低温湿法氧化，或者高温干氧化或者ISSG氧化形成，位于氧化外露的屏蔽栅多晶硅的表面和第一沟槽上部空间的外延层内表面。
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| CN116864383A (zh) * | 2023-07-17 | 2023-10-10 | 上海功成半导体科技有限公司 | 一种屏蔽栅功率器件制备方法以及屏蔽栅功率器件 |
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