CN113594043A - 沟槽型mosfet器件及其制造方法 - Google Patents

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CN113594043A CN202111144135.1A CN202111144135A CN113594043A CN 113594043 A CN113594043 A CN 113594043A CN 202111144135 A CN202111144135 A CN 202111144135A CN 113594043 A CN113594043 A CN 113594043A
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Abstract

公开了一种沟槽型MOSFET器件及其制造方法，包括：在衬底上形成外延层；在外延层中形成沟槽；在沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层；经由沟槽的上部侧壁对外延层进行离子注入以形成掺杂区；在沟槽的上部侧壁和外延层的表面形成栅氧化层；在沟槽中绝缘层的表面形成第二栅极导体；在外延层中形成体区和源区；以及在外延层表面的栅氧化层上形成介质层，其中，体区由掺杂区形成，体区和第二栅极导体在外延层中延伸的深度相近。本申请的沟槽型MOSFET器件及其制造方法，在形成第二栅极导体之前，经由沟槽上部的侧壁注入形成体区，从而自适应的控制体区的深度，降低栅漏电荷Qgd波动大的问题。

Description

沟槽型MOSFET器件及其制造方法
技术领域
本发明涉及半导体器件技术领域，特别涉及一种沟槽型MOSFET器件及其制造方法。
背景技术
功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS（垂直双扩散金属氧化物半导体）场效应晶体管、LDMOS（横向扩散金属氧化物半导体）场效应晶体管以及IGBT（绝缘栅双极型晶体管）等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。
在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOSFET。在常规的沟槽型分离栅MOSFET器件中，体区从外延层的表面经过离子注入和退火激活形成，如图1所示，但是这样形成的器件中，第二栅极导体134的底部与体区121的底部之间的overlay（套刻精度）难以控制，会导致较大的Qgd（栅漏电荷）波动。
发明内容
鉴于上述问题，本发明的目的在于提供一种沟槽型MOSFET器件及其制造方法，在形成第二栅极导体之前，经由沟槽上部的侧壁注入形成体区，从而自适应的控制体区的深度，改善Qgd波动大的问题。
根据本发明的一方面，提供一种沟槽型MOSFET器件的制造方法，包括：在第一掺杂类型的衬底上形成第一掺杂类型的外延层；在所述外延层中形成沟槽；在所述沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层，所述绝缘层和所述第一栅极导体暴露所述沟槽的上部；经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成第二掺杂类型的掺杂区，所述第二掺杂类型与所述第一掺杂类型相反；在所述沟槽的上部侧壁和所述外延层的表面形成栅氧化层；在所述沟槽中所述绝缘层的表面形成第二栅极导体；在所述外延层中形成第二掺杂类型的体区和第一掺杂类型的源区；以及在所述外延层表面的栅氧化层上形成介质层，其中，所述体区由所述掺杂区形成，所述体区和所述第二栅极导体在所述外延层中延伸的深度相近。
可选地，在所述沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层的步骤包括：在所述外延层的表面和所述沟槽中形成第一绝缘层，所述第一绝缘层围绕所述沟槽形成空腔；在所述第一绝缘层的表面和所述空腔中形成多晶硅层；对所述多晶硅层和所述第一绝缘层进行回蚀刻，暴露所述沟槽的上部，回蚀刻后沟槽中剩余的所述多晶硅层为第一栅极导体；在所述沟槽中的所述多晶硅层和所述第一绝缘层上形成第二绝缘层，所述绝缘层包括所述第一绝缘层和所述第二绝缘层。
可选地，经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成第二掺杂类型的掺杂区的步骤包括：在所述沟槽的上部侧壁和所述外延层的表面形成注入氧化层；经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成掺杂区；去除所述注入氧化层。
可选地，在所述外延层中形成第二掺杂类型的体区的步骤包括：经由所述外延层的表面进行离子注入；以及对所述掺杂区进行激活退火，所述掺杂区的离子和注入的离子扩散形成所述体区。
可选地，在所述外延层表面的栅氧化层上形成介质层的步骤之后，还包括：形成贯穿所述介质层，并延伸到所述外延层中的通孔；经由所述通孔在所述通孔底部的体区中形成接触区；在所述介质层的表面和所述通孔中沉积金属材料形成第一导电层；在所述衬底的第二表面沉积金属材料形成第二导电层。
可选地，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
根据本发明的另一方面，提供一种沟槽型MOSFET器件，采用如上述所述的制造方法，包括：衬底；外延层，位于所述衬底第一表面上，所述外延层中具有沟槽；第一栅极导体、绝缘层和第二栅极导体，位于所述沟槽中，所述绝缘层包围所述第一栅极导体，所述第二栅极导体位于所述绝缘层上方；栅氧化层，位于所述外延层的表面和所述第二栅极导体与所述沟槽侧壁之间；体区、源区和接触区，位于所述外延层中；介质层，位于所述栅氧化层和所述第二栅极导体上；第一导电层和第二导电层，所述第一导电层位于所述介质层上并贯穿介质层延伸到所述外延层中的接触区，所述第二导电层位于所述衬底的第二表面，其中，所述体区和所述第二栅极导体在所述外延层中延伸的深度相近。
本发明提供的沟槽型MOSFET器件及其制造方法，采用额外在沟槽的上侧壁进行离子注入形成体区的方法，自适应的控制体区的深度，降低第二栅极导体与体区之间的套刻精度overlay，改善了栅漏电荷Qgd波动大的问题。
进一步地，第一栅极导体与第二栅极导体之间的绝缘层为将第一绝缘层回蚀刻以后，在第一绝缘层和第一栅极导体表面沉积形成，从而第一栅极导体与第二栅极导体之间的绝缘层的厚度可以控制，从而提高了器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据现有技术的沟槽型MOSFET器件的结构图；
图2示出了根据本发明实施例的沟槽型MOSFET器件的结构图；
图3a至图3g示出了根据本发明实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图2示出了根据本发明实施例的沟槽型MOSFET器件的结构图。
参考图2，本申请所示的沟槽型MOSFET器件200，包括：第一掺杂类型的衬底210，位于衬底210上方的第一掺杂类型的外延层220，位于外延层220中沟槽中的绝缘层231，被绝缘层231包围的第一栅极导体232，位于沟槽中绝缘层231上方的沟槽侧壁的栅氧化层233和位于沟槽中绝缘层231上方的第二栅极导体，位于外延层220第一表面中的体区222，源区223以及接触区224，以及位于外延层220上方的介质层235和第一导电层242，其中，第一导电层242还包括贯穿介质层235，并延伸到外延层220中，与接触区224连接的导电通道241。在该实施例中，在衬底210的第二表面，还包括第二导电层243。其中，第一导电层242例如为源极导电层，第二导电层243例如为漏极导电层。
本申请所示的沟槽型MOSFET器件200，体区222和接触区224例如为第二掺杂类型，源区223例如为第一掺杂类型，其中，第二掺杂类型与第一掺杂类型相反，具体地，第一掺杂类型例如为N型或P型中的一种，第二掺杂类型例如为N型或P型中的另一种。在本申请中，第一掺杂类型为N型，第二掺杂类型为P型。
在本申请所示的沟槽型MOSFET器件200中，参考图2，体区222与第二栅极导体234的底部在外延层220中的延伸深度大致相同，这是因为在形成沟槽中的第一栅极导体232和绝缘层231后，采用侧壁注入的方法，从沟槽中的绝缘层231上方的侧壁进行离子注入，从而后续对注入离子进行退火工艺后，形成的体区222的底部与第二栅极导体234的底部之间的overlay（套刻精度）很小，进而减小了器件中的栅漏电荷Qgd波动大的问题。
进一步地，采用侧壁注入形成体区的方法，还可以自适应的控制体区在外延层220中延伸的深度，从而进一步的提高器件的良率和可靠性。
图3a至图3g示出了根据本发明实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。
该制造方法开始于在第一掺杂类型的衬底210上形成第一掺杂类型的外延层220。衬底210同时作为最终器件的漏区，材料例如为掺杂成N型的单晶硅衬底，在半导体衬底210上还形成有外延层220。
步骤1：在外延层220的第一表面形成图案化的掩膜201，并经由掩膜201在外延层220中形成沟槽202，如图3a所示。
在该步骤中，采用沉积工艺形成掩膜201，采用光刻形成包括沟槽202的开口的图案化掩模201，采用各项异性蚀刻工艺通过图案化的掩膜201在外延层220中形成沟槽202。在该实施例中，掩膜201例如为光致抗蚀剂掩膜，在形成沟槽202后，还包括去除掩膜201。
步骤2：在沟槽202中依次形成第一绝缘层2311和多晶硅层236，如图3b所示。
第一绝缘层2311例如由氧化物组成。用于形成这层第一绝缘层2311的工艺包括热氧化或化学气相沉积CVD，或两种工艺组合。热氧化包括水热氧化HTO或选择性反应氧化SRO（Selective reactive oxidation），化学气相沉积CVD包括低压化学气相沉积LPCVD或次大气压化学气相沉积SACVD。
第一绝缘层2311在功率半导体器件中作为第一栅极导体与外延层220之间的隔离层。第一绝缘层2311覆盖沟槽202的侧壁和底部，并且在外延层220的表面上方延伸，在沟槽202的内部填充第一绝缘层2311后第一绝缘层2311形成空腔。
进一步地，还包括：在第一绝缘层2311围绕沟槽202形成的空腔中形成多晶硅层236，并在外延层220第一表面上的第一绝缘层2311上延伸。
步骤3：对第一绝缘层2311和多晶硅层236进行回蚀刻，暴露沟槽202的上部，如图3c所示。
在该步骤中，采用干法蚀刻或湿法蚀刻，分别对第一绝缘层2311和多晶硅层236进行回蚀刻，包括去除外延层220第一表面上方的第一绝缘层2311和多晶硅层236以及对沟槽202中位于沟槽202上部的第一绝缘层2311和多晶硅层236进行蚀刻去除。
在该实施例中，通过回蚀刻多晶硅层236，使得剩余的多晶硅层位于沟槽202的下部，作为最终器件中的第一栅极导体232，为了方便，后续将统一称回蚀刻后的多晶硅层236为第一栅极导体232。
在该步骤中，对第一绝缘层2311进行回蚀刻，使得位于沟槽202上部的第一绝缘层2311和外延层220第一表面的第一绝缘层均为去除。蚀刻后沟槽中第一绝缘层2311的表面高度和第一栅极导体232的表面高度差不多。
步骤4：在第一绝缘层2311和第一栅极导体的表面形成第二绝缘层2312，以及在第二绝缘层2312上方的沟槽202侧壁和外延层220的第一表面形成注入氧化层205，如图3d所示。
在该步骤中，采用沉积工艺，在沟槽中沉积形成一定厚度的第二绝缘层212，第二绝缘层2312的材料与第一绝缘层2311的材料相同，且第二绝缘层2312与第一绝缘层2311一起包围第一栅极导体232。
进一步地，在第二绝缘层2312上方的沟槽侧壁和外延层220的第一表面形成注入氧化层205。注入氧化层205的厚度较薄，用于在后续的沟槽侧壁注入步骤中保护沟槽202的侧壁不受损伤。
此外，在本申请中，将第一绝缘层2311回蚀刻到与第一栅极导体232的表面高度差不多，然后沉积第二绝缘层2312，这样可以通过控制沉积的速率等控制第二绝缘层2312的厚度，进而控制第一栅极导体232与后续步骤中形成的第二栅极导体之间的距离。相比于回蚀刻多晶硅层后填充第二绝缘层，然后回蚀刻第一绝缘层和第二绝缘层的方法，该方法简单易操作，且易于控制第二绝缘层2312的厚度，从而提高最终器件的良率和可靠性。
在下文中，为了描述方便，将第一绝缘层2311和第二绝缘层2312统称为绝缘层231。
步骤5：通过沟槽202上部的侧壁对外延层220进行离子注入，形成掺杂区221，如图3e所示。
在该步骤中，在沟槽202上方的侧壁通过离子注入工艺形成掺杂区221。具体地，例如采用倾斜的离子注入工艺，配合旋转的衬底210和外延层220，从而使得通过沟槽202上部侧壁进行离子注入形成的掺杂区221均匀。其中，离子注入采用第二掺杂类型的离子，从而形成第二掺杂类型的掺杂区。
在该实施例中，例如还包括通过外延层220的第一表面进行离子注入形成掺杂区221。
进一步地，在形成掺杂区221后，还包括去除注入氧化层205。
步骤6：在绝缘层231上方的沟槽202侧壁和外延层220的第一表面形成栅氧化层233，以及在绝缘层231上方的沟槽中形成第二栅极导体234和在外延层220中形成体区222，如图3f所示。
在该步骤中，采用热氧化工艺在绝缘层231上方的沟槽202的侧壁和外延层220的第一表面形成栅氧化层233，以及采用沉积工艺在沟槽202中的绝缘层231的上方形成第二栅极导体234。栅氧化层233将第二栅极导体234与外延层220分隔开，绝缘层231将第二栅极导体234与第一栅极导体232分隔开。
进一步地，还包括通过外延层220的第一表面进行第二掺杂类型的离子注入，以及对掺杂区221进行激活退火，使得新注入的离子和掺杂区221中的离子进行扩散，形成第二掺杂类型的体区。
在该实施例中，通过侧壁注入形成的掺杂区221形成体区的方法，能够很好的控制体区222与第二栅极导体234之间的overlay，从而降低栅漏电荷Qgd的波动。
步骤7：在体区222中形成源区223，在外延层220表面上的栅氧化层233上方和第二栅极导体234的表面上形成介质层235，形成贯穿介质层235到达外延层220的通孔以及形成第一导电层242和第二导电层243，如图3g所示。
在该步骤中，在外延层220的第一表面通过离子注入工艺，在体区222中形成第一掺杂类型的源区223，然后采用沉积工艺在在外延层220表面上的栅氧化层233上方和第二栅极导体234的表面上形成介质层235。进一步地，还包括形成贯穿介质层235，延伸到外延层220中的体区222的通孔，然后经由通孔在通孔底部形成第二掺杂类型的接触区224，以及在介质层235的表面沉积金属材料形成第一导电层242和在衬底210的第二表面形成第二导电层243。其中，第一导电层242还包括位于通孔中的导电通道241。
本发明提供的沟槽型MOSFET器件及其制造方法，采用额外在沟槽的上侧壁进行离子注入形成体区的方法，自适应的控制体区的深度，降低第二栅极导体与体区之间的套刻精度overlay，改善了栅漏电荷Qgd波动大的问题。
进一步地，第一栅极导体与第二栅极导体之间的绝缘层为将第一绝缘层回蚀刻以后，在第一绝缘层和第一栅极导体表面沉积形成，从而第一栅极导体与第二栅极导体之间的绝缘层的厚度可以控制，从而提高了器件的良率和可靠性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种沟槽型MOSFET器件的制造方法，其特征在于，包括：
在第一掺杂类型的衬底上形成第一掺杂类型的外延层；
在所述外延层中形成沟槽；
在所述沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层，所述绝缘层和所述第一栅极导体暴露所述沟槽的上部；
经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成第二掺杂类型的掺杂区，所述第二掺杂类型与所述第一掺杂类型相反；
在所述沟槽的上部侧壁和所述外延层的表面形成栅氧化层；
在所述沟槽中所述绝缘层的表面形成第二栅极导体；
在所述外延层中形成第二掺杂类型的体区和第一掺杂类型的源区；以及
在所述外延层表面的栅氧化层上形成介质层，
其中，所述体区由所述掺杂区形成，所述体区和所述第二栅极导体在所述外延层中延伸的深度相近。
2.根据权利要求1所述的制造方法，其特征在于，在所述沟槽中形成第一栅极导体和包围所述栅极导体的绝缘层的步骤包括：
在所述外延层的表面和所述沟槽中形成第一绝缘层，所述第一绝缘层围绕所述沟槽形成空腔；
在所述第一绝缘层的表面和所述空腔中形成多晶硅层；
对所述多晶硅层和所述第一绝缘层进行回蚀刻，暴露所述沟槽的上部，回蚀刻后沟槽中剩余的所述多晶硅层为第一栅极导体；
在所述沟槽中的所述多晶硅层和所述第一绝缘层上形成第二绝缘层，所述绝缘层包括所述第一绝缘层和所述第二绝缘层。
3.根据权利要求1所述的制造方法，其特征在于，经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成第二掺杂类型的掺杂区的步骤包括：
在所述沟槽的上部侧壁和所述外延层的表面形成注入氧化层；
经由所述沟槽的上部侧壁对所述外延层进行离子注入以形成掺杂区；
去除所述注入氧化层。
4.根据权利要求1所述的制造方法，其特征在于，在所述外延层中形成第二掺杂类型的体区的步骤包括：
经由所述外延层的表面进行离子注入；以及
对所述掺杂区进行激活退火，所述掺杂区的离子和注入的离子扩散形成所述体区。
5.根据权利要求1所述的制造方法，其特征在于，在所述外延层表面的栅氧化层上形成介质层的步骤之后，还包括：
形成贯穿所述介质层，并延伸到所述外延层中的通孔；
经由所述通孔在所述通孔底部的体区中形成接触区；
在所述介质层的表面和所述通孔中沉积金属材料形成第一导电层；
在所述衬底的第二表面沉积金属材料形成第二导电层。
6.根据权利要求1所述的制造方法，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
7.一种沟槽型MOSFET器件，采用如权利要求1-6中任一项所述的制造方法，其特征在于，包括：
衬底；
外延层，位于所述衬底第一表面上，所述外延层中具有沟槽；
第一栅极导体、绝缘层和第二栅极导体，位于所述沟槽中，所述绝缘层包围所述第一栅极导体，所述第二栅极导体位于所述绝缘层上方；
栅氧化层，位于所述外延层的表面和所述第二栅极导体与所述沟槽侧壁之间；
体区、源区和接触区，位于所述外延层中；
介质层，位于所述栅氧化层和所述第二栅极导体上；
第一导电层和第二导电层，所述第一导电层位于所述介质层上并贯穿介质层延伸到所述外延层中的接触区，所述第二导电层位于所述衬底的第二表面，
其中，所述体区和所述第二栅极导体在所述外延层中延伸的深度相近。
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