CN113078067A - 一种沟槽分离栅器件的制造方法 - Google Patents
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- 238000000926 separation method Methods 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000002955 isolation Methods 0.000 claims abstract description 154
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 68
- 238000005530 etching Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000000151 deposition Methods 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 13
- 229920005591 polysilicon Polymers 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 38
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 25
- 230000008569 process Effects 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 238000005137 deposition process Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 229
- 238000001039 wet etching Methods 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种沟槽分离栅器件的制造方法，包括如下步骤：(1)刻蚀半导体衬底形成沟槽；(2)于所述沟槽内形成分离栅介质层；分离栅介质层由至少一层介质层构成；(3)于所述沟槽内淀积多晶硅形成分离栅；(4)在所述分离栅上形成隔离介质层；隔离介质层处于分离栅和控制栅之间，隔离介质层由至少一层介质层构成；分离栅介质层和隔离介质层不能同时为一层介质层；(5)在所述隔离介质层上形成倒U形控制栅；本发明采用一种或多种材料形成分离栅介质层和/或隔离介质层，分离栅介质层和隔离介质层只需要一种采用多层结构，即可形成分离栅器件的倒U形控制栅，能够减小控制栅与分离栅的交叠，进一步减小器件的寄生栅源电容。
Description
技术领域
本申请涉及半导体制造技术领域，特别是涉及一种沟槽分离栅器件的制造方法。
背景技术
自分离栅器件结构提出至今，沟槽型分离栅(Shield Gate Trench，SGT)晶体管因为其低比导通电阻和低栅漏耦合电容，得到了广泛的应用。SGT晶体管的栅极结构包括形成于沟槽中的分离栅和控制栅，分离栅和控制栅在沟槽中的位置通常分为上下和左右两种，分离栅既可以作为体内场板对漂移区进行辅助耗尽以优化器件电场分布，实现击穿电压和比导通电阻的优化，又可以起屏蔽作用减小栅电极和漏电极的交叠面积，降低栅电容和栅电荷。SGT晶体管因其自身特性开关速度快，关键参数Cgd(栅极与漏极间电容)，Cgs(栅极与源极间电容)，Cds(漏极与源极间电容)，直接关系到器件的动态损耗，所以获得更小的电容的晶体管就显得尤为重要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽分离栅器件的制造方法。
为实现上述发明目的，本发明技术方案如下：
一种沟槽分离栅器件的制造方法，包括如下步骤：
步骤(1)刻蚀半导体衬底形成沟槽120；
步骤(2)于所述沟槽内形成分离栅介质层；分离栅介质层由至少一层介质层构成；
步骤(3)于所述沟槽内淀积多晶硅形成分离栅125；
步骤(4)在所述分离栅上形成隔离介质层；隔离介质层处于分离栅和控制栅之间，隔离介质层由至少一层介质层构成；分离栅介质层和隔离介质层不能同时为一层介质层；
步骤(5)在所述隔离介质层上形成倒U形控制栅132。
本发明提供第二种沟槽分离栅器件的制造方法，包括如下步骤：
步骤(1)刻蚀半导体衬底形成沟槽120；
步骤(2)于所述沟槽内形成分离栅介质层；分离栅介质层采用氧化层-氮化硅-氧化层的三层结构；
步骤(3)于所述沟槽内淀积多晶硅形成分离栅125；
步骤(4)在所述分离栅上形成隔离介质层；隔离介质层处于分离栅和控制栅之间，隔离介质层由一层介质层构成；
步骤(5)在所述隔离介质层上形成倒U形控制栅132；通过刻蚀分离栅介质层中间的氮化硅层，向沟槽内淀积多晶硅并回刻，形成倒U形控制栅。
本发明提供第三种沟槽分离栅器件的制造方法，包括如下步骤：
步骤(1)刻蚀半导体衬底形成沟槽120；
步骤(2)于所述沟槽内形成分离栅介质层；分离栅介质层由一层介质层构成；
步骤(3)于所述沟槽内淀积多晶硅形成分离栅125；
步骤(4)在所述分离栅上形成隔离介质层；隔离介质层处于分离栅和控制栅之间，隔离介质层呈氧化层-氮化硅-氧化层的三层结构；
步骤(5)在所述隔离介质层上形成倒U形控制栅132；通过刻蚀隔离介质层中间的氮化硅层，向沟槽内淀积多晶硅并回刻，形成倒U形控制栅。
作为优选方式，上述三种制造方法中，步骤(5)替换为：
步骤(5)在所述沟槽内分离栅上表面形成第二隔离介质层127，在所述第二隔离介质层上形成第三隔离介质层128，在所述沟槽内第三隔离介质层上淀积形成多晶硅层131，各向异性刻蚀多晶硅层，只留下沟槽侧壁多晶硅层；向所述沟槽内淀积第五隔离介质130并回刻，所述第四隔离层的上表面低于侧壁多晶硅层上表面；向所述沟槽内淀积多晶硅并回刻，与侧壁多晶硅层连接形成倒U形控制栅。
作为优选方式，上述制造方法中，步骤(1)垂直刻蚀所述半导体衬底，所述沟槽侧壁上下竖直，沟槽底部呈U型。
作为优选方式，上述制造方法中，步骤(1)所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述沟槽形成于所述硅外延层中。
作为优选方式，上述制造方法中，步骤(2)或步骤(4)采用热氧化工艺或淀积工艺形成介质层。
作为优选方式，上述制造方法中，多层介质层的形成材料不同，选自氧化硅、氮化硅或介电常数低于2.8的低K材料。
作为优选方式，上述第二种制造方法中，步骤(5)在所述隔离介质层上形成倒U形控制栅的步骤为：所述分离栅介质层采用多层介质层组成，湿法刻蚀分离栅质层的中间层，向所述沟槽内淀积多晶硅并回刻，形成倒U形控制栅。
作为优选方式，上述第三种制造方法中，步骤(5)在所述隔离介质层上形成倒U型控制栅的步骤为：在所述沟槽内分离栅上表面依次形成第二隔离介质层、第三隔离介质层，在所述第三介质隔离介质层上形成第四隔离介质层，向所述沟槽内淀积第五隔离介质层并回刻；刻蚀第四隔离介质层；向所述沟槽内淀积多晶硅并回刻形成倒U形控制栅。
本发明的有益效果为：本发明所提供的沟槽分离栅器件的制作方法，采用一种或多种材料形成分离栅介质层和/或隔离介质层，分离栅介质层和隔离介质层只需要一种采用多层结构，即可形成分离栅器件的具有特殊形状的的控制栅。该特殊形状呈倒U形，能够减小控制栅与分离栅的交叠，进一步减小器件的寄生栅源电容。
附图说明
图1为本申请提供的沟槽型分离栅器件制造方法流程图；
图2为本申请的具体实施例1提供的沟槽分离栅器件的相应步骤的元胞剖面示意图；
图3为本申请的具体实施例2提供的沟槽分离栅器件的相应步骤的元胞剖面示意图；
图4为本申请的具体实施例3提供的沟槽分离栅器件的相应步骤的元胞剖面示意图；
附图标记说明：100-衬底；110-外延层；120-沟槽；121-第一分离栅介质层；122-第二分离栅介质层；123-第三分离栅介质层；124-第四分离栅介质层；125-分离栅；126-第一隔离介质层；127-第二隔离介质层；128-第三隔离介质层；129-第四隔离介质层；130-第五隔离介质层；131-多晶硅层；131′-侧壁多晶硅层；132-控制栅；140-P型阱区；141-N型重掺杂区；142-P型重掺杂区；150-隔离氧化层；151-源极金属孔。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
上述沟槽分离栅器件的制造方法中，分离栅介质层和隔离介质层均可以由一种或多种介质层组成，每一层介质层都由一种材料组成，介质层的材料可以相同或者不同。介质层的生成可以采用热氧化工艺或者化学气相淀积工艺，介质层的刻蚀可以采用湿法刻蚀或者干法刻蚀，刻蚀某一介质层时，不会影响到其他介质层。
分离栅介质层和隔离介质层采用一层或多层介质层结构可利于形成分离栅器件的倒U形控制栅。
实施例1
本实施例提供一种沟槽分离栅器件制造方法，其中
步骤(2)中分离栅介质层采用氧化层-氮化硅-氧化层结构；
步骤(4)中隔离介质层由一层介质层构成；
该实施例的分离栅介质层采用三层的ONO结构，第一、第三分离栅介质层为氧化硅层，第二分离栅介质层为氮化硅层；隔离介质层采用单层结构，为氧化硅层。
在所述隔离介质层上形成倒U形控制栅具体包括：采用湿法刻蚀工艺刻蚀第二隔离介质层，同时第一、第三隔离介质层不会受到影响；向所述沟槽内淀积多晶硅，所述多晶硅层延伸至所述沟槽外部的衬底上方；对所述多晶硅层进行第一次回刻，使所述多晶硅层的表面与衬底表面齐平；对所述多晶硅层进行第二次回刻，使所述多晶硅层刻蚀至所述沟槽的内部以形成倒U形栅极。
具体的，请参见图2，本实施例1沟槽分离栅器件的制造方法具体包括以下步骤：
S100：刻蚀半导体衬底形成沟槽120。
如图2A所示，半导体衬底包括高掺杂的本体层衬底100和低掺杂的外延层110。衬底100和外延层110的掺杂类型相同，可以是N型杂质。本申请中采用干法刻蚀工艺，在外延层110上从上至下垂直刻蚀，以使刻蚀形成的沟槽120侧壁上下竖直。
优选的，所述衬底100为硅衬底，在所述衬底100表面形成有硅外延层110，所述沟槽120形成于所述硅外延层中。
S110：于所述沟槽内形成分离栅介质层。分离栅介质层采用氧化层-氮化硅-氧化层结构；
如图2B所示，在本实施例中，分离栅介质层采用三层的ONO结构，第一分离栅介质层121和第三分离栅介质层123的材料均为氧化硅；第二分离栅介质层122的材料为氮化硅。
第一分离栅介质层121的形成可采用热氧化工艺，通过炉管氧化法在沟槽内表面形成第一分离栅介质层，位于沟槽120各处的第一分离栅介质层121厚度均相同。
具体的，制备时可将半导体衬底放置在一定气体氛围和一定温度氛围中，使半导体衬底与氧气或水蒸气反应生成二氧化硅。其中，所述气体氛围是指氮气和/或氧气和/或氢气，温度范围为从700度左右升温至1100度左右再降回700度左右。
第二分离栅介质层122和第三分离栅介质层123的形成均可采用化学气相淀积工艺，在第一分离栅介质层121上淀积氮化硅形成第二分离栅介质层122，在第二分离栅介质层122上淀积氧化硅形成第三分离栅介质层123。位于第一分离栅介质层121上各处的第二分离栅介质层122厚度均相同，位于第二分离栅介质层122上各处的第三分离栅介质层123厚度均相同。
S120：于所述沟槽内淀积多晶硅形成分离栅。
如图2C所示，可采用低压化学气相淀积的方法在沟槽内淀积多晶硅形成分离栅125。在沟槽120内填充多晶硅后，可对多晶硅进行回刻或研磨，使得分离栅125的上表面低于后续工艺中形成的P型阱区的下表面。
S130：在所述分离栅上形成隔离介质层。
如图2D所示，向沟槽120内淀积绝缘介质，对绝缘介质进行回刻或研磨，在沟槽内形成第一隔离介质层126。绝缘介质可以是氧化硅或氮化硅或其他低K介质，在本实施例中，选择工程作业中常用的氧化硅作为绝缘介质，利用化学气相淀积法在分离栅125上表面生长二氧化硅以形成第一隔离介质层126。第一隔离介质层126用于隔离分离栅125和后续工艺中形成的控制栅132。
进一步的，在对绝缘介质氧化硅进行回刻时，还包括去除了第二分离栅介质层122上方的第三分离栅介质层123。具体的，可采用先干法后湿法的刻蚀技术，先将氧化硅刻蚀至与衬底上表面齐平，再将氧化硅刻蚀至沟槽内部形成第一隔离介质层126。
S140：在所述隔离介质层上形成倒U形控制栅。
如图2E所示，采用湿法刻蚀工艺刻蚀第二分离栅介质层122，本实施例中第二分离栅介质层122材料为氮化硅，将其刻蚀至沟槽120内部预定高度。所述预定高度位置低于第一隔离介质层126上表面、高于分离栅125上表面。具体的，湿法刻蚀所用的溶剂为磷酸溶剂。
如图2F所示，在沟槽内形成倒U形多晶硅控制栅132具体包括：向沟槽120内沉积多晶硅，多晶硅层延伸至沟槽外部的衬底上方；对多晶硅进行回刻或研磨，在沟槽120内部以形成倒U形控制栅132。具体的，可采用低压化学气相淀积的方法在沟槽120内淀积多晶硅，同时对多晶硅进行掺杂；可采用湿法刻蚀工艺对多晶硅进行刻蚀形成倒U形控制栅132。
如图2G所示，在沟槽内第一隔离介质层126上形成控制栅132的步骤之后还包括：所述P型杂质注入推结于沟槽120两侧形成P型阱区140。通过注入高掺杂N型杂质在所述沟槽120两侧的P型阱区140内形成N型重掺杂区141。然后利用热氧化法在控制栅上形成隔离氧化层150。刻蚀所述隔离氧化层150形成贯穿所述P型阱区的源极金属孔151，N型重掺杂区141位于源极金属孔151和沟槽120之间。通过源极金属孔151对P型阱区注入重掺杂P型杂质形成P型重掺杂区142。之后对源极金属孔151进行填充，最后在所述隔离氧化层150上形成源极，在衬底100下表面形成漏极，从而形成沟槽分离栅器件的基本结构。
实施例2
该实施例与实施例1的区别主要在于：分离栅介质层采用单层结构，隔离介质层采用多层结构。该实施例的隔离介质层采用了四层结构，分别是第二隔离介质层127、第三隔离介质层128、第四隔离介质层129和第五隔离介质层130，介质材料有两种，第二隔离介质层127采用淀积氧化硅并回刻形成，第三隔离介质层128为栅氧化层，第四隔离介质层129为氮化硅层，第五隔离介质层130为氧化硅层。可选的，第二、四、五隔离介质层的绝缘介质可为氧化硅或氮化硅或其他低K介质。
具体的，请参见图3，
本实施例中的S100和实施例1完全相同，如图3A。
S110：于所述沟槽内形成分离栅介质层具体包括：
如图3B所示，在本实施例中，采用单层结构的第四分离栅介质层124材料为氧化硅。采用热氧化工艺，通过炉管氧化法在沟槽内表面形成分离栅介质层，位于沟槽120各处的第四分离栅介质层124厚度均相同。
具体的，制备时可将半导体衬底放置在一定气体氛围和一定温度氛围中，使半导体衬底与氧气或水蒸气反应生成二氧化硅。其中，所述气体氛围是指氮气和/或氧气和/或氢气，温度范围为从700度左右升温至1100度左右再降回700度左右。
本实施例中的S120和实施例1完全相同。
S130：在所述分离栅上形成隔离介质层具体包括：
在本实施例中，隔离介质层由四层介质层组成，分别为第二隔离介质层127、第三隔离介质层128，第四隔离介质层129和第五隔离介质层130，介质材料只有2种，第二隔离介质层127、第三隔离介质层128和第五隔离介质层130均是氧化硅层，第四隔离介质层129为氮化硅层。可选的，第二、四、五隔离介质层的材料均可以选择其他材料，例如低K介质。隔离介质层采用多层结构，有利于后续工艺中倒U形控制栅的形成。
具体的，如图3C、D所示，向所述沟槽120内淀积氧化硅并回刻，在沟槽内形成第二隔离介质层127，采用热氧化生长工艺于所述沟槽内生长第三隔离介质层128；
采用低压化学气相淀积工艺于所述第三隔离介质层128上淀积氮化硅形成第四隔离介质层129；
向所述沟槽120内淀积氧化硅并回刻，形成第五隔离介质层130。
S140：在所述隔离介质层上形成倒U形控制栅具体包括：
如图3E、F所示，采用湿法刻蚀工艺刻蚀氮化硅第四隔离介质层129至预定高度，所述预定高度低于第五隔离介质层130上表面、高于第三隔离介质层128上表面，本实施例中，将其刻蚀至底部栅氧化层上表面。具体的，湿法刻蚀所用的溶剂为磷酸溶剂。
向沟槽120内沉积多晶硅，多晶硅延伸至沟槽外部的衬底上方，对多晶硅进行回刻或研磨，在沟槽内部以形成倒U形控制栅132。具体的，可采用低压化学气相淀积的方法在沟槽120内淀积多晶硅，同时对多晶硅进行掺杂；可采用湿法刻蚀工艺对多晶硅进行刻蚀形成倒U形控制栅132。
实施例3
本实施例同样采用了单层结构的分离栅介质层和多层结构的隔离介质层，与实施例2的主要区别是本实施例的倒U形控制栅不是一步形成，先形成位于沟槽侧壁的控制栅竖直部分，再形成控制栅横向部分，构成完整的倒U形控制栅。
该实施例的隔离介质层采用了三层结构，分别是第二隔离介质层127、第三隔离介质层128和第五隔离介质层130，介质材料有两种，第二隔离介质层127采用淀积氧化硅并回刻形成，第三隔离介质层128为栅氧化层，第五隔离介质层130的绝缘介质可为氧化硅或氮化硅或其他低K介质。
倒U形控制栅132分步形成，步骤包括：在沟槽120内热氧化生长第三隔离介质层128，在第三隔离介质层128上表面淀积多晶硅形成多晶硅层131，各向异性刻蚀多晶硅层至只剩余沟槽侧壁多晶硅层131′，往沟槽淀积绝缘介质并回刻，形成第五隔离介质层130，再往沟槽120内淀积多晶硅与沟槽侧壁剩余的侧壁多晶硅层131′连接构成完整的倒U形控制栅132。
具体的，请参见图4，
本实施例中的S100和实施例2完全相同。
本实施例中的S110和实施例2完全相同。
本实施例中的S120和实施例2完全相同。
S130：在所述分离栅上形成隔离介质层具体包括：
如图4C所示，向所述沟槽120内淀积氧化硅，所述氧化硅延伸至沟槽外部的衬底上方，对氧化硅进行湿法刻蚀，在沟槽内形成第二隔离介质层127；
如图4D所示，采用热氧化生长工艺于沟槽120内生长第三隔离介质层128，采用低压化学气相淀积工艺于第三隔离介质层128上淀积多晶硅形成多晶硅层131；
请参见图4E，采用各向异性刻蚀工艺刻蚀多晶硅层131，只保留沟槽120侧壁的多晶硅侧壁多晶硅层131′；
请参见图4F，往沟槽120内淀积氮化硅，所述氮化硅延伸至沟槽外部的衬底上方，采用湿法刻蚀对氮化硅进行回刻，在沟槽内形成第五隔离介质层130，第五隔离介质层130上表面低于侧壁多晶硅层131′上表面；
S140：在所述隔离介质层上形成倒U形控制栅。
如图4G所示，可采用低压化学气相淀积的方法往沟槽120内淀积多晶硅，所述多晶硅与沟槽侧壁剩余的多晶硅连接，延伸至沟槽外部的衬底上方；采用湿法刻蚀工艺回刻多晶硅至沟槽120内部，构成完整的倒U形控制栅极132。
本发明所提供的沟槽分离栅器件的制作方法，采用一种或多种材料形成分离栅介质层和/或隔离介质层，形成分离栅器件的具有特殊形状的的控制栅。该特殊形状呈“冖”形，能够减小控制栅与分离栅的交叠，进一步减小器件的寄生栅源电容。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种沟槽分离栅器件的制造方法，其特征在于，包括如下步骤：
步骤(1)刻蚀半导体衬底形成沟槽(120)；
步骤(2)于所述沟槽内形成分离栅介质层；分离栅介质层由至少一层介质层构成；
步骤(3)于所述沟槽内淀积多晶硅形成分离栅(125)；
步骤(4)在所述分离栅上形成隔离介质层；隔离介质层处于分离栅和控制栅之间，隔离介质层由至少一层介质层构成；分离栅介质层和隔离介质层不能同时为一层介质层；
步骤(5)在所述隔离介质层上形成倒U形控制栅(132)。
2.一种沟槽分离栅器件的制造方法，其特征在于包括如下步骤：
步骤(1)刻蚀半导体衬底形成沟槽(120)；
步骤(2)于所述沟槽内形成分离栅介质层；分离栅介质层采用氧化层-氮化硅-氧化层的三层结构；
步骤(3)于所述沟槽内淀积多晶硅形成分离栅(125)；
步骤(4)在所述分离栅上形成隔离介质层；隔离介质层处于分离栅和控制栅之间，隔离介质层由一层介质层构成；
步骤(5)在所述隔离介质层上形成倒U形控制栅(132)；通过刻蚀分离栅介质层中间的氮化硅层，向沟槽内淀积多晶硅并回刻，形成倒U形控制栅。
3.一种沟槽分离栅器件的制造方法，其特征在于包括如下步骤：
步骤(1)刻蚀半导体衬底形成沟槽(120)；
步骤(2)于所述沟槽内形成分离栅介质层；分离栅介质层由一层介质层构成；
步骤(3)于所述沟槽内淀积多晶硅形成分离栅(125)；
步骤(4)在所述分离栅上形成隔离介质层；隔离介质层处于分离栅和控制栅之间，隔离介质层呈氧化层-氮化硅-氧化层的三层结构；
步骤(5)在所述隔离介质层上形成倒U形控制栅(132)；通过刻蚀隔离介质层中间的氮化硅层，向沟槽内淀积多晶硅并回刻，形成倒U形控制栅。
4.根据权利要求1或3所述的一种沟槽分离栅器件的制造方法，其特征在于，步骤(5)替换为：
步骤(5)在所述沟槽内分离栅上表面形成第二隔离介质层(127)，在所述第二隔离介质层上形成第三隔离介质层(128)，在所述沟槽内第三隔离介质层上淀积形成多晶硅层(131)，各向异性刻蚀多晶硅层，只留下沟槽侧壁多晶硅层；向所述沟槽内淀积第五隔离介质(130)并回刻，所述第四隔离层的上表面低于侧壁多晶硅层上表面；向所述沟槽内淀积多晶硅并回刻，与侧壁多晶硅层连接形成倒U形控制栅。
5.根据权利要求1至4任意一项所述的沟槽分离栅器件的制造方法，其特征在于：步骤(1)垂直刻蚀所述半导体衬底，所述沟槽侧壁上下竖直，沟槽底部呈U型。
6.根据权利要求1至4任意一项所述的沟槽分离栅器件的制造方法，其特征在于：步骤(1)所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述沟槽形成于所述硅外延层中。
7.根据权利要求1至4任意一项所述的沟槽分离栅器件的制造方法，其特征在于：步骤(2)或步骤(4)采用热氧化工艺或淀积工艺形成介质层。
8.根据权利要求1至4任意一项所述的沟槽分离栅器件的制造方法，其特征在于：多层介质层的形成材料不同，选自氧化硅、氮化硅或介电常数低于2.8的低K材料。
9.根据权利要求2所述的沟槽分离栅器件的制造方法，其特征在于：步骤(5)在所述隔离介质层上形成倒U形控制栅的步骤为：所述分离栅介质层采用多层介质层组成，湿法刻蚀分离栅质层的中间层，向所述沟槽内淀积多晶硅并回刻，形成倒U形控制栅。
10.根据权利要求3所述的沟槽分离栅器件的制造方法，其特征在于：步骤(5)在所述隔离介质层上形成倒U型控制栅的步骤为：在所述沟槽内分离栅上表面依次形成第二隔离介质层、第三隔离介质层，在所述第三介质隔离介质层上形成第四隔离介质层，向所述沟槽内淀积第五隔离介质层并回刻；刻蚀第四隔离介质层；向所述沟槽内淀积多晶硅并回刻形成倒U形控制栅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110343647.4A CN113078067B (zh) | 2021-03-30 | 2021-03-30 | 一种沟槽分离栅器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110343647.4A CN113078067B (zh) | 2021-03-30 | 2021-03-30 | 一种沟槽分离栅器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113078067A true CN113078067A (zh) | 2021-07-06 |
| CN113078067B CN113078067B (zh) | 2023-04-28 |
Family
ID=76611757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110343647.4A Active CN113078067B (zh) | 2021-03-30 | 2021-03-30 | 一种沟槽分离栅器件的制造方法 |
Country Status (1)
| Country | Link |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |