CN113838924A - 具有栅间介质区的分离栅mos器件及制造方法 - Google Patents
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- CN113838924A CN113838924A CN202111115135.9A CN202111115135A CN113838924A CN 113838924 A CN113838924 A CN 113838924A CN 202111115135 A CN202111115135 A CN 202111115135A CN 113838924 A CN113838924 A CN 113838924A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000926 separation method Methods 0.000 claims abstract description 83
- 238000002955 isolation Methods 0.000 claims abstract description 69
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 27
- 239000010703 silicon Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 19
- 239000002131 composite material Substances 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 239000012535 impurity Substances 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 239000007789 gas Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种具有栅间介质区的分离栅MOS器件及其制造方法，包括：第一导电类型衬底、第一导电类型第一外延层、第一导电类型第二外延层、第一导电类型第三外延层、第二导电类型阱区、第二导电类型重掺杂区、第一导电类型重掺杂区、第一分离栅槽、第二分离栅槽、分离栅隔离介质层、控制栅隔离介质层、栅间介质区、分离栅、源极金属孔。本发明具有第一分离栅和第二分离栅之间的栅间介质区和含SiN层的沟槽内介质层，栅间介质区可为具有第一导电类型重掺杂的硅层、具有PN条交替的结构、High‑K材料；沟槽侧壁为引入SiN的复合介质层，在相同工艺水准下，SiN层的存在有利于保持沟槽形貌，减小后续工艺对沟槽的影响，提高可靠性。
Description
技术领域
本申请属于功率半导体领域，涉及一种分离栅VDMOS器件结构及其制造方法，该结构的两个多晶硅栅分别处于两个槽中，且两栅之间存在栅间介质区，在分离栅槽中引入含SiN层的沟槽内介质层。
背景技术
沟槽型分离栅(Shield Gate Trench，SGT)晶体管自提出以来由于其低比导通电阻和低栅漏耦合电容得到广泛的应用。器件的导通电阻主要由漂移区电阻和沟道电阻构成，提高漂移区的掺杂浓度和减小沟道长度是最常见的优化方法，或者将器件的元胞尺寸进一步缩小。SGT晶体管的栅电容有Cgd(栅极与漏极间电容)，Cgs(栅极与源极间电容)，Cds(漏极与源极间电容)，与晶体管的动态特性、动态损耗直接相关。伴随器件设计朝着小型化、高密度发展，一方面，器件结构的设计需要具有低比导、低电容的特点，另一方面，对器件的制造工艺也提出了新的要求。
发明内容
鉴于以上所述现有技术，本发明的目的在于提供一种具有小尺寸、低导通电阻、低电容的沟槽分离栅VDMOS器件结构。
本发明的另一目的在于提供一种沟槽分离栅VDMOS器件结构的制造方法。
为实现上述发明目的，本发明技术方案如下：
一种具有栅间介质区的分离栅MOS器件，包括：
第一导电类型衬底100，位于第一导电类型衬底100上方的第一导电类型第一外延层110，位于第一导电类型第一外延层110上方的第一导电类型第二外延层111，位于第一导电类型第二外延层111上方的第一导电类型第三外延层112；
从第一导电类型第一外延层110上表面向下开设有第一分离栅槽120，从第一导电类型第三外延层112上表面向下开设有第二分离栅槽140，两个分离栅槽之间存在栅间介质区130；第一分离栅槽120内设有多重沟槽介质层，包括第一沟槽介质层121、第一沟槽介质层121内部的第二沟槽介质层122、第二沟槽介质层122内部的第三沟槽介质层123，在第三沟槽介质层123内设有分离栅124，分离栅隔离介质层125位于分离栅124上方，分离栅隔离介质层125和多重沟槽介质层将分离栅包围住，第二分离栅槽140内具有控制栅隔离介质层126，在控制栅隔离介质层126内设有控制栅127，在控制栅127上方存在隔离氧化层160；
两个元胞的第二分离栅槽140之间设有第二导电类型阱区150，第二导电类型阱区150上方为第一导电类型重掺杂区151，第一导电类型重掺杂区151侧面为源极金属孔161，源极金属孔161下方为第二导电类型重掺杂区152，源极金属孔161穿过第一导电类型重掺杂区151至第二导电类型重掺杂区152。
作为优选方式，先于所述第一导电类型第一外延层110中形成第一分离栅槽120、第一沟槽介质层121、第二沟槽介质层122、第三沟槽介质层123、分离栅124、分离栅隔离介质层125，再于所述第一导电类型第二外延层111中形成栅间介质区130，最后于所述第一导电类型第三外延层112中形成第二分离栅槽140、控制栅隔离介质层126、控制栅127。
作为优选方式，所述第一沟槽介质层121和第三沟槽介质层123的材料为氧化硅，第二沟槽介质层122的材料为氮化硅。
作为优选方式，所述栅间介质区130为含第一导电类型且掺杂浓度量级大于1×1018cm-3的重掺杂的硅层、或含有PN条交替的超结结构硅层、或High-K材料。
作为优选方式，所述栅间介质区130为含有PN条交替的超结结构硅层，PN条交替的方向与第二分离栅槽140侧壁平行或者垂直，当交替方向与第二分离栅槽140平行时，PN条交替结构沿从第二分离栅槽底部至第一分离栅槽顶部的方向上下交替排列，或沿垂直于纸面的方向前后交替排列。
作为优选方式，所述栅间介质层130为硅材料时，所述分离栅隔离介质层125和控制栅隔离介质层126用于隔离分离栅和控制栅，避免与栅间介质层130直接接触；所述栅间介质层为High-K材料时，High-K材料发挥分离栅隔离介质层125和控制栅隔离介质层126的隔离作用。
作为优选方式，第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。
作为优选方式，第一导电类型第一外延层110、第一导电类型第二外延层111、第一导电类型第三外延层112均为硅层。
作为优选方式，所述分离栅隔离介质层125和控制栅隔离介质层126为氧化硅，采用热氧化工艺形成。
作为优选方式，第一分离栅槽120和第二分离栅槽140宽度相同，且两者的沟槽侧壁处于同一垂直线上。
作为优选方式，第二导电类型阱区150的底部低于栅间介质区130的顶部，栅间介质区130为含有PN条交替的超结结构硅层，栅间介质区130与第二导电类型阱区150接触处的PN条是第一导电类型。
为实现上述发明目的，本发明还提供一种所述的具有栅间介质区的分离栅MOS器件的制造方法，包括如下步骤：
步骤(1)提供第一导电类型衬底100及第一导电类型第一外延层110，刻蚀第一外延层形成第一分离栅槽120；
步骤(2)于所述第一分离栅槽120内形成沟槽介质层，沟槽介质层由第一沟槽介质层121、第二沟槽介质层122、第三沟槽介质层123构成；
步骤(3)于所述第一分离栅槽120内形成分离栅124，于分离栅124上方形成分离栅隔离介质层125；
步骤(4)刻蚀第一沟槽介质层121、第二沟槽介质层122、第三沟槽介质层123和分离栅隔离介质层125至与第一导电类型第一外延层110上表面齐平；
步骤(5)于所述第一导电类型第一外延层110上形成第一导电类型第二外延层111，并形成栅间介质区130，当所述栅间介质区130为含第一导电类型重掺杂的硅层或含PN条交替的超结结构硅层时，借助掩模版进行掺杂；当所述栅间介质区130为High-K材料或其他材料时，借助掩模版采用先刻蚀后淀积的方式形成；
步骤(6)于所述第一导电类型第二外延层111上形成第一导电类型第三外延层112，刻蚀第三外延层形成第二分离栅槽140；
步骤(7)于所述第二分离栅槽140内形成控制栅隔离介质层126；
步骤(8)于所述第二分离栅槽内形成控制栅127。
本发明的有益效果为：本发明所提供的具有栅间介质区的分离栅MOS器件及其制作方法，采用第一分离栅和第二分离栅之间的栅间介质区和含SiN层的沟槽内介质层，栅间介质区可为不同结构，如第一导电类型重掺杂的硅层、具有PN条交替的结构、High-K材料等，可实现提高电流能力、降低比导通电阻以及降低栅漏电容Cgd等效果；沟槽侧壁为引入SiN的复合介质层，在相同工艺水准下，SiN层的引入有利于保持沟槽形貌，减小高温热氧化等后续工艺对沟槽的影响，提高可靠性。
附图说明
图1为传统的沟槽型分离栅器件结构示意图；
图2为本申请的实施例1提供的沟槽分离栅器件结构示意图；
图2A～图2K为该实施例的相应制造方法步骤的元胞剖面示意图；
图3A-图3B为本申请的实施例2的PN条交替的第一种方式制造方法步骤的元胞剖面示意图以及俯视图；
图4A-图4B为本申请的实施例2的PN条交替的第二种方式的制造方法步骤的元胞剖面示意图以及俯视图；
图5A-图5B为本申请的实施例2的PN条交替的第三种方式的制造方法步骤的元胞剖面示意图以及俯视图；
附图标记说明：100-第一导电类型衬底；110-第一导电类型第一外延层；111-第一导电类型第二外延层；112-第一导电类型第三外延层；120-第一分离栅槽；140-第二分离栅槽；121-第一沟槽介质层；122-第二沟槽介质层；123-第三沟槽介质层；124-分离栅；125-分离栅隔离介质层；126-控制栅隔离介质层；127-控制栅；130-栅间介质区；150-第二导电类型阱区；151-第一导电类型重掺杂区；152-第二导电类型重掺杂区；160-隔离氧化层；161-源极金属孔。
10为第一导电类型衬底，11为第一导电类型半导体漂移区，12为第一氧化层介质，13为第二氧化层介质，14为第三氧化层介质，15为第四氧化层介质，21为多晶硅分离栅电极，22为多晶硅栅极，31为第二导电类型半导体阱区，32为第一导电类型半导体重掺杂区，33为第二导电类型半导体重掺杂区，41为金属源电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1所示，为传统的分离栅VDMOS器件结构剖面图，器件包括：第一导电类型半导体衬底10、第一导电类型半导体漂移区11、第一导电类型半导体重掺杂区32、第二导电类型半导体阱区31、第二导电类型半导体重掺杂区33、多晶硅栅极22、多晶硅分离栅电极21、金属源电极41、第一氧化层介质12、第二氧化层介质13、第三氧化层介质14、第四氧化层介质15。其中，第一导电类型半导体衬底10、第一导电类型半导体重掺杂区32、第二导电类型半导体重掺杂区33采用重掺杂，通过刻蚀源极接触孔引入金属源电极41，多晶硅分离栅电极21通过其他位置引出和源电极短接，第三氧化层介质14和第四氧化层介质15将多晶硅栅极22包围住。
实施例1
如图2所示，一种沟槽分离栅VDMOS器件，包括：
第一导电类型衬底100，位于第一导电类型衬底100上方的第一导电类型第一外延层110，位于第一导电类型第一外延层110上方的第一导电类型第二外延层111，位于第一导电类型第二外延层111上方的第一导电类型第三外延层112；
从第一导电类型第一外延层110上表面向下开设有第一分离栅槽120，从第一导电类型第三外延层112上表面向下开设有第二分离栅槽140，两个分离栅槽之间存在栅间介质区130；第一分离栅槽120内设有多重沟槽介质层，包括第一沟槽介质层121、第一沟槽介质层121内部的第二沟槽介质层122、第二沟槽介质层122内部的第三沟槽介质层123，在第三沟槽介质层123内设有分离栅124，分离栅隔离介质层125位于分离栅124上方，分离栅隔离介质层125和多重沟槽介质层将分离栅包围住，第二分离栅槽140内具有控制栅隔离介质层126，在控制栅隔离介质层126内设有控制栅127，在控制栅127上方存在隔离氧化层160；
两个元胞的第二分离栅槽140之间设有第二导电类型阱区150，第二导电类型阱区150上方为第一导电类型重掺杂区151，第一导电类型重掺杂区151侧面为源极金属孔161，源极金属孔161下方为第二导电类型重掺杂区152，源极金属孔161穿过第一导电类型重掺杂区151至第二导电类型重掺杂区152。
先于所述第一导电类型第一外延层110中形成第一分离栅槽120、第一沟槽介质层121、第二沟槽介质层122、第三沟槽介质层123、分离栅124、分离栅隔离介质层125，再于所述第一导电类型第二外延层111中形成栅间介质区130，最后于所述第一导电类型第三外延层112中形成第二分离栅槽140、控制栅隔离介质层126、控制栅127。
所述第一沟槽介质层121和第三沟槽介质层123的材料为氧化硅，第二沟槽介质层122的材料为氮化硅。
所述栅间介质区130为含第一导电类型且掺杂浓度量级大于1×1018cm-3的重掺杂的硅层、或含有PN条交替的超结结构硅层、或High-K材料。
所述栅间介质区130为含有PN条交替的超结结构硅层，PN条交替的方向与第二分离栅槽140侧壁平行或者垂直，当交替方向与第二分离栅槽140平行时，PN条交替结构沿从第二分离栅槽底部至第一分离栅槽顶部的方向上下交替排列，或沿垂直于纸面的方向前后交替排列。
所述栅间介质层130为硅材料时，所述分离栅隔离介质层125和控制栅隔离介质层126用于隔离分离栅和控制栅，避免与栅间介质层130直接接触；所述栅间介质层为High-K材料时，High-K材料发挥分离栅隔离介质层125和控制栅隔离介质层126的隔离作用。
第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。
第一导电类型第一外延层110、第一导电类型第二外延层111、第一导电类型第三外延层112均为硅层。
所述分离栅隔离介质层125和控制栅隔离介质层126为氧化硅，采用热氧化工艺形成。
第一分离栅槽120和第二分离栅槽140宽度相同，且两者的沟槽侧壁处于同一垂直线上。
如图2A～图2K所示，为实施例1的一种沟槽分离栅VDMOS器件的相应制造方法的元胞剖面示意图，具体包括以下步骤：
步骤一：步骤(1)提供第一导电类型衬底100及第一导电类型第一外延层110，刻蚀第一外延层形成第一分离栅槽120；
如图2A所示，半导体衬底包括高掺杂的本体层衬底100和低掺杂的第一导电类型第一外延层110。衬底100和第一导电类型第一外延层110的掺杂类型相同，可以是N型杂质。本申请中采用干法刻蚀工艺，在第一导电类型第一外延层110上从上至下垂直刻蚀，以使刻蚀形成的第一分离栅槽120侧壁上下竖直。
优选的，所述衬底100为硅衬底，在所述衬底100表面形成有硅第一导电类型第一外延层110，所述第一分离栅槽120形成于所述第一外延层中。
步骤二：于所述第一分离栅槽120内形成沟槽介质层，沟槽介质层由第一沟槽介质层121、第二沟槽介质层122、第三沟槽介质层123构成；
如图2B所示，在本实施例中，沟槽介质层采用三层的ONO结构，第一沟槽介质层121和第三沟槽介质层123的材料均为氧化硅；第二沟槽介质层122的材料为氮化硅。
第一沟槽介质层121的形成可采用热氧化工艺，通过炉管氧化法在沟槽内表面形成第一沟槽介质层，位于第一分离栅槽120各处的第一沟槽介质层121厚度均相同。
具体的，制备时可将半导体衬底放置在一定气体氛围和一定温度氛围中，使半导体衬底与氧气或水蒸气反应生成二氧化硅。其中，所述气体氛围是指氮气和/或氧气和/或氢气，温度范围为从700度左右升温至1100度左右再降回700度左右。
第二沟槽介质层122和第三沟槽介质层123的形成均可采用化学气相淀积工艺，在第一沟槽介质层121上淀积氮化硅形成第二沟槽介质层122，在第二沟槽介质层122上淀积氧化硅形成第三沟槽介质层123。位于第一沟槽介质层121上各处的第二沟槽介质层122厚度均相同，位于第二沟槽介质层122上各处的第三沟槽介质层123厚度均相同。
步骤三：于所述第一分离栅槽120内形成分离栅124，于分离栅124上方形成分离栅隔离介质层125。
如图2C所示，可采用低压化学气相淀积的方法在沟槽内淀积多晶硅形成分离栅124。在第一分离栅槽120内填充多晶硅后，可对多晶硅进行回刻或研磨，使得分离栅124的上表面低于第一导电类型第一外延层110上表面；
采用热氧化工艺氧化分离栅124，在分离栅上表面形成分离栅隔离介质层125，所述分离栅隔离介质层上表面高于位于第一分离栅槽120上方的第二沟槽介质层122的上表面。
步骤四：刻蚀第一沟槽介质层121、第二沟槽介质层122、第三沟槽介质层123和分离栅隔离介质层125至与第一导电类型第一外延层110上表面齐平；
如图2D所示，先采用化学机械平坦化的方式研磨第三沟槽介质层123和分离栅隔离介质层125至第二沟槽介质层122的上表面，再采用湿法刻蚀的方式将第三沟槽介质层123和分离栅隔离介质层125刻蚀至与第一导电类型第一外延层110上表面齐平；采用湿法刻蚀依次刻蚀第二沟槽介质层122、第一沟槽介质层121至与第一导电类型第一外延层110上表面齐平，此时第一导电类型第一外延层110上表面暴露在外。
步骤五：于所述第一导电类型第一外延层110上形成第一导电类型第二外延层111，并形成栅间介质区130。
在步骤四中，刻蚀完成后第一导电类型第一外延层110上表面暴露在外，提供生长外延层需要的硅籽晶，将其放置在合适的温度、气体氛围中，可生长具有一定厚度的外延层，形成第一导电类型第二外延层111，见图2E；
如图2F所示，本实施例的栅间介质区130为含第一导电类型重掺杂的硅层，位于第一分离栅槽120正上方，具体的，于第一导电类型第二外延层111上覆盖光刻胶，借助掩模版曝光显影后于第一导电类型第二外延层111中掺杂第一导电类型杂质，掺杂完成后去除光刻胶；作为优选，第一导电类型杂质为N型杂质，可选用磷进行掺杂。当所述栅间介质区130为High-K材料或其他材料时，借助掩模版采用先刻蚀后淀积的方式形成；
步骤六：于所述第一导电类型第二外延层111上形成第一导电类型第三外延层112，刻蚀第三外延层形成第二分离栅槽140；
如图2G所示，将硅片放置在合适的带氧气氛中，可继续生长具有一定厚度的外延层，形成第一导电类型第三外延层112；如图2H所示，采用干法刻蚀工艺，在第一导电类型第三外延层112上从上至下垂直刻蚀，以使刻蚀形成的第二分离栅槽140侧壁上下竖直。
步骤七：于所述第二分离栅槽140内形成控制栅隔离介质层126。
如图2I所示，控制栅隔离介质层126可采用热氧化工艺或者化学气相淀积工艺形成，位于第二分离栅槽140各处的控制栅隔离介质层126厚度均相同。作为优选，通常控制栅隔离介质层的材料为氧化硅，具体的，通过炉管氧化法在一定气体氛围和一定温度氛围中于沟槽内表面形成。
步骤八：于所述第二分离栅槽内形成控制栅127。
如图2J所示，向第二分离栅槽140内沉积多晶硅，多晶硅层延伸至沟槽外部的衬底上方；对多晶硅进行回刻或研磨，在第二分离栅槽140内部以形成控制栅127。具体的，可采用低压化学气相淀积的方法在第二分离栅槽140内淀积多晶硅，同时对多晶硅进行掺杂；可采用湿法刻蚀工艺对多晶硅进行刻蚀形成控制栅127。
如图2K所示，形成控制栅127之后的步骤还包括：所述P型杂质注入推结于第二分离栅槽140两侧形成第二导电类型阱区150。本实施例中，第二导电类型阱区150下表面低于第二分离栅槽140底部，栅间介质区130为具有与外延层相同导电类型杂质的重掺杂硅层，可正常形成导电电流路径。第二导电类型阱区150的底部低于栅间介质区130的顶部，栅间介质区130为含有PN条交替的超结结构硅层，栅间介质区130与第二导电类型阱区150接触处的PN条是第一导电类型。
通过注入高掺杂N型杂质在所述第二分离栅槽140两侧的第二导电类型阱区150内形成第一导电类型重掺杂区151。然后利用热氧化法在控制栅上形成隔离氧化层160。刻蚀所述隔离氧化层160形成贯穿所述P型阱区的源极金属孔161，第一导电类型重掺杂区151位于源极金属孔161和第二分离栅槽140之间。通过第一导电类型重掺杂区151对P型阱区注入重掺杂P型杂质形成第二导电类型重掺杂区152。之后对源极金属孔161进行填充，最后在所述隔离氧化层160上形成源极，在衬底100下表面形成漏极，从而形成沟槽屏蔽栅器件的基本结构。
实施例2
该实施例与实施例1的区别主要在于：第二导电类型阱区150的底部低于栅间介质区130的顶部，栅间介质区130为含有PN条交替的超结结构硅层，栅间介质区130与第二导电类型阱区150接触处的PN条是第一导电类型。
PN条交替的方式具有3种。本实施例中只有步骤五中形成栅间介质区130与实施例1不同。
具体的，PN条交替的第一种方式如图3A、图3B所示，PN条交替的方向为左右交替且与分离栅槽侧壁垂直；此时最外侧的PN条的杂质类型与第一导电类型相同，可提供一定的电流路径。
具体的，PN条交替的第二种方式如图4A、图4B所示，PN条交替的方向为垂直于纸面的方向前后交替且与分离栅槽侧壁平行，电流可从交替的第一导电类型条中流过。
以上两种交替结构的形成具体包括：于第一导电类型第一外延层110上形成第一导电类型第二外延层111之后，先对第一导电类型第二外延层111普注第一导电类型杂质，再于第一导电类型第二外延层111上覆盖光刻胶，借助掩模版于第一导电类型第二外延层111中掺杂第二导电类型杂质，掺杂完成后去除光刻胶，形成PN条交替的栅间介质区130。
具体的，PN条交替的第三种方式如图5A、图5B所示，PN条交替的方向为沿从第二分离栅槽底部至第一分离栅槽顶部的方向上下交替且与分离栅槽侧壁平行。该交替结构的形成可采用离子注入进行掺杂，多次离子注入可采用不同的剂量以达到相应的注入深度，从而形成交替结构。
本发明所提供的分离栅MOS器件及其制作方法，采用两分离槽之间的栅间介质区和含SiN层的沟槽内介质层，栅间介质区可为不同结构，如第一导电类型重掺杂的硅层、具有PN条交替的结构、High-K材料等，可实现提高电流能力、降低比导通电阻以及降低栅漏电容Cgd等效果；沟槽侧壁为引入SiN的复合介质层，在相同工艺水准下，SiN层的引入有利于保持沟槽形貌，减小高温热氧化等后续工艺对沟槽的影响，提高可靠性。
Claims (12)
1.一种具有栅间介质区的分离栅MOS器件，其特征在于包括：
第一导电类型衬底(100)，位于第一导电类型衬底(100)上方的第一导电类型第一外延层(110)，位于第一导电类型第一外延层(110)上方的第一导电类型第二外延层(111)，位于第一导电类型第二外延层(111)上方的第一导电类型第三外延层(112)；
从第一导电类型第一外延层(110)上表面向下开设有第一分离栅槽(120)，从第一导电类型第三外延层(112)上表面向下开设有第二分离栅槽(140)，两个分离栅槽之间存在栅间介质区(130)；第一分离栅槽(120)内设有多重沟槽介质层，包括第一沟槽介质层(121)、第一沟槽介质层(121)内部的第二沟槽介质层(122)、第二沟槽介质层(122)内部的第三沟槽介质层(123)，在第三沟槽介质层(123)内设有分离栅(124)，分离栅隔离介质层(125)位于分离栅(124)上方，分离栅隔离介质层(125)和多重沟槽介质层将分离栅包围住，第二分离栅槽(140)内具有控制栅隔离介质层(126)，在控制栅隔离介质层(126)内设有控制栅(127)，在控制栅(127)上方存在隔离氧化层(160)；
两个元胞的第二分离栅槽(140)之间设有第二导电类型阱区(150)，第二导电类型阱区(150)上方为第一导电类型重掺杂区(151)，第一导电类型重掺杂区(151)侧面为源极金属孔(161)，源极金属孔(161)下方为第二导电类型重掺杂区(152)，源极金属孔(161)穿过第一导电类型重掺杂区(151)至第二导电类型重掺杂区(152)。
2.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：先于所述第一导电类型第一外延层(110)中形成第一分离栅槽(120)、第一沟槽介质层(121)、第二沟槽介质层(122)、第三沟槽介质层(123)、分离栅(124)、分离栅隔离介质层(125)，再于所述第一导电类型第二外延层(111)中形成栅间介质区(130)，最后于所述第一导电类型第三外延层(112)中形成第二分离栅槽(140)、控制栅隔离介质层(126)、控制栅(127)。
3.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：所述第一沟槽介质层(121)和第三沟槽介质层(123)的材料为氧化硅，第二沟槽介质层(122)的材料为氮化硅。
4.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：所述栅间介质区(130)为含第一导电类型且掺杂浓度量级大于1×1018cm-3的重掺杂的硅层、或含有PN条交替的超结结构硅层、或High-K材料。
5.根据权利要求4所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：所述栅间介质区(130)为含有PN条交替的超结结构硅层，PN条交替的方向与第二分离栅槽(140)侧壁平行或者垂直，当交替方向与第二分离栅槽(140)平行时，PN条交替结构沿从第二分离栅槽底部至第一分离栅槽顶部的方向上下交替排列，或沿垂直于纸面的方向前后交替排列。
6.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：所述栅间介质层(130)为硅材料时，所述分离栅隔离介质层(125)和控制栅隔离介质层(126)用于隔离分离栅和控制栅，避免与栅间介质层(130)直接接触；所述栅间介质层为High-K材料时，High-K材料发挥分离栅隔离介质层(125)和控制栅隔离介质层(126)的隔离作用。
7.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。
8.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：第一导电类型第一外延层(110)、第一导电类型第二外延层(111)、第一导电类型第三外延层(112)均为硅层。
9.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：所述分离栅隔离介质层(125)和控制栅隔离介质层(126)为氧化硅，采用热氧化工艺形成。
10.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：第一分离栅槽(120)和第二分离栅槽(140)宽度相同，且两者的沟槽侧壁处于同一垂直线上。
11.根据权利要求1所述的一种具有栅间介质区的分离栅MOS器件，其特征在于：第二导电类型阱区(150)的底部低于栅间介质区(130)的顶部，栅间介质区(130)为含有PN条交替的超结结构硅层，栅间介质区(130)与第二导电类型阱区(150)接触处的PN条是第一导电类型。
12.权利要求1至11任意一项所述的具有栅间介质区的分离栅MOS器件的制造方法，其特征在于包括如下步骤：
步骤(1)提供第一导电类型衬底(100)及第一导电类型第一外延层(110)，刻蚀第一外延层形成第一分离栅槽(120)；
步骤(2)于所述第一分离栅槽(120)内形成沟槽介质层，沟槽介质层由第一沟槽介质层(121)、第二沟槽介质层(122)、第三沟槽介质层(123)构成；
步骤(3)于所述第一分离栅槽(120)内形成分离栅(124)，于分离栅(124)上方形成分离栅隔离介质层(125)；
步骤(4)刻蚀第一沟槽介质层(121)、第二沟槽介质层(122)、第三沟槽介质层(123)和分离栅隔离介质层(125)至与第一导电类型第一外延层(110)上表面齐平；
步骤(5)于所述第一导电类型第一外延层(110)上形成第一导电类型第二外延层(111)，并形成栅间介质区(130)，当所述栅间介质区(130)为含第一导电类型重掺杂的硅层或含PN条交替的超结结构硅层时，借助掩模版进行掺杂；当所述栅间介质区(130)为High-K材料或其他材料时，借助掩模版采用先刻蚀后淀积的方式形成；
步骤(6)于所述第一导电类型第二外延层(111)上形成第一导电类型第三外延层(112)，刻蚀第三外延层形成第二分离栅槽(140)；
步骤(7)于所述第二分离栅槽(140)内形成控制栅隔离介质层(126)；
步骤(8)于所述第二分离栅槽内形成控制栅(127)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111115135.9A CN113838924B (zh) | 2021-09-23 | 2021-09-23 | 具有栅间介质区的分离栅mos器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113838924A true CN113838924A (zh) | 2021-12-24 |
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Family
ID=78969453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202111115135.9A Active CN113838924B (zh) | 2021-09-23 | 2021-09-23 | 具有栅间介质区的分离栅mos器件及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113838924B (zh) |
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